JPS6219076B2 - - Google Patents
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- JPS6219076B2 JPS6219076B2 JP51099700A JP9970076A JPS6219076B2 JP S6219076 B2 JPS6219076 B2 JP S6219076B2 JP 51099700 A JP51099700 A JP 51099700A JP 9970076 A JP9970076 A JP 9970076A JP S6219076 B2 JPS6219076 B2 JP S6219076B2
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- Japan
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- oxide film
- film
- layer
- polysilicon
- forming
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- Expired
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置、特に二層ポリ（多結
晶）シリコン素子を半導体集積回路に形成する方
法に関する。
晶）シリコン素子を半導体集積回路に形成する方
法に関する。
半導体メモリとして使われる16KビツトRAM
等においてはポリシリコンを二層に形成した二層
ポリシリコン素子を用いて高集積化を図ることが
なされている。
等においてはポリシリコンを二層に形成した二層
ポリシリコン素子を用いて高集積化を図ることが
なされている。
この二層ポリシリコン素子は従来より下記の工
程に従つて形成されている。すなわち、第１図を
参照し、(a)シリコン結晶基板１の表面にシリコン
ナイトライド（Si3N4）等の耐酸化性物質膜（図示
せず）をマスクとして酸化し、膜厚のフイールド
領域酸化膜２を形成した後マスクを取除いて表面
酸化を行い第１ゲート酸化膜３を形成する。(b)第
１層ポリシリコン層４を形成し、ホトエツチング
により不要部を除去し、同時にアクテイブ領域の
シリコン基板１ａを露出する、(c)表面酸化して第
１層ポリシリコン層及び基板アクテイブ領域上に
酸化膜５及び第２ゲート酸化膜６を形成する、(d)
第２層ポリシリコン層７を形成し、ホトエツチン
グにより不要部を除去する。
程に従つて形成されている。すなわち、第１図を
参照し、(a)シリコン結晶基板１の表面にシリコン
ナイトライド（Si3N4）等の耐酸化性物質膜（図示
せず）をマスクとして酸化し、膜厚のフイールド
領域酸化膜２を形成した後マスクを取除いて表面
酸化を行い第１ゲート酸化膜３を形成する。(b)第
１層ポリシリコン層４を形成し、ホトエツチング
により不要部を除去し、同時にアクテイブ領域の
シリコン基板１ａを露出する、(c)表面酸化して第
１層ポリシリコン層及び基板アクテイブ領域上に
酸化膜５及び第２ゲート酸化膜６を形成する、(d)
第２層ポリシリコン層７を形成し、ホトエツチン
グにより不要部を除去する。
このような工程で第１層ポリシリコン層４のア
クテイブ領域側の縁部にかかる第２層ポリシリコ
ン層７との境界部８は第２ゲート酸化膜６の形成
時に酸化されたヒサシ状の層間絶縁膜として形成
される。したがつてこの境界部８の厚さは第２ゲ
ート酸化膜厚さで決まる。この第２ゲート酸化膜
はきわめて薄く（700〜1200Å）、ポリシリコンを
酸化したものであるために破壊耐圧は弱い。した
がつて第１層ポリシリコンと第２層ポリシリコン
との層間絶縁耐圧が低いことが問題となつてい
た。
クテイブ領域側の縁部にかかる第２層ポリシリコ
ン層７との境界部８は第２ゲート酸化膜６の形成
時に酸化されたヒサシ状の層間絶縁膜として形成
される。したがつてこの境界部８の厚さは第２ゲ
ート酸化膜厚さで決まる。この第２ゲート酸化膜
はきわめて薄く（700〜1200Å）、ポリシリコンを
酸化したものであるために破壊耐圧は弱い。した
がつて第１層ポリシリコンと第２層ポリシリコン
との層間絶縁耐圧が低いことが問題となつてい
た。
本発明は上記問題を解消するべくなされたもの
で、その目的は二層ポリシリコン素子の形成にお
いて、第一層ポリシリコンと第２層ポリシリコン
との層間絶縁膜を充分に厚くし、絶縁破壊耐圧を
向上させ得る製造法を提供することにある。
で、その目的は二層ポリシリコン素子の形成にお
いて、第一層ポリシリコンと第２層ポリシリコン
との層間絶縁膜を充分に厚くし、絶縁破壊耐圧を
向上させ得る製造法を提供することにある。
以下実施例にそつて本発明を詳細に述べる。
第２図は本発明による二層ポリシリコン素子形
成工程を工程順に示すものである。
成工程を工程順に示すものである。
(a) シリコン単結晶基板１のアクテイブ領域とな
る部分にシリコンナイトライド（Si3N4）などの
マスク（図示せず）を形成して選択酸化を行
い、フイルド領域酸化膜２を厚く形成し、次い
でマスクを取除いて表面酸化による膜厚400Å
の酸化膜３を形成する。この後、全面にシリコ
ンナイトライドをデポジシヨンして膜厚200〜
300Åのナイトライド膜９を形成する。ナイト
ライド膜下の酸化膜３はナイトライド膜を直接
にシリコン基板に形成すると特性的に不良とな
るため酸化膜を設けたものであり薄くてもよ
い。この酸化膜３とナイトライド膜９とからな
る積層膜は第１層ポリシリコンに対するゲート
絶縁膜（第１ゲート酸化膜）とする。
る部分にシリコンナイトライド（Si3N4）などの
マスク（図示せず）を形成して選択酸化を行
い、フイルド領域酸化膜２を厚く形成し、次い
でマスクを取除いて表面酸化による膜厚400Å
の酸化膜３を形成する。この後、全面にシリコ
ンナイトライドをデポジシヨンして膜厚200〜
300Åのナイトライド膜９を形成する。ナイト
ライド膜下の酸化膜３はナイトライド膜を直接
にシリコン基板に形成すると特性的に不良とな
るため酸化膜を設けたものであり薄くてもよ
い。この酸化膜３とナイトライド膜９とからな
る積層膜は第１層ポリシリコンに対するゲート
絶縁膜（第１ゲート酸化膜）とする。
(b) 全面にシリコンをデポジシヨンして層厚4000
〜6000Åの第１層ポリシリコン層４を形成し、
不要部をホトエツチングにより取除く。この第
１層ポリシリコン層は１トランジスタ型メモリ
の容量を形成する部分でありナイトライドを用
いることにより容量を大きくとることができ
る。
〜6000Åの第１層ポリシリコン層４を形成し、
不要部をホトエツチングにより取除く。この第
１層ポリシリコン層は１トランジスタ型メモリ
の容量を形成する部分でありナイトライドを用
いることにより容量を大きくとることができ
る。
(c) 表面に露出するナイトライド膜９により他の
領域をマスクした状態でポリシリコン層４を酸
化することにより膜厚2000Å以上の第１層ポリ
シリコン酸化膜５を形成する。
領域をマスクした状態でポリシリコン層４を酸
化することにより膜厚2000Å以上の第１層ポリ
シリコン酸化膜５を形成する。
(d) 第１層ポリシリコン酸化膜５をマスクとして
ナイトライド膜９をエツチングし、アクテイブ
領域のシリコン基板の一部１ａを露出する。
ナイトライド膜９をエツチングし、アクテイブ
領域のシリコン基板の一部１ａを露出する。
(e) 表面酸化を行い、膜厚700〜1200Å程度の第
２ゲート酸化膜６を形成する。前記第１層ポリ
シリコン層酸化膜は第２ゲート酸化膜６の一部
と合体する。
２ゲート酸化膜６を形成する。前記第１層ポリ
シリコン層酸化膜は第２ゲート酸化膜６の一部
と合体する。
(f) 全面にシリコンをデポジシヨンし、第２層シ
リコン層７を膜厚4000Å程度に形成する。
リコン層７を膜厚4000Å程度に形成する。
(g) ホトエツチングにより第２層シリコン層の不
要部を取除き、二層ポリシリコン素子を完成す
る。
要部を取除き、二層ポリシリコン素子を完成す
る。
以上実施例で述べたこの発明によれば下記の理
由で前記目的が達成できる。
由で前記目的が達成できる。
(1) 第１層ポリシリコンを酸化する工程(c)で従来
の方法ではシリコン基板表面がそのために酸化
されてそのまま第２ゲート酸化膜を構成するこ
とになつたが本発明ではシリコン基板アクテイ
ブ領域表面ナイトライド膜で覆われているた
め、第１層ポリシリコン層のみが酸化され、基
板シリコンには酸化されない。したがつて第１
層ポリシリコン酸化膜５の膜厚を充分に厚くす
ることができる。
の方法ではシリコン基板表面がそのために酸化
されてそのまま第２ゲート酸化膜を構成するこ
とになつたが本発明ではシリコン基板アクテイ
ブ領域表面ナイトライド膜で覆われているた
め、第１層ポリシリコン層のみが酸化され、基
板シリコンには酸化されない。したがつて第１
層ポリシリコン酸化膜５の膜厚を充分に厚くす
ることができる。
(2) ナイトライド膜除去後第２ゲート酸化を行な
うことにより、第１層ポリシリコン層４と第２
層ポリシリコン層７との層間酸化膜５の膜厚と
第２ゲート酸化膜６の膜厚とを独立して制御で
きる。
うことにより、第１層ポリシリコン層４と第２
層ポリシリコン層７との層間酸化膜５の膜厚と
第２ゲート酸化膜６の膜厚とを独立して制御で
きる。
したがつて層間酸化膜厚を厚くできることか
ら境界部８の絶縁破壊耐圧を高くすることがで
きる。
ら境界部８の絶縁破壊耐圧を高くすることがで
きる。
また本発明によれば、第２ゲート酸化膜厚を薄
くできること、第１層ゲートの容量を大きくとれ
ること、及び第１層ポリシリコンの加工におい
て、従来のようにCVD膜をマスクとすることな
くホトレジストをそのままマスクとしてエツチン
グができ、加工工程上も有利であることなどの附
加的効果をも有する。
くできること、第１層ゲートの容量を大きくとれ
ること、及び第１層ポリシリコンの加工におい
て、従来のようにCVD膜をマスクとすることな
くホトレジストをそのままマスクとしてエツチン
グができ、加工工程上も有利であることなどの附
加的効果をも有する。
本発明は二層のポリシリコン層を絶縁膜を介し
て部分的に重なる場合の絶縁ゲート素子にすべて
適用できる。本発明は実施例で示したもの以外の
変形としては、LOCOS工程で用いたナイトライ
ド膜をそのまま利用することも考えられる。
て部分的に重なる場合の絶縁ゲート素子にすべて
適用できる。本発明は実施例で示したもの以外の
変形としては、LOCOS工程で用いたナイトライ
ド膜をそのまま利用することも考えられる。
第１図ａ〜ｄは従来の例を示す製造工程図、第
２図ａ〜ｇは本発明の一例を示す製造工程図であ
り、各工程における模型的断面を示すものであ
る。 １……シリコン基板、２……フイールド領域酸
化膜、３……第１ゲート酸化膜、４……第１層ポ
リシリコン層、５……酸化膜、６……第２ゲート
酸化膜、７……第２層ポリシリコン層、８……境
界部、９……シリコンナイトライド膜。
２図ａ〜ｇは本発明の一例を示す製造工程図であ
り、各工程における模型的断面を示すものであ
る。 １……シリコン基板、２……フイールド領域酸
化膜、３……第１ゲート酸化膜、４……第１層ポ
リシリコン層、５……酸化膜、６……第２ゲート
酸化膜、７……第２層ポリシリコン層、８……境
界部、９……シリコンナイトライド膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体母体の一表面の所定領域上に第１のゲ
ート絶縁膜を構成する酸化膜およびこの酸化膜上
に存在する耐酸化性物質膜を形成する工程、前記
第１のゲート絶縁膜上に容量素子の電極となる第
１層ポリシリコン層を選択的に形成する工程、前
記耐酸化性物質膜で覆われる領域を酸化すること
なく前記第１層ポリシリコン層を酸化して前記第
１層ポリシリコン層表面に酸化膜を形成する工
程、前記所定領域上の前記第１層ポリシリコン層
が形成されない部分の前記耐酸化性物質膜を除去
する工程、前記耐酸化性物質膜が除去された前記
所定領域上に第２のゲート絶縁膜を構成する酸化
膜を形成する工程、前記第２のゲート絶縁膜を構
成する酸化膜上から前記第１層ポリシリコン層上
に延在する第２層導電層を形成する工程とを有す
ることを特徴とする半導体メモリ素子の形成法。 ２ 前記耐酸化性物質膜としてシリコンナイトラ
イド（Si3N4）を使用する特許請求の範囲第１項に
記載の半導体メモリ素子の形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970076A JPS5325365A (en) | 1976-08-23 | 1976-08-23 | F orming method of two layer polysilicon semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970076A JPS5325365A (en) | 1976-08-23 | 1976-08-23 | F orming method of two layer polysilicon semiconductor elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5325365A JPS5325365A (en) | 1978-03-09 |
| JPS6219076B2 true JPS6219076B2 (ja) | 1987-04-25 |
Family
ID=14254317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9970076A Granted JPS5325365A (en) | 1976-08-23 | 1976-08-23 | F orming method of two layer polysilicon semiconductor elements |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5325365A (ja) |
-
1976
- 1976-08-23 JP JP9970076A patent/JPS5325365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5325365A (en) | 1978-03-09 |
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