JP3176697B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H05K999/99—
Landscapes
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】図４はかかる従来のＥＰＲＯＭ（メモリ
セル）のゲート酸化膜形成工程から、第２多結晶シリコ
ン形成工程までを示す断面工程図である。
セル）のゲート酸化膜形成工程から、第２多結晶シリコ
ン形成工程までを示す断面工程図である。
【０００３】まず、図４（ａ）に示すように、選択的に
Ｎウエル層２が形成されたＰ型シリコン基板１上に、熱
酸化法によりメモリセルのゲート酸化膜となる１３ｎｍ
程度のシリコン酸化膜３を形成し、その後、メモリセル
のフローティングゲートとなる第１の多結晶シリコン膜
５をＬＰＣＶＤ法により生成する。４はフィールド酸化
膜である。この図４（ａ）において、Ａ領域は周辺回路
部であり、Ｂ領域はメモリセル部である。
Ｎウエル層２が形成されたＰ型シリコン基板１上に、熱
酸化法によりメモリセルのゲート酸化膜となる１３ｎｍ
程度のシリコン酸化膜３を形成し、その後、メモリセル
のフローティングゲートとなる第１の多結晶シリコン膜
５をＬＰＣＶＤ法により生成する。４はフィールド酸化
膜である。この図４（ａ）において、Ａ領域は周辺回路
部であり、Ｂ領域はメモリセル部である。
【０００４】次に、図４（ｂ）に示すように、周辺回路
となる部分の第１の多結晶シリコン膜５を通常のホトリ
ソ、エッチング法により除去する。
となる部分の第１の多結晶シリコン膜５を通常のホトリ
ソ、エッチング法により除去する。
【０００５】次に、図４（ｃ）に示すように、第１の多
結晶シリコン膜５上に、１０ｎｍ程度のシリコン酸化膜
６を熱酸化法により形成し、その上に１５ｎｍのシリコ
ン窒化膜７をＬＰＣＶＤ法により形成する。
結晶シリコン膜５上に、１０ｎｍ程度のシリコン酸化膜
６を熱酸化法により形成し、その上に１５ｎｍのシリコ
ン窒化膜７をＬＰＣＶＤ法により形成する。
【０００６】次に、図４（ｄ）に示すように、周辺回路
となる部分のシリコン窒化膜７を通常のホトリソ・エッ
チング法により除去する。
となる部分のシリコン窒化膜７を通常のホトリソ・エッ
チング法により除去する。
【０００７】次に、図４（ｅ）に示すように、その後、
熱酸化法により、周辺トランジスタのゲート酸化膜とな
る２５ｎｍ程度のシリコン酸化膜８を形成し、その上に
第２の多結晶シリコン９をＬＰＣＶＤ法により形成す
る。
熱酸化法により、周辺トランジスタのゲート酸化膜とな
る２５ｎｍ程度のシリコン酸化膜８を形成し、その上に
第２の多結晶シリコン９をＬＰＣＶＤ法により形成す
る。
【０００８】以上のような製造方法で、周辺回路（周辺
トランジスタ）のゲート酸化膜は形成されていた。
トランジスタ）のゲート酸化膜は形成されていた。
【０００９】
【発明が解決しようとする課題】しかしながら、以上述
べたような周辺回路のゲート酸化膜の形成方法では、周
辺トランジスタのゲート酸化膜の破壊耐圧が低いといっ
た問題があった。
べたような周辺回路のゲート酸化膜の形成方法では、周
辺トランジスタのゲート酸化膜の破壊耐圧が低いといっ
た問題があった。
【００１０】本発明は、以上述べた周辺トランジスタの
ゲート酸化膜の破壊耐圧が低いという問題点を除去する
ため、周辺回路となる部分のシリコン基板上のシリコン
酸化膜をメモリセル部のゲート酸化膜に比べ厚くした
後、その上にシリコン窒化膜を生成させ、周辺回路とな
る部分のシリコン窒化膜とシリコン酸化膜を除去した
後、周辺トランジスタのゲート酸化膜となるシリコン酸
化膜を形成することにより、ゲート酸化膜の破壊耐圧を
向上させることができる半導体装置の製造方法を提供す
ることを目的とする。
ゲート酸化膜の破壊耐圧が低いという問題点を除去する
ため、周辺回路となる部分のシリコン基板上のシリコン
酸化膜をメモリセル部のゲート酸化膜に比べ厚くした
後、その上にシリコン窒化膜を生成させ、周辺回路とな
る部分のシリコン窒化膜とシリコン酸化膜を除去した
後、周辺トランジスタのゲート酸化膜となるシリコン酸
化膜を形成することにより、ゲート酸化膜の破壊耐圧を
向上させることができる半導体装置の製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置の製造方法において、メモリセル領域
および周辺回路領域を有する半導体基板の前記周辺回路
領域に、前記メモリセル領域に形成される第１のシリコ
ン酸化膜よりも厚い第２のシリコン酸化膜を形成する工
程と、前記メモリセル領域および前記周辺回路領域上に
形成された前記酸化膜上に第１の導電層を形成する工程
と、前記周辺回路上に形成された前記第１の導電層を除
去し、前記メモリセル領域上のみに前記第１の導電層を
残す工程と、前記メモリセル領域上の第１の導電層上に
第３のシリコン酸化膜を形成する工程と、全面にシリコ
ン窒化膜を形成する工程と、前記周辺回路領域上のみの
前記シリコン窒化膜および前記第２のシリコン酸化膜を
除去し、前記半導体基板を露出させる工程と、前記露出
した半導体基板上に第４の薄いシリコン酸化膜を形成す
る工程とを有するようにしたものである。
成するために、 〔１〕半導体装置の製造方法において、メモリセル領域
および周辺回路領域を有する半導体基板の前記周辺回路
領域に、前記メモリセル領域に形成される第１のシリコ
ン酸化膜よりも厚い第２のシリコン酸化膜を形成する工
程と、前記メモリセル領域および前記周辺回路領域上に
形成された前記酸化膜上に第１の導電層を形成する工程
と、前記周辺回路上に形成された前記第１の導電層を除
去し、前記メモリセル領域上のみに前記第１の導電層を
残す工程と、前記メモリセル領域上の第１の導電層上に
第３のシリコン酸化膜を形成する工程と、全面にシリコ
ン窒化膜を形成する工程と、前記周辺回路領域上のみの
前記シリコン窒化膜および前記第２のシリコン酸化膜を
除去し、前記半導体基板を露出させる工程と、前記露出
した半導体基板上に第４の薄いシリコン酸化膜を形成す
る工程とを有するようにしたものである。
【００１２】〔２〕上記〔１〕記載の半導体装置の製造
方法において、前記導電層は多結晶シリコン膜である。
方法において、前記導電層は多結晶シリコン膜である。
【００１３】
【作用】本発明によれば、上記したように、メモリセル
の層間絶縁膜として酸化窒化積層膜（ＯＮＯ膜）を用い
ているＥＰＲＯＭの周辺トランジスタのゲート酸化膜形
成方法において、周辺回路となる部分のシリコン基板上
のシリコン酸化膜をメモリセル部のゲート酸化膜に比べ
厚くした後、その上にシリコン窒化膜を生成させ、周辺
回路となる部分のシリコン窒化膜とシリコン酸化膜を除
去した後、周辺トランジスタのゲート酸化膜となるシリ
コン酸化膜を形成する。
の層間絶縁膜として酸化窒化積層膜（ＯＮＯ膜）を用い
ているＥＰＲＯＭの周辺トランジスタのゲート酸化膜形
成方法において、周辺回路となる部分のシリコン基板上
のシリコン酸化膜をメモリセル部のゲート酸化膜に比べ
厚くした後、その上にシリコン窒化膜を生成させ、周辺
回路となる部分のシリコン窒化膜とシリコン酸化膜を除
去した後、周辺トランジスタのゲート酸化膜となるシリ
コン酸化膜を形成する。
【００１４】したがって、シリコン窒化膜を形成する場
合に厚いシリコン酸化膜が形成されているので、シリコ
ン窒化膜から基板に与えられる影響が小さくなり、基板
における欠陥数を減少させることができ、ゲート酸化膜
の破壊耐圧を高めることができる。
合に厚いシリコン酸化膜が形成されているので、シリコ
ン窒化膜から基板に与えられる影響が小さくなり、基板
における欠陥数を減少させることができ、ゲート酸化膜
の破壊耐圧を高めることができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００１６】図１は本発明の実施例を示すＥＰＲＯＭの
周辺トランジスタのゲート酸化膜形成工程断面図（その
１）、図２はそのＥＰＲＯＭの周辺トランジスタのゲー
ト酸化膜形成工程断面図（その２）である。
周辺トランジスタのゲート酸化膜形成工程断面図（その
１）、図２はそのＥＰＲＯＭの周辺トランジスタのゲー
ト酸化膜形成工程断面図（その２）である。
【００１７】（１）まず、図１（ａ）に示すように、選
択的にＮウエル層１２が形成されたＰ型シリコン基板１
１上に熱酸化法により、約３０ｎｍの第１のシリコン酸
化膜１３を形成する。また、１４はフィールド酸化膜で
ある。この図１（ａ）において、Ａは周辺回路を形成す
る領域、Ｂはメモリセルを形成する領域である。
択的にＮウエル層１２が形成されたＰ型シリコン基板１
１上に熱酸化法により、約３０ｎｍの第１のシリコン酸
化膜１３を形成する。また、１４はフィールド酸化膜で
ある。この図１（ａ）において、Ａは周辺回路を形成す
る領域、Ｂはメモリセルを形成する領域である。
【００１８】（２）次に、図１（ｂ）に示すように、メ
モリセルを形成するメモリセル部分のみ、３０ｎｍの第
１のシリコン酸化膜１３を通常のホトリソ・エッチング
法により除去する。
モリセルを形成するメモリセル部分のみ、３０ｎｍの第
１のシリコン酸化膜１３を通常のホトリソ・エッチング
法により除去する。
【００１９】（３）次に、図１（ｃ）に示すように、メ
モリセルのゲート酸化膜となる１３ｎｍの第２のシリコ
ン酸化膜１５を熱酸化法により形成する。これにより、
周辺回路を形成する部分には、約４０ｎｍの第１及び第
２のシリコン酸化膜１６が形成されていることになる。
モリセルのゲート酸化膜となる１３ｎｍの第２のシリコ
ン酸化膜１５を熱酸化法により形成する。これにより、
周辺回路を形成する部分には、約４０ｎｍの第１及び第
２のシリコン酸化膜１６が形成されていることになる。
【００２０】（４）次に、図１（ｄ）に示すように、メ
モリセルのフローティングゲートとなる第１の多結晶シ
リコン膜１７をＬＰＣＶＤ法により生成する。
モリセルのフローティングゲートとなる第１の多結晶シ
リコン膜１７をＬＰＣＶＤ法により生成する。
【００２１】（５）次に、図２（ａ）に示すように、周
辺回路を形成する部分の第１の多結晶シリコン膜１７を
通常のホトリソ・エッチング法により除去する。
辺回路を形成する部分の第１の多結晶シリコン膜１７を
通常のホトリソ・エッチング法により除去する。
【００２２】（６）次に、図２（ｂ）に示すように、第
１の多結晶シリコン膜１７上に１０ｎｍ程度の第３のシ
リコン酸化膜１８を熱酸化法により形成し、その上に、
１５ｎｍのシリコン窒化膜１９をＬＰＣＶＤ法により形
成する。
１の多結晶シリコン膜１７上に１０ｎｍ程度の第３のシ
リコン酸化膜１８を熱酸化法により形成し、その上に、
１５ｎｍのシリコン窒化膜１９をＬＰＣＶＤ法により形
成する。
【００２３】（７）次に、図２（ｃ）に示すように、そ
の後周辺回路を形成する部分のシリコン窒化膜１９と第
１及び第２のシリコン酸化膜１６を通常のホトリソ・エ
ッチング法により除去する。
の後周辺回路を形成する部分のシリコン窒化膜１９と第
１及び第２のシリコン酸化膜１６を通常のホトリソ・エ
ッチング法により除去する。
【００２４】（８）次いで、図２（ｄ）に示すように、
熱酸化法により周辺トランジスタのゲート酸化膜となる
２５ｎｍ程度の第４のシリコン酸化膜２０を形成し、そ
の上に第２の多結晶シリコン膜２１をＬＰＣＶＤ法によ
り形成する。
熱酸化法により周辺トランジスタのゲート酸化膜となる
２５ｎｍ程度の第４のシリコン酸化膜２０を形成し、そ
の上に第２の多結晶シリコン膜２１をＬＰＣＶＤ法によ
り形成する。
【００２５】図３は本発明の製造方法により形成された
周辺トランジスタのゲート酸化膜破壊耐圧分布を示す
図、図５は従来の製造方法により形成された周辺トラン
ジスタのゲート酸化膜破壊耐圧分布を示す図である。
周辺トランジスタのゲート酸化膜破壊耐圧分布を示す
図、図５は従来の製造方法により形成された周辺トラン
ジスタのゲート酸化膜破壊耐圧分布を示す図である。
【００２６】図５に示すように、従来の破壊耐圧ピーク
は７〜８ＭＶ／ｃｍであり、破壊耐圧分布は７〜１２Ｍ
Ｖ／ｃｍと広い範囲にわたっているのに対し、本発明の
場合の耐圧ピークは、図３に示すように、１１〜１２Ｍ
Ｖ／ｃｍであり、耐圧分布も１０〜１２ＭＶ／ｃｍの狭
い範囲に集中しており、明らかに、本発明の場合ゲート
酸化膜の破壊耐圧が向上していることがわかる。
は７〜８ＭＶ／ｃｍであり、破壊耐圧分布は７〜１２Ｍ
Ｖ／ｃｍと広い範囲にわたっているのに対し、本発明の
場合の耐圧ピークは、図３に示すように、１１〜１２Ｍ
Ｖ／ｃｍであり、耐圧分布も１０〜１２ＭＶ／ｃｍの狭
い範囲に集中しており、明らかに、本発明の場合ゲート
酸化膜の破壊耐圧が向上していることがわかる。
【００２７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＥＰＲＯＭの周辺回路を形成する部分のシリコ
ン基板上に、厚い約４０ｎｍのシリコン酸化膜を形成し
てからシリコン窒化膜を形成し、シリコン窒化膜とシリ
コン酸化膜を除去した後、周辺トランジスタのゲート酸
化膜を形成することにより、ゲート酸化膜の破壊耐圧の
大幅な向上を図ることができる。
よれば、ＥＰＲＯＭの周辺回路を形成する部分のシリコ
ン基板上に、厚い約４０ｎｍのシリコン酸化膜を形成し
てからシリコン窒化膜を形成し、シリコン窒化膜とシリ
コン酸化膜を除去した後、周辺トランジスタのゲート酸
化膜を形成することにより、ゲート酸化膜の破壊耐圧の
大幅な向上を図ることができる。
【００２９】それは、以下の理由による。すなわち、従
来の場合、１０ｎｍ程度の薄いシリコン酸化膜上に、シ
リコン窒化膜を形成するようにしていたので、シリコン
窒化膜からのストレス等の影響により、シリコン基板内
における結晶欠陥の数が、シリコン窒化膜とシリコン基
板との間に多く発生する。本発明の場合は、シリコン窒
化膜を形成する場合に約４０ｎｍの厚いシリコン酸化膜
を形成しておくようにしたので、シリコン窒化膜により
基板に与えられる影響が小さくなり、欠陥数が減少する
からである。
来の場合、１０ｎｍ程度の薄いシリコン酸化膜上に、シ
リコン窒化膜を形成するようにしていたので、シリコン
窒化膜からのストレス等の影響により、シリコン基板内
における結晶欠陥の数が、シリコン窒化膜とシリコン基
板との間に多く発生する。本発明の場合は、シリコン窒
化膜を形成する場合に約４０ｎｍの厚いシリコン酸化膜
を形成しておくようにしたので、シリコン窒化膜により
基板に与えられる影響が小さくなり、欠陥数が減少する
からである。
【図１】本発明の実施例を示すＥＰＲＯＭ（メモリセ
ル）の周辺トランジスタのゲート酸化膜形成工程断面図
（その１）である。
ル）の周辺トランジスタのゲート酸化膜形成工程断面図
（その１）である。
【図２】本発明の実施例を示すＥＰＲＯＭ（メモリセ
ル）の周辺トランジスタのゲート酸化膜形成工程断面図
（その２）である。
ル）の周辺トランジスタのゲート酸化膜形成工程断面図
（その２）である。
【図３】本発明のにより形成された周辺トランジスタの
ゲート酸化膜の破壊耐圧分布を示す図である。
ゲート酸化膜の破壊耐圧分布を示す図である。
【図４】従来のＥＰＲＯＭ（メモリセル）のゲート酸化
膜形成工程から第２多結晶シリコン形成工程までを示す
断面図である。
膜形成工程から第２多結晶シリコン形成工程までを示す
断面図である。
【図５】従来の製造方法により形成された周辺トランジ
スタのゲート酸化膜破壊耐圧分布を示す図である。
スタのゲート酸化膜破壊耐圧分布を示す図である。
１１ Ｐ型シリコン基板 １２ Ｎウエル層 １３ 第１のシリコン酸化膜 １４ フィールド酸化膜 １５ 第２のシリコン酸化膜 １６ 第１及び第２のシリコン酸化膜 １７ 第１の多結晶シリコン膜 １８ 第３のシリコン酸化膜 １９ シリコン窒化膜 ２０ 第４のシリコン酸化膜 ２１ 第２の多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/318 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 メモリセル領域および周辺回路領域を有
する半導体基板の前記周辺回路領域に、前記メモリセル
領域に形成される第１のシリコン酸化膜よりも厚い第２
のシリコン酸化膜を形成する工程と、 前記メモリセル領域および前記周辺回路領域上に形成さ
れた前記酸化膜上に第１の導電層を形成する工程と、 前記周辺回路上に形成された前記第１の導電層を除去
し、前記メモリセル領域上のみに前記第１の導電層を残
す工程と、 前記メモリセル領域上の第１の導電層上に第３のシリコ
ン酸化膜を形成する工程と、 全面にシリコン窒化膜を形成する工程と、 前記周辺回路領域上のみの前記シリコン窒化膜および前
記第２のシリコン酸化膜を除去し、 前記半導体基板を露
出させる工程と、 前記露出した半導体基板上に第４の薄いシリコン酸化膜
を形成する工程と、を有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記導電層は多結晶シリコン膜であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09931192A JP3176697B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09931192A JP3176697B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299664A JPH05299664A (ja) | 1993-11-12 |
| JP3176697B2 true JP3176697B2 (ja) | 2001-06-18 |
Family
ID=14244096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09931192A Expired - Fee Related JP3176697B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176697B2 (ja) |
-
1992
- 1992-04-20 JP JP09931192A patent/JP3176697B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05299664A (ja) | 1993-11-12 |
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Legal Events
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