JPH04337672A

JPH04337672A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH04337672A
Application number: JP3110286A
Authority: JP
Inventors: Masanori Iwahashi; 岩橋　正憲
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-05-15
Filing date: 1991-05-15
Publication date: 1992-11-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置及び
その製造方法に関し、特に、ＥＥＰ−ＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒ
ｙ　）の一つであるＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄ
ｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ　）型の半導体記憶装置の小型化等を図ったも
のである。

【０００２】

【従来の技術】ＭＯＮＯＳ型の半導体記憶装置は、ゲー
ト電極と半導体基板との間に、酸化膜，ナイトライド膜
及び酸化膜をこの順序で介在させたものであって、ナイ
トライド膜と上層側の酸化膜との界面に電荷を蓄積させ
た時のしきい値電圧が、電荷を蓄積させていない時のし
きい値電圧よりも高くなることを利用して、情報を記憶
している。

【０００３】そして、ＭＯＮＯＳ型の半導体記憶装置は
、チャネル領域から下層側の酸化膜を突き抜けてゲート
電極に向かって移動してきた電荷を、ナイトライド膜と
上層側の酸化膜との界面に蓄積させる構成であるので、
ナイトライド膜中のトラップに電荷を蓄積するＭＮＯＳ
（Ｍｅｔａｌ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ　）型の半導体記憶装置に比べて、
ナイトライド膜の膜厚を薄くできるという利点がある。

【０００４】

【発明が解決しようとする課題】ここで、ＭＯＮＯＳ型
の半導体記憶装置にあっては、電荷が蓄積されていない
時には、しきい値電圧が負であることから常にチャネル
が形成されてしまうため、この時に不要なドレイン電流
が流れないように、ＭＯＮＯＳ型の半導体記憶装置のゲ
ート（メモリゲート）とともに、この半導体記憶装置が
選択された時にのみドレイン電流を通過させるチャネル
を形成するためのゲート（選択ゲート）を設けている。

【０００５】このため、ＭＯＮＯＳ型の半導体記憶装置
は、実質的には二つのトランジスタで一つの記憶装置を
構成していることになるから、装置の小型化を図るため
には、例えば、「ＩＥＥＥ　１９９０　Ｓｙｍｐｏｓｉ
ｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ」の１０２頁
、Ｆｉｇ．１　に記載されるようにメモリゲートと選択
ゲートとをオーバラップさせる等の工夫が必要である。

【０００６】しかし、上記文献に記載されるようにメモ
リゲートと選択ゲートとをオーバラップさせる技術では
、製造工程が複雑になって、コストの増大を招くという
欠点があるし、また、装置の小型化も不十分であった。

【０００７】本発明は、このような従来の技術が有する
未解決の課題に着目してなされたものであって、小型化
及び製造コストの低減が図れるＭＯＮＯＳ型の半導体記
憶装置並びにその製造方法を提供することを目的として
いる。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体記憶装置は、ゲート電極と半
導体基板との間に、酸化膜からなる第１の膜と、前記ゲ
ート電極側の面及び前記半導体基板側の面が酸化膜で覆
われたナイトライドからなる第２の膜とを、前記半導体
基板に生成されるチャネルの導通方向に並べて介在させ
た。

【０００９】また、請求項２記載の半導体記憶装置の製
造方法は、半導体基板上に薄い酸化膜を形成する工程と
、前記薄い酸化膜上にナイトライド膜を形成する工程と
、チャネル領域上に前記ナイトライド膜が存在する部分
と存在しない部分とがチャネルの導通方向に並んで併存
するように前記ナイトライド膜を選択的に除去する工程
と、前記ナイトライド膜を選択的に除去した後に前記半
導体基板上及び前記ナイトライド膜上に酸化膜を形成す
る工程と、その酸化膜上に金属膜を形成する工程と、前
記チャネル領域上に前記薄い酸化膜，ナイトライド膜，
酸化膜及び金属膜が残存するようにこれらを選択的に除
去する工程と、前記半導体基板にソース・ドレインを形
成する工程と、を備えた。

【００１０】

【作用】請求項１記載の発明にあっては、ゲート電極は
一つであるが、第１の膜が介在している部分は、ＭＯＳ
（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ　）構造をなし、第２の膜が介在している部分は、Ｍ
ＯＮＯＳ構造をなすので、ＭＯＳ型のトランジスタとＭ
ＯＮＯＳ型の半導体記憶装置とが、チャネルの導通方向
に並んで構成されているのと同じである。

【００１１】そして、例えば半導体基板がＰ型であれば
、第１の膜が介在している部分の下側には、ゲート電圧
が高レベルの時にチャネルが形成され、ゲート電圧が低
レベルの時にはチャネルが形成されないし、また、第２
の膜が介在している部分の下側には、ナイトライド膜と
上層側の酸化膜との界面に電荷が蓄積されていなければ
、ゲート電圧が低レベルであってもチャネルが形成され
、電荷が蓄積されていれば、しきい値電圧が高くなるの
で、通常の振幅範囲内における高レベルのゲート電圧を
印加してもチャネルは形成されない。

【００１２】このため、ナイトライド膜と上層側の酸化
膜との界面に電荷が蓄積されていない時に、ゲート電極
に高レベルの電圧を印加した場合にのみ、ゲート電極下
側の半導体基板全体にチャネルが形成される。

【００１３】一方、請求項２記載の発明にあっては、半
導体基板上に、薄い酸化膜及びナイトライド膜がこの順
序で形成された後に、そのナイトライド膜が選択的に除
去され、そして半導体基板上及びナイトライド膜上に酸
化膜が形成されると、チャネル領域上には、酸化膜のみ
からなる膜と、酸化膜，ナイトライド及び酸化膜をこの
順序で積層した膜とが、チャネルの導通方向に並んで併
存することになる。

【００１４】従って、酸化膜上に金属膜を形成した後に
、チャネル領域上に、薄い酸化膜，ナイトライド膜，酸
化膜及び金属膜が残存するようにこれらを選択的に除去
し、さらに、半導体基板にソース・ドレインを形成すれ
ば、ＭＯＳ型の半導体装置と、ＭＯＮＯＳ型の半導体記
憶装置とが、チャネルの導通方向に並んで構成されたこ
とになる。

【００１５】

【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１（ａ）〜（ｆ）は、本発明に係る半導体記
憶装置の製造工程を示す断面図である。

【００１６】先ず、熱酸化（例えば、８５０℃、３０分
、Ｎ２　／Ｏ２　＝３０００）を行って、半導体基板と
してのシリコン基板１の表面に、薄い酸化膜としての２
０Å程度のシリコン酸化膜２を形成した後に（図１（ａ
）参照）、減圧ＣＶＤ（例えば、７２０℃、５分）を行
って、その薄いシリコン酸化膜２の表面に、ナイトライ
ド膜としての８０Å程度のシリコン窒化膜３を形成する
（図１（ｂ）参照）。

【００１７】次いで、後にチャネルが形成される領域上
に、シリコン窒化膜３及びシリコン酸化膜２が存在する
部分と、シリコン基板１の表面が露出する部分とが、そ
のチャネルの導通方向（図１左右方向）に並んで併存す
るように、レジストパターン４を利用して、シリコン窒
化膜３及びシリコン酸化膜２を選択的にエッチングする
（図１（ｃ）参照）。なお、シリコン窒化膜３は、比較
的ダメージの少ない熱リン酸によるエッチングにより除
去し、シリコン酸化膜２は、ＨＦ処理により除去する。

【００１８】そして、レジストパターン４を剥離した後
に、シリコン基板１の表面全体を熱酸化（例えば、ウエ
ット酸化、９００℃、１０分）する。すると、酸化スピ
ードの差から、シリコン窒化膜３が除去されたシリコン
基板１の表面には厚い（２００Å程度）酸化膜５が形成
され、シリコン窒化膜３の表面には薄い（１５〜２０Å
程度）酸化膜６が形成される（図１（ｄ）参照）。

【００１９】次いで、酸化膜５及び６の表面全体に、金
属膜としてのポリシリコン膜を堆積した後に、チャネル
領域上に、シリコン酸化膜２，シリコン窒化膜３，シリ
コン酸化膜５，６及びポリシリコン膜が残存するように
、フォト工程，ポリシリコンエッチ，酸化膜エッチ及び
窒化膜エッチを行って、シリコン基板１上に、ゲート電
極７を形成する（図１（ｅ）参照）。

【００２０】そして、シリコン基板１の所定領域に不純
物イオン（シリコン基板１がＰ型であれば、Ｎ型のイオ
ン）を導入して、ソース８及びドレイン９を形成する（
図１（ｆ）参照）。その後は、通常の方法で配線等を行
う。

【００２１】この結果、シリコン基板１とゲート電極７
との間には、シリコン酸化膜５のみからなる一層の膜（
第１の膜）と、シリコン酸化膜２，シリコン窒化膜３及
びシリコン酸化膜６からなる三層の膜（第２の膜）とが
、チャネルの導通方向に並んで介在している構造になる
。

【００２２】つまり、本実施例の製造工程により、ゲー
ト電極７を共通として、ＭＯＳ（ゲート電極７−シリコ
ン酸化膜５−シリコン基板１）構造の半導体装置と、Ｍ
ＯＮＯＳ（ゲート電極７−シリコン酸化膜６−シリコン
窒化膜３−シリコン酸化膜２−シリコン基板１）構造の
半導体装置とが、チャネルの導通方向に並んで一体に製
造されることになり、これは、ＥＥＰ−ＲＯＭとして作
用する。

【００２３】即ち、シリコン基板１がＰ型であれば、ゲ
ート電極７に正の高電圧を印加した時に発生するシリコ
ン基板１からシリコン酸化膜２を通過するトンネル電流
により、シリコン窒化膜３及びシリコン酸化膜６の界面
に電子を捕獲する一方、捕獲された電子は、ゲート電極
７に負の高電圧を印加することにより、シリコン基板１
側に放出される。

【００２４】そして、シリコン窒化膜３及びシリコン酸
化膜６の界面に電子が蓄積されていれば、ＭＯＮＯＳ構
造の部分のしきい値電圧が高くなるから、ゲート電極７
に通常範囲内の高レベルの電圧を印加しても、シリコン
酸化膜５の下側にはチャネルが形成されるが、シリコン
酸化膜２の下側にはチャネルが形成されないので、ドレ
イン電流は流れない。

【００２５】一方、シリコン窒化膜３及びシリコン酸化
膜６の界面に電子が蓄積されていなければ、ＭＯＮＯＳ
構造の部分のしきい値電圧は負になるから、シリコン酸
化膜２の下側には、常にチャネルが形成されている。

【００２６】しかし、シリコン酸化膜５の下側には、ゲ
ート電極７に高レベルの電圧を印加した時にのみチャネ
ルが形成される。従って、ドレイン電流が常時流れてし
まうようなことはないから、無駄な電力消費が避けられ
るし、ビット線（図示せず）に接続された複数の記憶装
置の内の個々の装置に対する個別のアクセスが可能とな
り、半導体集積回路として正常に動作する。

【００２７】そして、本実施例の構成であれば、一つの
ゲート電極７で正常に動作することから、メモリゲート
及び選択ゲートを別々に設ける必要がなく、これらを別
々に設けていた従来の構成に比べて面積が小さくて済み
、高集積化が図られる。

【００２８】しかも、図１（ａ）〜（ｆ）を伴って説明
したように、特に複雑な製造工程が不要であるため、製
造コストの大幅な増大等を招くこともない。

【００２９】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、ゲート電極が共通であるから、面積が小さ
くて済み、高集積化が図られるという効果がある。

【００３０】また、請求項２記載の発明によれば、請求
項１記載の半導体記憶装置を、簡易な工程で製造するこ
とができるので、コストの大幅な増大等を招くことがな
いという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における製造工程を示す断面
図である。

【符号の説明】

１　　　　　　シリコン基板（半導体基板）２　　　　
　　シリコン酸化膜（薄い酸化膜）３　　　　　　シリ
コン窒化膜（ナイトライド）５，６　　シリコン酸化膜
（酸化膜）７　　　　　　ゲート電極８　　　　　　ソース９　　　　　　ドレイン

Claims

【特許請求の範囲】

【請求項１】　　ゲート電極と半導体基板との間に、酸
化膜からなる第１の膜と、前記ゲート電極側の面及び前
記半導体基板側の面が酸化膜で覆われたナイトライドか
らなる第２の膜とを、前記半導体基板に生成されるチャ
ネルの導通方向に並べて介在させたことを特徴とする半
導体記憶装置。
【請求項２】　　半導体基板上に薄い酸化膜を形成する
工程と、前記薄い酸化膜上にナイトライド膜を形成する
工程と、チャネル領域上に前記ナイトライド膜が存在す
る部分と存在しない部分とがチャネルの導通方向に並ん
で併存するように前記ナイトライド膜を選択的に除去す
る工程と、前記ナイトライド膜を選択的に除去した後に
前記半導体基板上及び前記ナイトライド膜上に酸化膜を
形成する工程と、その酸化膜上に金属膜を形成する工程
と、前記チャネル領域上に前記薄い酸化膜，ナイトライ
ド膜，酸化膜及び金属膜が残存するようにこれらを選択
的に除去する工程と、前記半導体基板にソース・ドレイ
ンを形成する工程と、を備えたことを特徴とする半導体
記憶装置の製造方法。