JPH06168955A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH06168955A JPH06168955A JP34142092A JP34142092A JPH06168955A JP H06168955 A JPH06168955 A JP H06168955A JP 34142092 A JP34142092 A JP 34142092A JP 34142092 A JP34142092 A JP 34142092A JP H06168955 A JPH06168955 A JP H06168955A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン拡散層にシリサイド層を有
するＭＯＳトランジスタの性能を向上させるために、側
壁幅を薄くしても、製造歩留りの低下することのないよ
うにする。 【構成】 ｐ型半導体基板１０１上にゲート電極１０４
を設け、ｎ- 拡散層１０５を形成してから、ゲート電極
１０４の側面に、内側が酸化膜１０６、外側が窒化膜１
０７という２層構造の側壁を設け、ｎ+ 拡散層１０８を
形成する。チタン層１０９を設け、熱処理によりチタン
シリサイド層１１０を形成する。 【効果】 側壁の外側部分に窒化膜が存在しているの
で、シリサイデーションに先立つ、バッファードフッ酸
による自然酸化膜の除去工程で側壁の膜厚が目減りする
ことがなくなる。よって、ゲート−ソース・ドレイン間
の短絡を防止しつつ側壁の膜厚を薄くすることができ
る。
するＭＯＳトランジスタの性能を向上させるために、側
壁幅を薄くしても、製造歩留りの低下することのないよ
うにする。 【構成】 ｐ型半導体基板１０１上にゲート電極１０４
を設け、ｎ- 拡散層１０５を形成してから、ゲート電極
１０４の側面に、内側が酸化膜１０６、外側が窒化膜１
０７という２層構造の側壁を設け、ｎ+ 拡散層１０８を
形成する。チタン層１０９を設け、熱処理によりチタン
シリサイド層１１０を形成する。 【効果】 側壁の外側部分に窒化膜が存在しているの
で、シリサイデーションに先立つ、バッファードフッ酸
による自然酸化膜の除去工程で側壁の膜厚が目減りする
ことがなくなる。よって、ゲート−ソース・ドレイン間
の短絡を防止しつつ側壁の膜厚を薄くすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置に
関し、特に、ＬＤＤ（Lightly Doped Drain）構造を有
するＭＯＳ型半導体装置に関し、さらに、ゲート電極お
よびソース・ドレイン領域上にシリサイド層が形成され
たＭＯＳ型半導体装置に関する。
関し、特に、ＬＤＤ（Lightly Doped Drain）構造を有
するＭＯＳ型半導体装置に関し、さらに、ゲート電極お
よびソース・ドレイン領域上にシリサイド層が形成され
たＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】ソース・ドレイン領域が単一の拡散層に
より構成されたＭＯＳトランジスタでは、微細化される
と、ドレイン近傍での電界集中によりホットエレクトロ
ンが発生し、これがゲート絶縁膜に注入されて特性が劣
化する。これを避けるためにソース・ドレインのゲート
電極寄り部分を低不純物濃度領域とし、いわゆるＬＤＤ
構造を採ることが広く行われている。また微細化に伴う
抵抗の増大を抑制して動作の高速化を図るためにゲート
電極上およびソース・ドレイン領域上にシリサイド層を
形成することが行われている。
より構成されたＭＯＳトランジスタでは、微細化される
と、ドレイン近傍での電界集中によりホットエレクトロ
ンが発生し、これがゲート絶縁膜に注入されて特性が劣
化する。これを避けるためにソース・ドレインのゲート
電極寄り部分を低不純物濃度領域とし、いわゆるＬＤＤ
構造を採ることが広く行われている。また微細化に伴う
抵抗の増大を抑制して動作の高速化を図るためにゲート
電極上およびソース・ドレイン領域上にシリサイド層を
形成することが行われている。
【０００３】図３は、この種従来のＭＯＳ型半導体装置
を製造する際の各工程段階を示す断面図である。まず、
ｐ型シリコン基板３０１上の不活性領域にフィールド酸
化膜３０２を形成し、活性領域にゲート酸化膜３０３を
形成する。次に、リンを添加したポリシリコンからなる
ゲート電極３０４をゲート酸化膜３０３上に形成し、ゲ
ート電極３０４をマスクとしてリン（Ｐ）をイオン注入
してソース・ドレイン領域となるｎ- 拡散層１０５を形
成する。次に、ＣＶＤ方によりシリコン酸化膜を２００
ｎｍ程度の膜厚に成長させ、その後、異方性エッチング
によりこのシリコン酸化膜をエッチバックして、ゲート
電極３０４の側面に膜厚約２００ｎｍの側壁酸化膜３０
６を形成する。次にヒ素（Ａｓ）のイオン注入によりｎ
+ 拡散層３０８を形成する［図３の（ａ）］。
を製造する際の各工程段階を示す断面図である。まず、
ｐ型シリコン基板３０１上の不活性領域にフィールド酸
化膜３０２を形成し、活性領域にゲート酸化膜３０３を
形成する。次に、リンを添加したポリシリコンからなる
ゲート電極３０４をゲート酸化膜３０３上に形成し、ゲ
ート電極３０４をマスクとしてリン（Ｐ）をイオン注入
してソース・ドレイン領域となるｎ- 拡散層１０５を形
成する。次に、ＣＶＤ方によりシリコン酸化膜を２００
ｎｍ程度の膜厚に成長させ、その後、異方性エッチング
によりこのシリコン酸化膜をエッチバックして、ゲート
電極３０４の側面に膜厚約２００ｎｍの側壁酸化膜３０
６を形成する。次にヒ素（Ａｓ）のイオン注入によりｎ
+ 拡散層３０８を形成する［図３の（ａ）］。
【０００４】次に、バッファードフッ酸により半導体基
板表面に形成された自然酸化膜を除去する。しかる後、
スパッタ法により膜厚約１００ｎｍのチタン層３０９を
形成する［図３の（ｂ）］。
板表面に形成された自然酸化膜を除去する。しかる後、
スパッタ法により膜厚約１００ｎｍのチタン層３０９を
形成する［図３の（ｂ）］。
【０００５】次に、窒素雰囲気中で熱処理を行ってチタ
ン層３０９とゲート電極３０４およびｎ+ 拡散層３０８
のシリコンとを反応させ、チタンシリサイド層３１０を
形成する。次に、フィールド酸化膜３０２上および側壁
酸化膜３０６上の未反応のチタン層をウェットエッチに
より除去する［図３の（ｃ）］。その後、層間絶縁膜を
堆積し、コンタクト孔を設けた後、Ａｌ電極を形成して
装置は完成する。
ン層３０９とゲート電極３０４およびｎ+ 拡散層３０８
のシリコンとを反応させ、チタンシリサイド層３１０を
形成する。次に、フィールド酸化膜３０２上および側壁
酸化膜３０６上の未反応のチタン層をウェットエッチに
より除去する［図３の（ｃ）］。その後、層間絶縁膜を
堆積し、コンタクト孔を設けた後、Ａｌ電極を形成して
装置は完成する。
【０００６】側壁絶縁膜の他の構造として、窒化膜を用
いるもの（例えば、特開平２−１９４０号公報）や窒化
膜と酸化膜を併用するものが提案されている。図４に、
その一例として、特開昭６２−１０５４７２号公報にお
いて提案された素子構造を示す。同図において、図３の
部分に対応する部分には下２桁が共通する番号が付され
ているので重複した説明は省略するが、本従来例では、
ゲート電極４０４をマスクにしてｎ- 拡散層４０５を形
成した後、薄い酸化膜（４０６）と厚い窒化膜（４０
７）とを堆積しエッチバックを行って側壁酸化膜４０６
と側壁窒化膜４０７を形成している。この例は、エッチ
バック工程において、酸化膜（４０６）を終点検知層と
を用いることにより側壁を高精度に形成しようとするも
のである。
いるもの（例えば、特開平２−１９４０号公報）や窒化
膜と酸化膜を併用するものが提案されている。図４に、
その一例として、特開昭６２−１０５４７２号公報にお
いて提案された素子構造を示す。同図において、図３の
部分に対応する部分には下２桁が共通する番号が付され
ているので重複した説明は省略するが、本従来例では、
ゲート電極４０４をマスクにしてｎ- 拡散層４０５を形
成した後、薄い酸化膜（４０６）と厚い窒化膜（４０
７）とを堆積しエッチバックを行って側壁酸化膜４０６
と側壁窒化膜４０７を形成している。この例は、エッチ
バック工程において、酸化膜（４０６）を終点検知層と
を用いることにより側壁を高精度に形成しようとするも
のである。
【０００７】
【発明が解決しようとする課題】側壁絶縁膜の膜厚は、
ＭＯＳトランジスタの微細化に伴ってあるいはトランジ
スタの高性能化のために徐々に薄膜化されてきた。とこ
ろが、図３に示す従来例の構造では、チタン層をスパッ
タ法で形成する前のバッファードフッ酸による自然酸化
膜除去処理工程において、側壁酸化膜３０６がエッチン
グされるため、酸化膜が薄い場合、ゲート電極の側面が
露出し、最悪の場合には、側壁酸化膜が消失してしま
う。そのため、チタン層を熱処理によりシリサイド化し
たときに、ゲート電極を構成するポリシリコンの側面に
もチタンシリサイド層が形成され、ソース・ドレインで
あるｎ+ 拡散層３０８上に形成されたチタンシリサイド
層３１０と接触する。その結果、ゲート電極３０４とソ
ース・ドレインであるｎ+ 拡散層３０８とが短絡し、回
路が正常に動作しなくなる。
ＭＯＳトランジスタの微細化に伴ってあるいはトランジ
スタの高性能化のために徐々に薄膜化されてきた。とこ
ろが、図３に示す従来例の構造では、チタン層をスパッ
タ法で形成する前のバッファードフッ酸による自然酸化
膜除去処理工程において、側壁酸化膜３０６がエッチン
グされるため、酸化膜が薄い場合、ゲート電極の側面が
露出し、最悪の場合には、側壁酸化膜が消失してしま
う。そのため、チタン層を熱処理によりシリサイド化し
たときに、ゲート電極を構成するポリシリコンの側面に
もチタンシリサイド層が形成され、ソース・ドレインで
あるｎ+ 拡散層３０８上に形成されたチタンシリサイド
層３１０と接触する。その結果、ゲート電極３０４とソ
ース・ドレインであるｎ+ 拡散層３０８とが短絡し、回
路が正常に動作しなくなる。
【０００８】また、従来例では、側壁酸化膜３０６が目
減りしたことによりｎ- 拡散層３０５にもシリサイド層
が形成されるようになる。この場合、ｎ- 拡散層とシリ
サイドとの接触抵抗が大きいためｎ- 拡散層を流れる電
流はｎ+ 拡散層を介してシリサイド層に流れるようにな
る。従って、ｎ- 拡散層上にシリサイド層が形成された
場合には、ｎ- 拡散層の膜厚が減少したことになり抵抗
が増大してトランジスタの性能が低下する。
減りしたことによりｎ- 拡散層３０５にもシリサイド層
が形成されるようになる。この場合、ｎ- 拡散層とシリ
サイドとの接触抵抗が大きいためｎ- 拡散層を流れる電
流はｎ+ 拡散層を介してシリサイド層に流れるようにな
る。従って、ｎ- 拡散層上にシリサイド層が形成された
場合には、ｎ- 拡散層の膜厚が減少したことになり抵抗
が増大してトランジスタの性能が低下する。
【０００９】また、バッファードフッ酸の処理後も十分
な側壁膜厚を維持しようとすると側壁の膜厚が大きくな
りすぎるため、この側壁の膜厚により決まるｎ- 拡散層
の長さが長くなり、その結果、ｎ- 拡散層による寄生抵
抗が大きくなりＭＯＳトランジスタの性能を向上させる
ことが困難となる。
な側壁膜厚を維持しようとすると側壁の膜厚が大きくな
りすぎるため、この側壁の膜厚により決まるｎ- 拡散層
の長さが長くなり、その結果、ｎ- 拡散層による寄生抵
抗が大きくなりＭＯＳトランジスタの性能を向上させる
ことが困難となる。
【００１０】この不具合を避けるために、バッファード
フッ酸化でエッチングされない窒化膜の単層によりある
いは窒化膜と酸化膜との複合膜によって側壁を構成し、
これによりシリサイド構造のＭＯＳトランジスタを形成
することが考えられる（この構造のトランジスタが公知
であるという意味ではない）。
フッ酸化でエッチングされない窒化膜の単層によりある
いは窒化膜と酸化膜との複合膜によって側壁を構成し、
これによりシリサイド構造のＭＯＳトランジスタを形成
することが考えられる（この構造のトランジスタが公知
であるという意味ではない）。
【００１１】しかし、単層の窒化膜で側壁を形成した場
合、窒化膜は電荷のトラップ密度が大きいため、ドレイ
ン端で発生したホットエレクトロンがトラップされやす
い。そしてトラップされた電子により窒化膜の側壁の下
のｎ- 拡散層の層抵抗が上昇し、ＭＯＳトランジスタの
特性劣化が著しくなって信頼性が低下する。また、窒化
膜を含む複合膜を使用する場合（図４に示す例の場
合）、バッファードフッ酸によるエッチング工程におい
て、窒化膜下の酸化膜がエッチングされるため、図３の
従来例の場合と同様に、ゲート電極−ソース・ドレイン
間の短絡事故が起こる。
合、窒化膜は電荷のトラップ密度が大きいため、ドレイ
ン端で発生したホットエレクトロンがトラップされやす
い。そしてトラップされた電子により窒化膜の側壁の下
のｎ- 拡散層の層抵抗が上昇し、ＭＯＳトランジスタの
特性劣化が著しくなって信頼性が低下する。また、窒化
膜を含む複合膜を使用する場合（図４に示す例の場
合）、バッファードフッ酸によるエッチング工程におい
て、窒化膜下の酸化膜がエッチングされるため、図３の
従来例の場合と同様に、ゲート電極−ソース・ドレイン
間の短絡事故が起こる。
【００１２】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置は、半導体基板上にゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の側面に形成された本
質的にシリコン酸化物からなる第１の側壁絶縁膜と、前
記第１の側壁絶縁膜の外側に該第１の側壁絶縁膜に接し
て形成された、下端が前記半導体基板に接する、シリコ
ン酸化物とはエッチング性を異にする材料からなる第２
の側壁絶縁膜と、前記ゲート電極の側面に整合されて前
記半導体基板の表面領域内に形成された低不純物濃度の
第１の拡散層と、前記第１の側壁絶縁膜または前記第２
の側壁絶縁膜の外側面に整合されて前記半導体基板の表
面領域内に形成された高不純物濃度の第２の拡散層と、
を備えている。
装置は、半導体基板上にゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の側面に形成された本
質的にシリコン酸化物からなる第１の側壁絶縁膜と、前
記第１の側壁絶縁膜の外側に該第１の側壁絶縁膜に接し
て形成された、下端が前記半導体基板に接する、シリコ
ン酸化物とはエッチング性を異にする材料からなる第２
の側壁絶縁膜と、前記ゲート電極の側面に整合されて前
記半導体基板の表面領域内に形成された低不純物濃度の
第１の拡散層と、前記第１の側壁絶縁膜または前記第２
の側壁絶縁膜の外側面に整合されて前記半導体基板の表
面領域内に形成された高不純物濃度の第２の拡散層と、
を備えている。
【００１３】また、その製造方法は、半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板の表面領域内
に不純物を導入して低不純物濃度の第１の拡散層を形成
する工程と、本質的にシリコン酸化物からなる被膜を全
面に形成し、これをエッチバックして前記ゲート電極の
側面に第１の側壁絶縁膜を形成する工程と、シリコン酸
化物とはエッチング性を異にする材料からなる被覆を全
面に形成し、これをエッチバックして前記第１の側壁絶
縁膜の外側に第２の側壁絶縁膜を形成する工程と、前記
ゲート電極、前記第１の側壁絶縁膜および前記第２の側
壁前絶縁膜をマスクとして前記半導体基板の表面領域内
に不純物を導入して高不純物濃度の第２の拡散層を形成
する工程と、を含んでいる。
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板の表面領域内
に不純物を導入して低不純物濃度の第１の拡散層を形成
する工程と、本質的にシリコン酸化物からなる被膜を全
面に形成し、これをエッチバックして前記ゲート電極の
側面に第１の側壁絶縁膜を形成する工程と、シリコン酸
化物とはエッチング性を異にする材料からなる被覆を全
面に形成し、これをエッチバックして前記第１の側壁絶
縁膜の外側に第２の側壁絶縁膜を形成する工程と、前記
ゲート電極、前記第１の側壁絶縁膜および前記第２の側
壁前絶縁膜をマスクとして前記半導体基板の表面領域内
に不純物を導入して高不純物濃度の第２の拡散層を形成
する工程と、を含んでいる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）乃至（ｄ）は、本発明の第１
の実施例を説明するための製造工程順の断面図である。
ｐ型シリコン基板１０１の不活性領域に膜厚６００ｎｍ
のフィールド酸化膜１０２を形成し、フィールド酸化膜
の形成されなかった活性領域に膜厚１０ｎｍのゲート酸
化膜１０３を形成する。次に、ゲート酸化膜１０３上
に、リンを添加したポリシリコンを５００ｎｍの厚さに
堆積し、これをパターニングしてゲート電極１０４を形
成する。このゲート電極をマスクにリンを、エネルギ
ー：４０ｋｅＶ、ドーズ量：５×１０13cm-2の条件でイ
オン注入してｎ- 拡散層１０５を形成する。次に、ＣＶ
Ｄ法により酸化膜を５０ｎｍ程度成長させ、異方性エッ
チングによりこの酸化膜をエッチバックして、ゲート電
極１０４の側面に膜厚５０ｎｍの側壁酸化膜１０６を形
成する［図１の（ａ）］。
て説明する。図１の（ａ）乃至（ｄ）は、本発明の第１
の実施例を説明するための製造工程順の断面図である。
ｐ型シリコン基板１０１の不活性領域に膜厚６００ｎｍ
のフィールド酸化膜１０２を形成し、フィールド酸化膜
の形成されなかった活性領域に膜厚１０ｎｍのゲート酸
化膜１０３を形成する。次に、ゲート酸化膜１０３上
に、リンを添加したポリシリコンを５００ｎｍの厚さに
堆積し、これをパターニングしてゲート電極１０４を形
成する。このゲート電極をマスクにリンを、エネルギ
ー：４０ｋｅＶ、ドーズ量：５×１０13cm-2の条件でイ
オン注入してｎ- 拡散層１０５を形成する。次に、ＣＶ
Ｄ法により酸化膜を５０ｎｍ程度成長させ、異方性エッ
チングによりこの酸化膜をエッチバックして、ゲート電
極１０４の側面に膜厚５０ｎｍの側壁酸化膜１０６を形
成する［図１の（ａ）］。
【００１５】次に、ＣＶＤ法により膜厚５０ｎｍの窒化
膜を成長させ、異方性エッチングによりこの窒化膜をエ
ッチバックして側壁酸化膜１０６の側面に側壁窒化膜１
０７を形成する。次に、ヒ素をエネルギー：６０ｋｅ
Ｖ、ドーズ量：３×１０15cm-2の条件でイオン注入して
ｎ+ 拡散層１０８を形成する［図１の（ｂ）］。次に、
バッファードフッ酸によりゲート電極１０４上およびｎ
+ 拡散層１０８上の自然酸化膜を除去し、その後、スパ
ッタ法により膜厚５０ｎｍのチタン層１０９を形成する
［図１の（ｃ）］。
膜を成長させ、異方性エッチングによりこの窒化膜をエ
ッチバックして側壁酸化膜１０６の側面に側壁窒化膜１
０７を形成する。次に、ヒ素をエネルギー：６０ｋｅ
Ｖ、ドーズ量：３×１０15cm-2の条件でイオン注入して
ｎ+ 拡散層１０８を形成する［図１の（ｂ）］。次に、
バッファードフッ酸によりゲート電極１０４上およびｎ
+ 拡散層１０８上の自然酸化膜を除去し、その後、スパ
ッタ法により膜厚５０ｎｍのチタン層１０９を形成する
［図１の（ｃ）］。
【００１６】次に、窒素雰囲気中で熱処理を行ってチタ
ン層１０９のチタンとゲート電極１０４およびｎ+ 拡散
層１０８のシリコンとを反応させ、チタンシリサイド層
１１０を形成する。次に、フィールド酸化膜１０２上、
側壁酸化膜１０６上および側壁窒化膜１０７上の未反応
のチタン層をウェットエッチにより除去する［図１の
（ｄ）］。その後、層間絶縁膜を堆積し、コンタクト孔
を設けた後、Ａｌ電極を形成して装置は完成する。
ン層１０９のチタンとゲート電極１０４およびｎ+ 拡散
層１０８のシリコンとを反応させ、チタンシリサイド層
１１０を形成する。次に、フィールド酸化膜１０２上、
側壁酸化膜１０６上および側壁窒化膜１０７上の未反応
のチタン層をウェットエッチにより除去する［図１の
（ｄ）］。その後、層間絶縁膜を堆積し、コンタクト孔
を設けた後、Ａｌ電極を形成して装置は完成する。
【００１７】上記バッファードフッ酸によるエッチング
工程の際、図１の（ｂ）に示されるように側壁酸化膜の
側面は完全に窒化膜で覆われているため、エッチングに
よって側壁の目減りが生じることはなくなる。したがっ
て、シリサイド化を、露出した半導体基板表面とゲート
電極との間に一定の距離を確保した状態で行うことがで
き、シリサイド膜による短絡を激減させることができ
る。
工程の際、図１の（ｂ）に示されるように側壁酸化膜の
側面は完全に窒化膜で覆われているため、エッチングに
よって側壁の目減りが生じることはなくなる。したがっ
て、シリサイド化を、露出した半導体基板表面とゲート
電極との間に一定の距離を確保した状態で行うことがで
き、シリサイド膜による短絡を激減させることができ
る。
【００１８】また、このようにして形成されたＭＯＳト
ランジスタでは、電荷のトラップの密度の高い側壁窒化
膜１０７が、ｎ+ 拡散層１０８上に形成されているた
め、側壁窒化膜へはホットエレクトロンはほとんど注入
されない。また、たとえ側壁窒化膜に電子がトラップさ
れたとしても、その下にあるのはｎ+ 拡散層１０８であ
るため、この層が層抵抗の変調を受けることはなく、Ｍ
ＯＳトランジスタの特性が劣化することはない。
ランジスタでは、電荷のトラップの密度の高い側壁窒化
膜１０７が、ｎ+ 拡散層１０８上に形成されているた
め、側壁窒化膜へはホットエレクトロンはほとんど注入
されない。また、たとえ側壁窒化膜に電子がトラップさ
れたとしても、その下にあるのはｎ+ 拡散層１０８であ
るため、この層が層抵抗の変調を受けることはなく、Ｍ
ＯＳトランジスタの特性が劣化することはない。
【００１９】図２の（ａ）乃至（ｄ）は、本発明の第２
の実施例を説明するための製造工程の断面図である。ｐ
型シリコン基板２０１の不活性領域にフィールド酸化膜
２０２を、活性領域に１０ｎｍのゲート酸化膜２０３を
形成する。次に、リンを添加したポリシリコンによるゲ
ート電極２０４をゲート酸化膜２０３上に形成し、ソー
ス・ドレインとなる領域にｎ- 拡散層２０５を形成す
る。次にＣＶＤ法によりシリコン酸化膜を５０ｎｍの厚
さに成長させ、これに異方性エッチングを施して、ゲー
ト電極２０４の側面に膜厚約５０ｎｍの側壁酸化膜２０
６を形成する。次に、ヒ素のイオン注入により、ｎ+ 拡
散層２０８を形成する［図２の（ａ）］。
の実施例を説明するための製造工程の断面図である。ｐ
型シリコン基板２０１の不活性領域にフィールド酸化膜
２０２を、活性領域に１０ｎｍのゲート酸化膜２０３を
形成する。次に、リンを添加したポリシリコンによるゲ
ート電極２０４をゲート酸化膜２０３上に形成し、ソー
ス・ドレインとなる領域にｎ- 拡散層２０５を形成す
る。次にＣＶＤ法によりシリコン酸化膜を５０ｎｍの厚
さに成長させ、これに異方性エッチングを施して、ゲー
ト電極２０４の側面に膜厚約５０ｎｍの側壁酸化膜２０
６を形成する。次に、ヒ素のイオン注入により、ｎ+ 拡
散層２０８を形成する［図２の（ａ）］。
【００２０】次に、ＳｉＨ4 とＮ2 Ｏを材料ガスとする
プラズマＣＶＤ法により５０ｎｍ厚のシリコン窒化酸化
膜（ＳｉＮX ＯY ）を成長させ、その後このシリコン窒
化酸化膜に異方性エッチングを施して側壁酸化膜２０６
の側面に側壁窒化酸化膜２０７を形成する［図２の
（ｂ）］。次に、バッファードフッ酸により、ゲート電
極２０４上およびｎ+ 拡散層２０８上の自然酸化膜を除
去し、その後、スパッタ法により５０ｎｍのチタン層２
０９を形成する［図２の（ｃ）］。
プラズマＣＶＤ法により５０ｎｍ厚のシリコン窒化酸化
膜（ＳｉＮX ＯY ）を成長させ、その後このシリコン窒
化酸化膜に異方性エッチングを施して側壁酸化膜２０６
の側面に側壁窒化酸化膜２０７を形成する［図２の
（ｂ）］。次に、バッファードフッ酸により、ゲート電
極２０４上およびｎ+ 拡散層２０８上の自然酸化膜を除
去し、その後、スパッタ法により５０ｎｍのチタン層２
０９を形成する［図２の（ｃ）］。
【００２１】次に、窒素雰囲気中での熱処理により、チ
タン層２０９のチタンとゲート電極２０４およびｎ+ 拡
散層２０８のシリコンとを反応させ、チタンシリサイド
層２１０を形成する。次に、フィールド酸化膜２０２
上、側壁酸化膜２０６上および窒化酸化膜２０７上の未
反応のチタン層をウェットエッチにより除去する［図２
の（ｄ）］。その後、層間絶縁膜を堆積し、コンタクト
孔を設けた後、Ａｌ電極を形成して装置は完成する。
タン層２０９のチタンとゲート電極２０４およびｎ+ 拡
散層２０８のシリコンとを反応させ、チタンシリサイド
層２１０を形成する。次に、フィールド酸化膜２０２
上、側壁酸化膜２０６上および窒化酸化膜２０７上の未
反応のチタン層をウェットエッチにより除去する［図２
の（ｄ）］。その後、層間絶縁膜を堆積し、コンタクト
孔を設けた後、Ａｌ電極を形成して装置は完成する。
【００２２】本実施例では、窒化膜に代え窒化酸化膜を
使用しているが、この膜でも短時間のエッチングでは容
易にはエッチングされないので、先の実施例の場合と同
様に、シリサイド膜の短絡を防止することができる。ま
た、このようにして形成したＭＯＳトランジスタでは、
第１の実施例と比較してｎ- 拡散層２０５の領域が短く
なって寄生抵抗が小さくなるため、ｇｍ値を大きくして
トランジスタの性能を向上させることができる。
使用しているが、この膜でも短時間のエッチングでは容
易にはエッチングされないので、先の実施例の場合と同
様に、シリサイド膜の短絡を防止することができる。ま
た、このようにして形成したＭＯＳトランジスタでは、
第１の実施例と比較してｎ- 拡散層２０５の領域が短く
なって寄生抵抗が小さくなるため、ｇｍ値を大きくして
トランジスタの性能を向上させることができる。
【００２３】以上の実施例では、ｎチャネルのＭＯＳト
ランジスタについて説明したが、ｐチャネルＭＯＳトラ
ンジスタ、ＣＭＯＳについても同様に本発明を適用する
ことができる。また、実施例では、シリサイド形成用の
金属として、チタンを用いたが、タングステンやモリブ
デン等の他の高融点金属を用いることができる。
ランジスタについて説明したが、ｐチャネルＭＯＳトラ
ンジスタ、ＣＭＯＳについても同様に本発明を適用する
ことができる。また、実施例では、シリサイド形成用の
金属として、チタンを用いたが、タングステンやモリブ
デン等の他の高融点金属を用いることができる。
【００２４】また、実施例では、ゲート電極上とソース
・ドレイン拡散層上とに同種のシリサイド層を形成して
いたが、例えば、ゲート電極上にはスパッタ法によるタ
ングステンシリサイド層を形成し、、ソース・ドレイン
拡散層にのみ金属と反応させたシリサイド層を形成する
ようにしてすることもできる。また、側壁酸化膜の材料
として、シリコン酸化膜に代えＢＳＧのような他の材料
が添加されたものを用いてもよい。さらに、側壁酸化膜
の外側に形成される側壁についてもアルミナのような実
施例の場合と異なる材料を用いて形成することができ
る。
・ドレイン拡散層上とに同種のシリサイド層を形成して
いたが、例えば、ゲート電極上にはスパッタ法によるタ
ングステンシリサイド層を形成し、、ソース・ドレイン
拡散層にのみ金属と反応させたシリサイド層を形成する
ようにしてすることもできる。また、側壁酸化膜の材料
として、シリコン酸化膜に代えＢＳＧのような他の材料
が添加されたものを用いてもよい。さらに、側壁酸化膜
の外側に形成される側壁についてもアルミナのような実
施例の場合と異なる材料を用いて形成することができ
る。
【００２５】
【発明の効果】以上説明したように、本発明のＭＯＳ型
半導体装置は、ゲート電極の側面に形成される側壁を、
酸化膜と、酸化膜とはエッチング性を異にする材料の膜
との２層構造としたものであるので、本発明によれば、
側壁を薄くしても、シリサイド形成時の金属堆積前のバ
ッファードフッ酸処理により、側壁がエッチングされる
ことがなくなる。従って、形成されたシリサイド層によ
りゲート電極とソース・ドレイン拡散層とが短絡するこ
とがなくなり、半導体装置の歩留りを向上させることが
できる。実際、膜厚１００ｎｍの単層の酸化膜の側壁を
形成していた場合と比較して、各５０ｎｍの酸化膜と窒
化膜の複合膜を側壁とした場合には、トランジスタの歩
留りを５０％から８０〜９０％に向上させることができ
た。
半導体装置は、ゲート電極の側面に形成される側壁を、
酸化膜と、酸化膜とはエッチング性を異にする材料の膜
との２層構造としたものであるので、本発明によれば、
側壁を薄くしても、シリサイド形成時の金属堆積前のバ
ッファードフッ酸処理により、側壁がエッチングされる
ことがなくなる。従って、形成されたシリサイド層によ
りゲート電極とソース・ドレイン拡散層とが短絡するこ
とがなくなり、半導体装置の歩留りを向上させることが
できる。実際、膜厚１００ｎｍの単層の酸化膜の側壁を
形成していた場合と比較して、各５０ｎｍの酸化膜と窒
化膜の複合膜を側壁とした場合には、トランジスタの歩
留りを５０％から８０〜９０％に向上させることができ
た。
【００２６】また、本発明によれば、側壁を薄くするこ
とができるため、ｎ- 拡散層の長さが短くなり、ソース
・ドレインの寄生抵抗が低減されるため、ドレイン電流
を大きくすることができ、ＭＯＳトランジスタの性能を
向上させることができる。
とができるため、ｎ- 拡散層の長さが短くなり、ソース
・ドレインの寄生抵抗が低減されるため、ドレイン電流
を大きくすることができ、ＭＯＳトランジスタの性能を
向上させることができる。
【００２７】また、本発明によれば、ｎ- 拡散層上にシ
リサイド層が形成されないで、ｎ-拡散層の膜厚の減少
を防止することができ、寄生抵抗の増加を抑えることが
できる。
リサイド層が形成されないで、ｎ-拡散層の膜厚の減少
を防止することができ、寄生抵抗の増加を抑えることが
できる。
【図１】 本発明の第１の実施例を説明するための製造
工程順の断面図。
工程順の断面図。
【図２】 本発明の第２の実施例を説明するための製造
工程順の断面図。
工程順の断面図。
【図３】 従来例の製造方法を説明するための工程断面
図。
図。
【図４】 他の従来例の断面図。
１０１、２０１、３０１、４０１ ｐ型シリコン基板 １０２、２０２、３０２、４０２ フィールド酸化膜 １０３、２０３、３０３、４０３ ゲート酸化膜 １０４、２０４、３０４、４０４ ゲート電極 １０５、２０５、３０５、４０５ ｎ- 拡散層 １０６、２０６、３０６、４０６ 側壁酸化膜 １０７、４０７ 側壁窒化膜 ２０７ 側壁窒化酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｔ 7376−4Ｍ 21/318 Ｃ 7352−4Ｍ
Claims (8)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、 前記ゲート電極の側面に形成された本質的にシリコン酸
化物からなる第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の外側に該第１の側壁絶縁膜に接
して形成された、下端が前記半導体基板に接する、シリ
コン酸化物とはエッチング性を異にする材料からなる第
２の側壁絶縁膜と、 前記ゲート電極の側面に整合されて前記半導体基板の表
面領域内に形成された低不純物濃度の第１の拡散層と、 前記第１の側壁絶縁膜または前記第２の側壁絶縁膜の外
側面に整合されて前記半導体基板の表面領域内に形成さ
れた高不純物濃度の第２の拡散層と、を備えたＭＯＳ型
半導体装置。 - 【請求項２】 前記第２の側壁絶縁膜がシリコン窒化物
により形成されている請求項１記載のＭＯＳ型半導体装
置。 - 【請求項３】 前記第２の側壁絶縁膜がシリコン窒化酸
化物により形成されている請求項１記載のＭＯＳ型半導
体装置。 - 【請求項４】 前記ゲート電極および前記第２の拡散層
の表面に高融点金属シリサイド膜が形成されている請求
項１、２、または３記載のＭＯＳ型半導体装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面領
域内に不純物を導入して低不純物濃度の第１の拡散層を
形成する工程と、 本質的にシリコン酸化物からなる被膜を全面に形成し、
これをエッチバックして前記ゲート電極の側面に第１の
側壁絶縁膜を形成する工程と、 シリコン酸化物とはエッチング性を異にする材料からな
る被覆を全面に形成し、これをエッチバックして前記第
１の側壁絶縁膜の外側に第２の側壁絶縁膜を形成する工
程と、 前記ゲート電極、前記第１の側壁絶縁膜および前記第２
の側壁絶縁膜をマスクとして前記半導体基板の表面領域
内に不純物を導入して高不純物濃度の第２の拡散層を形
成する工程と、を含むＭＯＳ型半導体装置の製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面領
域内に不純物を導入して低不純物濃度の第１の拡散層を
形成する工程と、 本質的にシリコン酸化物からなる被膜を全面に形成し、
これをエッチバックして前記ゲート電極の側面に第１の
側壁絶縁膜を形成する工程と、 前記ゲート電極および前記第１の側壁絶縁膜をマスクと
して前記半導体基板の表面領域内に不純物を導入して高
不純物濃度の第２の拡散層を形成する工程と、 シリコン酸化物とはエッチング性を異にする材料からな
る被覆を全面に形成し、これをエッチバックして前記第
１の側壁絶縁膜の外側に第２の側壁絶縁膜を形成する工
程と、を含むＭＯＳ型半導体装置の製造方法。 - 【請求項７】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面領
域内に不純物を導入して低不純物濃度の第１の拡散層を
形成する工程と、 本質的にシリコン酸化物からなる被膜を全面に形成し、
これをエッチバックして前記ゲート電極の側面に第１の
側壁絶縁膜を形成する工程と、 シリコン酸化物とはエッチング性を異にする材料からな
る被覆を全面に形成し、これをエッチバックして前記第
１の側壁絶縁膜の外側に第２の側壁絶縁膜を形成する工
程と、 前記ゲート電極、前記第１の側壁絶縁膜および前記第２
の側壁前絶縁膜をマスクとして前記半導体基板の表面領
域内に不純物を導入して高不純物濃度の第２の拡散層を
形成する工程と、 湿式エッチングにより前記半導体基板の表面に形成され
た自然酸化膜を除去する工程と、 高融点金属を全面に被着し熱処理を行って、前記ゲート
電極上および前記第２の拡散層上に高融点金属シリサイ
ド膜を形成する工程と、を含むＭＯＳ型半導体装置の製
造方法。 - 【請求項８】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面領
域内に不純物を導入して低不純物濃度の第１の拡散層を
形成する工程と、 本質的にシリコン酸化物からなる被膜を全面に形成し、
これをエッチバックして前記ゲート電極の側面に第１の
側壁絶縁膜を形成する工程と、 前記ゲート電極および前記第１の側壁絶縁膜をマスクと
して前記半導体基板の表面領域内に不純物を導入して高
不純物濃度の第２の拡散層を形成する工程と、 シリコン酸化物とはエッチング性を異にする材料からな
る被覆を全面に形成し、これをエッチバックして前記第
１の側壁絶縁膜の外側に第２の側壁絶縁膜を形成する工
程と、 湿式エッチングにより前記半導体基板の表面に形成され
た自然酸化膜を除去する工程と、 高融点金属を全面に被着し熱処理を行って、前記ゲート
電極上および前記第２の拡散層上に高融点金属シリサイ
ド膜を形成する工程と、を含むＭＯＳ型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341420A JP2638411B2 (ja) | 1992-11-27 | 1992-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341420A JP2638411B2 (ja) | 1992-11-27 | 1992-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168955A true JPH06168955A (ja) | 1994-06-14 |
| JP2638411B2 JP2638411B2 (ja) | 1997-08-06 |
Family
ID=18345938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341420A Expired - Fee Related JP2638411B2 (ja) | 1992-11-27 | 1992-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638411B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896365A1 (en) * | 1997-08-07 | 1999-02-10 | Lucent Technologies Inc. | Method of manufactruing MOSFETs with self-aligned silicide contacts |
| WO1999030361A1 (en) * | 1997-12-09 | 1999-06-17 | Advanced Micro Devices, Inc. | Spacer formation for precise salicide formation |
| WO2000067309A1 (en) * | 1999-04-28 | 2000-11-09 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a field effect transistor |
| KR100275733B1 (ko) * | 1998-06-12 | 2001-01-15 | 윤종용 | 2중층스페이서를갖는모스트랜지스터형성방법 |
| KR20010066618A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 살리사이드 형성 방법 |
| US6913962B2 (en) | 2002-07-19 | 2005-07-05 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor device |
| US7538397B2 (en) | 2004-07-22 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227736A (ja) * | 1988-06-29 | 1990-01-30 | Ind Technol Res Inst | 半導体装置及びその製法 |
| JPH03262132A (ja) * | 1990-03-13 | 1991-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-11-27 JP JP4341420A patent/JP2638411B2/ja not_active Expired - Fee Related
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| US7538397B2 (en) | 2004-07-22 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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| Publication number | Publication date |
|---|---|
| JP2638411B2 (ja) | 1997-08-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |