JPH1074914A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH1074914A JPH1074914A JP8228002A JP22800296A JPH1074914A JP H1074914 A JPH1074914 A JP H1074914A JP 8228002 A JP8228002 A JP 8228002A JP 22800296 A JP22800296 A JP 22800296A JP H1074914 A JPH1074914 A JP H1074914A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- region
- forming
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Abstract
(57)【要約】
【目的】 周辺回路Ｔｒのゲート酸化膜を形成する際の
洗浄処理時に第２のゲート絶縁膜が膜減りして、蓄積電
子が漏れるようになることを防止する。 【構成】 シリコン基板１上に素子分離酸化膜２、第１
のゲート絶縁膜３を形成した後、第１のポリシリコン層
４を堆積し、これをパターニングする。ＯＮＯ構造とな
る第２のゲート絶縁膜８、第２のポリシリコン層９を堆
積し、パターニングする。ゲート酸化膜１０を形成する
（ｄ）。第３のポリシリコン層１２を全面に堆積し
（ｅ）、これをパターニングしてゲート電極１５を形成
する。第２、第１のポリシリコン層９、４をパターニン
グして制御ゲート１４、浮遊ゲート１３を形成する。
洗浄処理時に第２のゲート絶縁膜が膜減りして、蓄積電
子が漏れるようになることを防止する。 【構成】 シリコン基板１上に素子分離酸化膜２、第１
のゲート絶縁膜３を形成した後、第１のポリシリコン層
４を堆積し、これをパターニングする。ＯＮＯ構造とな
る第２のゲート絶縁膜８、第２のポリシリコン層９を堆
積し、パターニングする。ゲート酸化膜１０を形成する
（ｄ）。第３のポリシリコン層１２を全面に堆積し
（ｅ）、これをパターニングしてゲート電極１５を形成
する。第２、第１のポリシリコン層９、４をパターニン
グして制御ゲート１４、浮遊ゲート１３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法に関し、特に浮遊ゲートと制御ゲートか
らなる２層ゲート電極を有する不揮発性メモリセルトラ
ンジスタと単一ゲート電極を有する周辺回路用ＭＯＳト
ランジスタとを同一半導体基板上に形成するための不揮
発性半導体記憶装置の製造方法に関する。
装置の製造方法に関し、特に浮遊ゲートと制御ゲートか
らなる２層ゲート電極を有する不揮発性メモリセルトラ
ンジスタと単一ゲート電極を有する周辺回路用ＭＯＳト
ランジスタとを同一半導体基板上に形成するための不揮
発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】この種の、２層ゲート電極構造の不揮発
性メモリトランジスタとこのメモリセルを駆動する周辺
回路用ＭＯＳトランジスタとが同一半導体基板上に形成
されてなる不揮発性半導体記憶装置においては、浮遊ゲ
ートのゲート絶縁膜は電子をトンネリングさせることの
できる絶縁膜である必要があるのに対し、周辺回路用Ｍ
ＯＳトランジスタのゲート絶縁膜は電子のトンネリング
を行わせる必要のない膜であるため、それぞれ別々の工
程にて形成することが必要となる。また、浮遊ゲート−
制御ゲート間のゲート絶縁膜と周辺回路用ＭＯＳトラン
ジスタのゲート絶縁膜についてもそれぞれに求められる
特性が異なっているため、それぞれ別々の工程にて形成
される。
性メモリトランジスタとこのメモリセルを駆動する周辺
回路用ＭＯＳトランジスタとが同一半導体基板上に形成
されてなる不揮発性半導体記憶装置においては、浮遊ゲ
ートのゲート絶縁膜は電子をトンネリングさせることの
できる絶縁膜である必要があるのに対し、周辺回路用Ｍ
ＯＳトランジスタのゲート絶縁膜は電子のトンネリング
を行わせる必要のない膜であるため、それぞれ別々の工
程にて形成することが必要となる。また、浮遊ゲート−
制御ゲート間のゲート絶縁膜と周辺回路用ＭＯＳトラン
ジスタのゲート絶縁膜についてもそれぞれに求められる
特性が異なっているため、それぞれ別々の工程にて形成
される。
【０００３】不揮発性半導体記憶装置の従来の製造方法
について図５（ａ）〜図６（ｆ）を参照して説明する。
図５（ａ）に示すように、シリコン基板１表面に選択的
に素子分離酸化膜２を形成した後、素子分離酸化膜２に
より区画された素子領域に第１のゲート絶縁膜３を形成
し、全面に第１のポリシリコン層４を堆積し、これをメ
モリセルアレイ領域の素子領域上のみに残るようにパタ
ーニングする。次に、図５（ｂ）に示すように、例えば
シリコン酸化膜（Ｏ）５とシリコン窒化膜（Ｎ）６とシ
リコン酸化膜（Ｏ）７のＯＮＯ積層膜で構成される第２
のゲート絶縁膜８をシリコン基板１上全面に堆積した
後、図５（ｃ）に示すように、周辺回路トランジスタ領
域から第２のゲート絶縁膜８を選択的にエッチング除去
する。
について図５（ａ）〜図６（ｆ）を参照して説明する。
図５（ａ）に示すように、シリコン基板１表面に選択的
に素子分離酸化膜２を形成した後、素子分離酸化膜２に
より区画された素子領域に第１のゲート絶縁膜３を形成
し、全面に第１のポリシリコン層４を堆積し、これをメ
モリセルアレイ領域の素子領域上のみに残るようにパタ
ーニングする。次に、図５（ｂ）に示すように、例えば
シリコン酸化膜（Ｏ）５とシリコン窒化膜（Ｎ）６とシ
リコン酸化膜（Ｏ）７のＯＮＯ積層膜で構成される第２
のゲート絶縁膜８をシリコン基板１上全面に堆積した
後、図５（ｃ）に示すように、周辺回路トランジスタ領
域から第２のゲート絶縁膜８を選択的にエッチング除去
する。
【０００４】次に、図６（ｄ）に示すように、周辺回路
トランジスタ領域の素子領域に熱酸化によりゲート酸化
膜１０を形成し、続いて、図６（ｅ）に示すように、シ
リコン基板１上全面に第２のポリシリコン層１７を形成
する。次に、図６（ｆ）に示すように、第２のポリシリ
コン層１７、第２のゲート絶縁膜８および第１のポリシ
リコン層４をパターニングして、メモリセルアレイ領域
に第２のポリシリコン層１７からなる制御ゲート１４と
第１のポリシリコン層４からなる浮遊ゲート１３とを形
成し、周辺回路トランジスタ領域に第２のポリシリコン
層１７からなるゲート電極１５を形成する。その後、ゲ
ート電極と素子分離酸化膜２をマスクに不純物を導入し
てソース・ドレイン領域を形成し、さらに図示されてい
ないが、層間絶縁膜を形成しコンタクトホールを開孔し
た後Ａｌ配線を形成して不揮発性半導体記憶装置の製造
工程が完了する。
トランジスタ領域の素子領域に熱酸化によりゲート酸化
膜１０を形成し、続いて、図６（ｅ）に示すように、シ
リコン基板１上全面に第２のポリシリコン層１７を形成
する。次に、図６（ｆ）に示すように、第２のポリシリ
コン層１７、第２のゲート絶縁膜８および第１のポリシ
リコン層４をパターニングして、メモリセルアレイ領域
に第２のポリシリコン層１７からなる制御ゲート１４と
第１のポリシリコン層４からなる浮遊ゲート１３とを形
成し、周辺回路トランジスタ領域に第２のポリシリコン
層１７からなるゲート電極１５を形成する。その後、ゲ
ート電極と素子分離酸化膜２をマスクに不純物を導入し
てソース・ドレイン領域を形成し、さらに図示されてい
ないが、層間絶縁膜を形成しコンタクトホールを開孔し
た後Ａｌ配線を形成して不揮発性半導体記憶装置の製造
工程が完了する。
【０００５】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置の製造方法では、メモリセルアレイ領
域に浮遊ゲートとなる第１のポリシリコン層とその上に
ＯＮＯ構造の第２のゲート絶縁膜を形成した状態で、周
辺トランジスタ領域にゲート酸化膜を形成するため、熱
酸化前の洗浄の際にメモリセルアレイ領域のＯＮＯ膜の
最上層のシリコン酸化膜が膜減りしてしまう。その結
果、浮遊ゲートに蓄積された電子が制御ゲートに漏れや
すくなり、データ保持特性が劣化し、信頼性が損なわれ
るという問題が起こる。したがって、本発明の解決すべ
き課題は、浮遊ゲート上の第２のゲート電極が膜減りす
ることのないようにして、半導体不揮発性記憶装置のデ
ータ保持特性の劣化を防ぎ、信頼性を向上させることで
ある。
性半導体記憶装置の製造方法では、メモリセルアレイ領
域に浮遊ゲートとなる第１のポリシリコン層とその上に
ＯＮＯ構造の第２のゲート絶縁膜を形成した状態で、周
辺トランジスタ領域にゲート酸化膜を形成するため、熱
酸化前の洗浄の際にメモリセルアレイ領域のＯＮＯ膜の
最上層のシリコン酸化膜が膜減りしてしまう。その結
果、浮遊ゲートに蓄積された電子が制御ゲートに漏れや
すくなり、データ保持特性が劣化し、信頼性が損なわれ
るという問題が起こる。したがって、本発明の解決すべ
き課題は、浮遊ゲート上の第２のゲート電極が膜減りす
ることのないようにして、半導体不揮発性記憶装置のデ
ータ保持特性の劣化を防ぎ、信頼性を向上させることで
ある。
【０００６】
【課題を解決するための手段】上述した本発明の課題
は、浮遊ゲートを形成するための第１のポリシリコン層
上に第２のゲート絶縁膜を形成した後に直ちに、制御ゲ
ートを形成するための第２のポリシリコン層を堆積し、
周辺回路トランジスタ領域の第２のポリシリコン層を除
去して、この領域上に第３のゲート絶縁膜を形成するよ
うにすることにより、解決することができる。
は、浮遊ゲートを形成するための第１のポリシリコン層
上に第２のゲート絶縁膜を形成した後に直ちに、制御ゲ
ートを形成するための第２のポリシリコン層を堆積し、
周辺回路トランジスタ領域の第２のポリシリコン層を除
去して、この領域上に第３のゲート絶縁膜を形成するよ
うにすることにより、解決することができる。
【０００７】
【発明の実施の形態】本発明による不揮発性半導体記憶
装置の製造方法は、（１）半導体基板上に素子分離酸化
膜を形成して不揮発性メモリセルを形成するための第１
の領域と周辺回路用ＭＯＳトランジスタを形成するため
の第２の領域を画定する工程と、（２）前記第１の領域
と前記第２の領域の半導体基板表面に第１のゲート絶縁
膜を形成する工程と、（３）全面に第１のポリシリコン
層を形成し、該第１のポリシリコン層を前記第１の領域
の前記第１のゲート絶縁膜上にのみに残すようにパター
ニングする工程〔図１（ａ）〕と、（４）全面に第２の
ゲート絶縁膜と第２のポリシリコン層とを連続して順次
形成する工程〔図１（ｂ）〕と、（５）前記第２の領域
の前記第２のポリシリコン層と前記第２のゲート絶縁膜
と前記第１のゲート絶縁膜を順次除去する工程〔図１
（ｃ）〕と、（６）熱酸化により前記第２の領域の半導
体基板表面に第３のゲート酸化膜を形成する工程〔図２
（ｄ）〕と、（７）全面に第３のポリシリコン層を堆積
し〔図２（ｅ）〕、これをパターニングして第２の領域
上にゲート電極を形成する工程と、（８）前記第２のポ
リシリコン層、前記第２のゲート絶縁膜および前記第１
のポリシリコン層をパターニングして、前記第１の領域
上に、第２のポリシリコン層を制御ゲートとし、前記第
１のポリシリコン層を浮遊ゲートとするゲート電極を形
成する工程〔図２（ｆ）〕と、を含んでいる。
装置の製造方法は、（１）半導体基板上に素子分離酸化
膜を形成して不揮発性メモリセルを形成するための第１
の領域と周辺回路用ＭＯＳトランジスタを形成するため
の第２の領域を画定する工程と、（２）前記第１の領域
と前記第２の領域の半導体基板表面に第１のゲート絶縁
膜を形成する工程と、（３）全面に第１のポリシリコン
層を形成し、該第１のポリシリコン層を前記第１の領域
の前記第１のゲート絶縁膜上にのみに残すようにパター
ニングする工程〔図１（ａ）〕と、（４）全面に第２の
ゲート絶縁膜と第２のポリシリコン層とを連続して順次
形成する工程〔図１（ｂ）〕と、（５）前記第２の領域
の前記第２のポリシリコン層と前記第２のゲート絶縁膜
と前記第１のゲート絶縁膜を順次除去する工程〔図１
（ｃ）〕と、（６）熱酸化により前記第２の領域の半導
体基板表面に第３のゲート酸化膜を形成する工程〔図２
（ｄ）〕と、（７）全面に第３のポリシリコン層を堆積
し〔図２（ｅ）〕、これをパターニングして第２の領域
上にゲート電極を形成する工程と、（８）前記第２のポ
リシリコン層、前記第２のゲート絶縁膜および前記第１
のポリシリコン層をパターニングして、前記第１の領域
上に、第２のポリシリコン層を制御ゲートとし、前記第
１のポリシリコン層を浮遊ゲートとするゲート電極を形
成する工程〔図２（ｆ）〕と、を含んでいる。
【０００８】また、他の本発明の不揮発性半導体記憶装
置の製造方法は、（１）半導体基板上に素子分離酸化膜
を形成して不揮発性メモリセルを形成するための第１の
領域と周辺回路用ＭＯＳトランジスタを形成するための
第２の領域を画定する工程と、（２）前記第１の領域と
前記第２の領域の半導体基板表面に第１のゲート絶縁膜
を形成する工程と、（３）全面に第１のポリシリコン層
を形成し、該第１のポリシリコン層を前記第１の領域の
前記第１のゲート絶縁膜上にのみに残すようにパターニ
ングする工程と、（４）全面に第２のゲート絶縁膜と第
２のポリシリコン層とを連続して順次形成する工程と、
（５）前記第２の領域の前記第２のポリシリコン層と前
記第２のゲート絶縁膜と前記第１のゲート絶縁膜を順次
除去する工程と、（６）熱酸化により前記第２の領域の
半導体基板表面に第３のゲート酸化膜を形成する工程
と、（７）全面に第３のポリシリコン層を堆積し〔図３
（ａ）〕、これを第２の領域上にのみ残すようにパター
ニングする工程〔図３（ｂ）〕と、（８）前記第２およ
び第３のポリシリコン層に接するように導電層を形成し
〔図４（ｃ）〕、該導電層および前記第１乃至第３のポ
リシリコン層をパターニングして、前記第１の領域上
に、前記導電層と前記第２のポリシリコン層を制御ゲー
トとし、前記第１のポリシリコン層を浮遊ゲート電極と
するゲート電極を形成するとともに、前記第２の領域上
に、前記導電層と前記第３のポリシリコン層により構成
されるゲート電極をする工程〔図４（ｄ）〕と、を含ん
でいる。
置の製造方法は、（１）半導体基板上に素子分離酸化膜
を形成して不揮発性メモリセルを形成するための第１の
領域と周辺回路用ＭＯＳトランジスタを形成するための
第２の領域を画定する工程と、（２）前記第１の領域と
前記第２の領域の半導体基板表面に第１のゲート絶縁膜
を形成する工程と、（３）全面に第１のポリシリコン層
を形成し、該第１のポリシリコン層を前記第１の領域の
前記第１のゲート絶縁膜上にのみに残すようにパターニ
ングする工程と、（４）全面に第２のゲート絶縁膜と第
２のポリシリコン層とを連続して順次形成する工程と、
（５）前記第２の領域の前記第２のポリシリコン層と前
記第２のゲート絶縁膜と前記第１のゲート絶縁膜を順次
除去する工程と、（６）熱酸化により前記第２の領域の
半導体基板表面に第３のゲート酸化膜を形成する工程
と、（７）全面に第３のポリシリコン層を堆積し〔図３
（ａ）〕、これを第２の領域上にのみ残すようにパター
ニングする工程〔図３（ｂ）〕と、（８）前記第２およ
び第３のポリシリコン層に接するように導電層を形成し
〔図４（ｃ）〕、該導電層および前記第１乃至第３のポ
リシリコン層をパターニングして、前記第１の領域上
に、前記導電層と前記第２のポリシリコン層を制御ゲー
トとし、前記第１のポリシリコン層を浮遊ゲート電極と
するゲート電極を形成するとともに、前記第２の領域上
に、前記導電層と前記第３のポリシリコン層により構成
されるゲート電極をする工程〔図４（ｄ）〕と、を含ん
でいる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜図２（ｆ）は、本発明の
第１の実施例を示す工程順の断面図である。まず、図１
（ａ）に示すように、シリコン基板１の表面をＬＯＣＯ
Ｓ法により選択的に酸化して、素子領域を画定する素子
分離酸化膜２を形成する。画定された素子領域表面に第
１のゲート絶縁膜３を形成した後、浮遊ゲートを形成す
るための第１のポリシリコン層４をシリコン基板１上全
面に堆積し、これをメモリセルアレイ領域の素子領域上
に選択的に残すようにパターニングする。
て説明する。 ［第１の実施例］図１（ａ）〜図２（ｆ）は、本発明の
第１の実施例を示す工程順の断面図である。まず、図１
（ａ）に示すように、シリコン基板１の表面をＬＯＣＯ
Ｓ法により選択的に酸化して、素子領域を画定する素子
分離酸化膜２を形成する。画定された素子領域表面に第
１のゲート絶縁膜３を形成した後、浮遊ゲートを形成す
るための第１のポリシリコン層４をシリコン基板１上全
面に堆積し、これをメモリセルアレイ領域の素子領域上
に選択的に残すようにパターニングする。
【００１０】次に、図１（ｂ）に示すように、パターニ
ングされた第１ポリシリコン層４上にＣＶＤ法により、
シリコン酸化膜５とシリコン窒化膜６とシリコン酸化膜
７のＯＮＯ構造となる第２のゲート絶縁膜８を形成した
後、続いてその上に第２のポリシリコン層９を堆積す
る。次に、図１（ｃ）に示すように、周辺回路トランジ
スタ領域の第２のポリシリコン層９および第２のゲート
絶縁膜８を選択的にエッチング除去する。次いで、図２
（ｄ）に示すように、周辺回路トランジスタ領域の素子
領域にゲート酸化膜１０を形成する。このとき、同時に
第２のポリシリコン層９上にシリコン酸化膜１１が形成
される。
ングされた第１ポリシリコン層４上にＣＶＤ法により、
シリコン酸化膜５とシリコン窒化膜６とシリコン酸化膜
７のＯＮＯ構造となる第２のゲート絶縁膜８を形成した
後、続いてその上に第２のポリシリコン層９を堆積す
る。次に、図１（ｃ）に示すように、周辺回路トランジ
スタ領域の第２のポリシリコン層９および第２のゲート
絶縁膜８を選択的にエッチング除去する。次いで、図２
（ｄ）に示すように、周辺回路トランジスタ領域の素子
領域にゲート酸化膜１０を形成する。このとき、同時に
第２のポリシリコン層９上にシリコン酸化膜１１が形成
される。
【００１１】次に、図２（ｅ）に示すように、周辺回路
トランジスタのゲート電極を形成するための第３のポリ
シリコン層１２を全面に堆積し、図２（ｆ）に示すよう
に、第３のポリシリコン層１２をパターニングして、周
辺回路トランジスタ領域に第３のポリシリコン層１２か
らなるゲート電極１５を形成する。このとき、シリコン
酸化膜１１は第２のポリシリコン層９の保護膜として機
能する。続いて、第２のポリシリコン層９、第２のゲー
ト絶縁膜８および第１のポリシリコン層４をパターニン
グして、メモリセルアレイ領域に、第２のポリシリコン
層９からなる制御ゲート１４と第１のポリシリコン層か
らなる浮遊ゲート１３を形成する。
トランジスタのゲート電極を形成するための第３のポリ
シリコン層１２を全面に堆積し、図２（ｆ）に示すよう
に、第３のポリシリコン層１２をパターニングして、周
辺回路トランジスタ領域に第３のポリシリコン層１２か
らなるゲート電極１５を形成する。このとき、シリコン
酸化膜１１は第２のポリシリコン層９の保護膜として機
能する。続いて、第２のポリシリコン層９、第２のゲー
ト絶縁膜８および第１のポリシリコン層４をパターニン
グして、メモリセルアレイ領域に、第２のポリシリコン
層９からなる制御ゲート１４と第１のポリシリコン層か
らなる浮遊ゲート１３を形成する。
【００１２】その後、素子分離酸化膜２とゲート電極を
マスクとして素子領域の表面領域内に不純物をドープし
てソース・ドレイン領域を形成し、さらに層間絶縁膜と
Ａｌ配線の形成工程を経て、本実施例による不揮発性半
導体記憶装置製造工程が完了する。
マスクとして素子領域の表面領域内に不純物をドープし
てソース・ドレイン領域を形成し、さらに層間絶縁膜と
Ａｌ配線の形成工程を経て、本実施例による不揮発性半
導体記憶装置製造工程が完了する。
【００１３】［第２の実施例］図３（ａ）〜図４（ｄ）
は、本発明の第２の実施例を説明するための工程順の断
面図である。本実施例において、図１（ａ）〜図２
（ｅ）に示した第１の実施例での工程はそのまま行な
う。図２（ｅ）の状態を図３（ａ）に示す。図３（ａ）
に示す状態に加工した後、図３（ｂ）に示すように、メ
モリセルアレイ領域の第３のポリシリコン層１２と第２
のポリシリコン層９の表面に形成されたシリコン酸化膜
１１を続けてエッチング除去する。
は、本発明の第２の実施例を説明するための工程順の断
面図である。本実施例において、図１（ａ）〜図２
（ｅ）に示した第１の実施例での工程はそのまま行な
う。図２（ｅ）の状態を図３（ａ）に示す。図３（ａ）
に示す状態に加工した後、図３（ｂ）に示すように、メ
モリセルアレイ領域の第３のポリシリコン層１２と第２
のポリシリコン層９の表面に形成されたシリコン酸化膜
１１を続けてエッチング除去する。
【００１４】次に、図４（ｃ）に示すように、全面にＷ
Ｓｉ層１６を堆積し、続いて図４（ｄ）に示すように、
ＷＳｉ層１６、第３のポリシリコン層１２、第２のポリ
シリコン層９、第２のゲート絶縁膜８および第１のポリ
シリコン層４をパターニングして、周辺回路トランジス
タ領域にＷＳｉ層１６と第３のポリシリコン層１２から
なるゲート電極１５を形成し、メモリセルアレイ領域
に、ＷＳｉ層１６と第２のポリシリコン層９からなる制
御ゲート１４、および第１のポリシリコン層からなる浮
遊ゲート１３を形成する。
Ｓｉ層１６を堆積し、続いて図４（ｄ）に示すように、
ＷＳｉ層１６、第３のポリシリコン層１２、第２のポリ
シリコン層９、第２のゲート絶縁膜８および第１のポリ
シリコン層４をパターニングして、周辺回路トランジス
タ領域にＷＳｉ層１６と第３のポリシリコン層１２から
なるゲート電極１５を形成し、メモリセルアレイ領域
に、ＷＳｉ層１６と第２のポリシリコン層９からなる制
御ゲート１４、および第１のポリシリコン層からなる浮
遊ゲート１３を形成する。
【００１５】その後、素子分離酸化膜２とゲート電極を
マスクとして素子領域の表面領域内に不純物をドープし
てソース・ドレイン領域を形成し、さらに層間絶縁膜と
Ａｌ配線の形成工程を経て、本実施例による不揮発性半
導体記憶装置製造工程が完了する。
マスクとして素子領域の表面領域内に不純物をドープし
てソース・ドレイン領域を形成し、さらに層間絶縁膜と
Ａｌ配線の形成工程を経て、本実施例による不揮発性半
導体記憶装置製造工程が完了する。
【００１６】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置の製造方法は、浮遊ゲートを形成す
るための第１のポリシリコン層を覆う第２のゲート絶縁
膜を形成した後直ちに制御ゲートを形成するための第２
のポリシリコン層を堆積し、その後周辺回路トランジス
タ領域上の第２のポリシリコン層を除去してそこにゲー
ト絶縁膜を形成するものであるので、周辺回路用トラン
ジスタのゲート酸化膜形成時には、メモリセルアレイ領
域は第２のポリシリコン層でマスクされているため、周
辺回路用のゲート酸化膜形成前の洗浄工程において第２
のゲート絶縁膜がが侵されることはなく、第２のゲート
絶縁膜の膜減りを防止することができる。したがって、
本発明によれば、浮遊ゲートに蓄積された電子の制御ゲ
ートへの漏れを抑制することができ、データの保持特性
を向上させることができる。
発性半導体記憶装置の製造方法は、浮遊ゲートを形成す
るための第１のポリシリコン層を覆う第２のゲート絶縁
膜を形成した後直ちに制御ゲートを形成するための第２
のポリシリコン層を堆積し、その後周辺回路トランジス
タ領域上の第２のポリシリコン層を除去してそこにゲー
ト絶縁膜を形成するものであるので、周辺回路用トラン
ジスタのゲート酸化膜形成時には、メモリセルアレイ領
域は第２のポリシリコン層でマスクされているため、周
辺回路用のゲート酸化膜形成前の洗浄工程において第２
のゲート絶縁膜がが侵されることはなく、第２のゲート
絶縁膜の膜減りを防止することができる。したがって、
本発明によれば、浮遊ゲートに蓄積された電子の制御ゲ
ートへの漏れを抑制することができ、データの保持特性
を向上させることができる。
【００１７】また、本発明の製造方法によれば、浮遊ゲ
ート形成用のポリシリコン層と制御ゲート形成用のポリ
シリコン層と周辺回路トランジスタのゲート形成用のポ
リシリコン層がそれぞれ別々に堆積されるため、その膜
厚および膜中の不純物濃度をそれぞれ最適に設計できる
利点がある。
ート形成用のポリシリコン層と制御ゲート形成用のポリ
シリコン層と周辺回路トランジスタのゲート形成用のポ
リシリコン層がそれぞれ別々に堆積されるため、その膜
厚および膜中の不純物濃度をそれぞれ最適に設計できる
利点がある。
【図１】本発明の第１の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図２】本発明の第１の実施例を説明するための、図１
に示す工程に続く工程での工程順断面図。
に示す工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図４】本発明の第２の実施例を説明するための、図３
に示す工程に続く工程での工程順断面図。
に示す工程に続く工程での工程順断面図。
【図５】従来例を説明するための工程順断面図の一部。
【図６】従来例を説明するための、図５に示す工程に続
く工程での工程順断面図。
く工程での工程順断面図。
１ シリコン基板 ２ 素子分離酸化膜 ３ 第１のゲート絶縁膜 ４ 第１のポリシリコン層 ５、７、１１ シリコン酸化膜 ６ シリコン窒化膜 ８ 第２のゲート絶縁膜 ９、１７ 第２のポリシリコン層 １０ ゲート酸化膜 １２ 第３のポリシリコン層 １３ 浮遊ゲート １４ 制御ゲート １５ ゲート電極 １６ ＷＳｉ層
Claims (4)
- 【請求項１】 （１）半導体基板上に素子分離酸化膜を
形成して不揮発性メモリセルを形成するための第１の領
域と周辺回路用ＭＯＳトランジスタを形成するための第
２の領域を画定する工程と、 （２）前記第１の領域と前記第２の領域の半導体基板表
面に第１のゲート絶縁膜を形成する工程と、 （３）全面に第１のポリシリコン層を形成し、該第１の
ポリシリコン層を前記第１の領域の前記第１のゲート絶
縁膜上にのみに残すようにパターニングする工程と、 （４）全面に第２のゲート絶縁膜と第２のポリシリコン
層とを連続して順次形成する工程と、 （５）前記第２の領域の前記第２のポリシリコン層と前
記第２のゲート絶縁膜と前記第１のゲート絶縁膜を順次
除去する工程と、 （６）熱酸化により前記第２の領域の半導体基板表面に
第３のゲート酸化膜を形成する工程と、 （７）全面に第３のポリシリコン層を堆積し、これをパ
ターニングして第２の領域上にゲート電極を形成する工
程と、 （８）前記第２のポリシリコン層、前記第２のゲート絶
縁膜および前記第１のポリシリコン層をパターニングし
て、前記第１の領域上に、第２のポリシリコン層を制御
ゲートとし、前記第１のポリシリコン層を浮遊ゲートと
するゲート電極を形成する工程と、を含むことを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項２】 （１）半導体基板上に素子分離酸化膜を
形成して不揮発性メモリセルを形成するための第１の領
域と周辺回路用ＭＯＳトランジスタを形成するための第
２の領域を画定する工程と、 （２）前記第１の領域と前記第２の領域の半導体基板表
面に第１のゲート絶縁膜を形成する工程と、 （３）全面に第１のポリシリコン層を形成し、該第１の
ポリシリコン層を前記第１の領域の前記第１のゲート絶
縁膜上にのみに残すようにパターニングする工程と、 （４）全面に第２のゲート絶縁膜と第２のポリシリコン
層とを連続して順次形成する工程と、 （５）前記第２の領域の前記第２のポリシリコン層と前
記第２のゲート絶縁膜と前記第１のゲート絶縁膜を順次
除去する工程と、 （６）熱酸化により前記第２の領域の半導体基板表面に
第３のゲート酸化膜を形成する工程と、 （７）全面に第３のポリシリコン層を堆積し、これを第
２の領域上にのみ残すようにパターニングする工程と、 （８）前記第２および第３のポリシリコン層に接するよ
うに導電層を形成し、該導電層および前記第１乃至第３
のポリシリコン層をパターニングして、前記第１の領域
上に、前記導電層と前記第２のポリシリコン層を制御ゲ
ートとし、前記第１のポリシリコン層を浮遊ゲート電極
とするゲート電極を形成するとともに、前記第２の領域
上に、前記導電層と前記第３のポリシリコン層により構
成されるゲート電極をする工程と、を含むことを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記導電層が高融点金属シリサイドによ
って構成されることを特徴とする請求項２記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項４】 前記第２のゲート絶縁膜が、シリコン酸
化膜、シリコン窒化膜およびシリコン酸化膜の３層の絶
縁膜によって形成されることを特徴とする請求項１また
は２記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228002A JP3107199B2 (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置の製造方法 |
| US08/919,674 US6706593B1 (en) | 1996-08-29 | 1997-08-28 | Method for manufacturing a nonvolatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228002A JP3107199B2 (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074914A true JPH1074914A (ja) | 1998-03-17 |
| JP3107199B2 JP3107199B2 (ja) | 2000-11-06 |
Family
ID=16869646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08228002A Expired - Fee Related JP3107199B2 (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6706593B1 (ja) |
| JP (1) | JP3107199B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1107309A1 (en) * | 1999-12-06 | 2001-06-13 | STMicroelectronics S.r.l. | Manufacturing process for non-volatile floating gate memory cells and control circuitry |
| EP1193762A2 (en) * | 2000-09-29 | 2002-04-03 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| KR100447729B1 (ko) * | 2002-05-03 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR100555485B1 (ko) * | 1999-09-13 | 2006-03-03 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 |
| US7452773B2 (en) | 2005-06-28 | 2008-11-18 | Samsung Electronics Co., Ltd. | Method of manufacturing a flash memory device |
| KR100995329B1 (ko) | 2003-07-16 | 2010-11-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7842997B2 (en) | 2007-03-28 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having cell and peripheral regions and method of making the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07163953A (ja) * | 1993-12-15 | 1995-06-27 | Nakayama Tekko Kk | ストレッチラベル回収方法とその装置 |
| DE602004025197D1 (de) * | 2004-02-24 | 2010-03-11 | St Microelectronics Srl | Herstellungsverfahren für integrierte Halbleiter-Festwertspeicherbauelemente |
| KR100594262B1 (ko) * | 2004-03-05 | 2006-06-30 | 삼성전자주식회사 | 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법 |
| US7875516B2 (en) * | 2007-09-14 | 2011-01-25 | Qimonda Ag | Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing |
| US7745344B2 (en) * | 2007-10-29 | 2010-06-29 | Freescale Semiconductor, Inc. | Method for integrating NVM circuitry with logic circuitry |
| TW201614766A (en) * | 2014-10-15 | 2016-04-16 | Powerchip Technology Corp | Method for fabricating semiconductor device |
| US20240105769A1 (en) * | 2022-09-28 | 2024-03-28 | International Business Machines Corporation | Structure to form and integrate high voltage finfet i/o device with nanosheet logic device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821636B2 (ja) | 1988-02-03 | 1996-03-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH039572A (ja) | 1989-06-07 | 1991-01-17 | Nec Corp | 半導体装置の製造方法 |
| US5223451A (en) * | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| EP0528564A2 (en) | 1991-08-20 | 1993-02-24 | National Semiconductor Corporation | Self-aligned stacked gate EPROM cell using tantalum oxide control gate dielectric |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0645614A (ja) | 1992-07-27 | 1994-02-18 | Nec Corp | 読出し専用半導体メモリの製造方法 |
| JPH0837245A (ja) | 1994-07-22 | 1996-02-06 | Nkk Corp | 不揮発性半導体記憶装置の製造方法 |
| KR0161402B1 (ko) * | 1995-03-22 | 1998-12-01 | 김광호 | 불휘발성 메모리 제조방법 |
| JPH09129758A (ja) | 1995-10-27 | 1997-05-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH09199694A (ja) | 1996-01-18 | 1997-07-31 | Nkk Corp | 不揮発性半導体記憶装置の製造方法 |
-
1996
- 1996-08-29 JP JP08228002A patent/JP3107199B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-28 US US08/919,674 patent/US6706593B1/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555485B1 (ko) * | 1999-09-13 | 2006-03-03 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 |
| EP1107309A1 (en) * | 1999-12-06 | 2001-06-13 | STMicroelectronics S.r.l. | Manufacturing process for non-volatile floating gate memory cells and control circuitry |
| US6420223B2 (en) | 1999-12-06 | 2002-07-16 | Stmicroelectronics S.R.L. | Manufacturing process for non-volatile floating gate memory cells integrated on a semiconductor substrate and comprised in a cell matrix with an associated control circuitry |
| EP1193762A2 (en) * | 2000-09-29 | 2002-04-03 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| EP1193762A3 (en) * | 2000-09-29 | 2003-02-12 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| US7476582B2 (en) | 2000-09-29 | 2009-01-13 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| KR100447729B1 (ko) * | 2002-05-03 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR100995329B1 (ko) | 2003-07-16 | 2010-11-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7452773B2 (en) | 2005-06-28 | 2008-11-18 | Samsung Electronics Co., Ltd. | Method of manufacturing a flash memory device |
| US7842997B2 (en) | 2007-03-28 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having cell and peripheral regions and method of making the same |
| US7999307B2 (en) | 2007-03-28 | 2011-08-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having cell and peripheral regions and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6706593B1 (en) | 2004-03-16 |
| JP3107199B2 (ja) | 2000-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| KR20030013763A (ko) | 부유 트랩형 비휘발성 메모리 장치 형성 방법 | |
| JP3107199B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5658812A (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| JPH08148586A (ja) | 半導体装置の製造方法 | |
| JPH088318B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| KR0146401B1 (ko) | 스택 게이트 구조를 갖고 있는 반도체 집적 회로 장치의 제조 방법 | |
| JP2647034B2 (ja) | 電荷結合素子の製造方法 | |
| JP2001332708A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2818190B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2593524B2 (ja) | 半導体装置の製造方法 | |
| JP2819972B2 (ja) | 半導体装置の製造方法 | |
| JP2001044393A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH10289990A (ja) | 半導体装置の製造方法 | |
| US6146932A (en) | Method for fabricating metal-oxide-semiconductor field effect transistor device | |
| US7183158B2 (en) | Method of fabricating a non-volatile memory | |
| US20040014323A1 (en) | Method of fabricating semiconductor device | |
| JPH10200077A (ja) | 半導体装置及びその製造方法 | |
| JP3369043B2 (ja) | 半導体装置の製造方法 | |
| JP3231136B2 (ja) | 半導体記憶装置の製造方法 | |
| KR20030060514A (ko) | 삼중 게이트를 갖는 반도체 장치의 제조방법 및 그에 의해제조된 삼중게이트를 가진 반도체 장치 | |
| JPH10125892A (ja) | 固体撮像素子の製造方法 | |
| JP2932549B2 (ja) | 半導体メモリの製造方法 | |
| JP3176697B2 (ja) | 半導体装置の製造方法 | |
| JPH06310734A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |