JPH10200077A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造プロセス中におけるダメージを回避する
ことにより、歩留まり好く製造ができ、信頼性の高い半
導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１上に複数の半導体メモリ１
０が形成され、複数の半導体メモリ１０の制御電極９が
共通に接続され、この半導体メモリ１０の共通に接続さ
れた制御電極９が、半導体基板１内に設けられた保護ダ
イオードＰＤに接続がなされた半導体装置３０を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば不揮発性の
半導体記憶素子等に用いて好適な半導体装置及びその製
造方法に係わる。

【０００２】

【従来の技術】半導体装置を製造する際には、製造工程
中のダメージ、いわゆるＰＩＤ（Process Induced Dama
ge）による不良が、歩留まりや信頼性に影響する大きな
ファクターとなっており、それを回避することが重要な
問題となっている。

【０００３】しかしながら、例えばイオン注入や、プラ
ズマエッチング、ＣＶＤや逆スパッタリング工程等の電
気的物理的ダメージを引き起こす工程が含まれるため、
ＰＩＤを完全に回避することはほとんど不可能であっ
た。

【０００４】図８に半導体記憶素子の一例の断面図を示
す。この構造はＮＯＲ型のフラッシュメモリ等でよく用
いられている構造である。この半導体記憶素子５０は、
例えばｎ型のシリコンからなる半導体基板５１内にｐ型
の拡散層として、メモリ素子形成用のｐ型半導体ウエル
領域（以下、メモリｐ型半導体ウエル領域という）５３
及び周辺トランジスタ形成用のｐ型半導体ウエル領域
（以下、周辺ｐ型半導体ウエル領域という）５４が形成
され、周辺ｐ型半導体ウエル領域５４内には、さらにｎ
型の拡散層として、周辺トランジスタ形成用のｎ型半導
体ウエル領域（以下、周辺ｎ型半導体ウエル領域とい
う）５５が形成されている。

【０００５】メモリｐ型半導体ウエル領域５３は、複数
のメモリセル７０から成るメモリ部７１を構成し、周辺
ｐ型半導体ウエル領域５４及び周辺ｎ型半導体ウエル領
域５５は、メモリ部７１の周辺に配された周辺トランジ
スタ部７２を構成する。半導体基板５１の表面には、そ
の一部に各半導体素子を分離する素子分離層５２が形成
され、メモリ部７１の各メモリセル７０間、メモリ部７
１と周辺トランジスタ部７２との間等を素子分離してい
る。

【０００６】各メモリセル７０は、素子分離層５２によ
り分離された領域の半導体基板５１表面に、メモリゲー
ト絶縁膜５６を介して、フローティングゲート５７が形
成され、このフローティングゲート５７を覆うゲート間
絶縁層５８を介して、これの上に複数のメモリセル７０
に共通の、いわゆるワード線となるコントロールゲート
５９が形成されて成る。尚、図示しないが、各メモリセ
ル７０のｎ型のソース領域及びドレイン領域は、紙面に
直行する方向において、フローティングゲート５７及び
コントロールゲート５９を挟んでメモリｐ型半導体ウエ
ル領域５３内に形成される。

【０００７】周辺トランジスタ部７２では、素子分離層
５２により分離された領域において、半導体基板５１上
に、ゲート絶縁膜を介して周辺トランジスタのゲート電
極６０が形成され、周辺ｎ型半導体ウエル領域５５内に
ゲート電極６０を挟んで周辺トランジスタのソース領域
やドレイン領域等となるｐ型の拡散層６１が形成され
る。

【０００８】メモリ部７１のコントロールゲート５９、
及び周辺トランジスタ部のゲート電極６０上には層間絶
縁層６３が形成されている。この層間絶縁層６３の上
に、例えば第１層Ａｌによる第１の配線層６５が形成さ
れる。第１の配線層６５は、層間絶縁層６３に埋め込ま
れた第１のプラグコンタクト層６４により、メモリ部７
１のコントロールゲート５９と接続され、同じく層間絶
縁層６３に埋め込まれた周辺トランジスタのプラグコン
タクト層６２により、周辺トランジスタ部７２の拡散層
６１と接続される。

【０００９】第１の配線層６５上には、これを覆って層
間絶縁層６６が形成され、これの上に例えば第２層Ａｌ
による第２の配線層６８が形成される。第２の配線層６
８は、層間絶縁層６６に埋め込まれた第２のプラグコン
タクト層６７により、第１の配線層６５と接続される。

【００１０】この半導体記憶素子５０の構造において
は、第１の配線層６５がワード線（コントロールゲー
ト）５９の抵抗を下げるための裏打ちとしても用いられ
ていて、一旦第２の配線層６８にまで引き上げた後、第
１の配線層６５に落とし、最終的にはデコーダーの最終
段トランジスタの出力の拡散層６１に繋がっている。こ
のように、一旦第２の配線層６８にまで引き上げる理由
は、デコーダーとなる周辺トランジスタの数を減らす為
に、複数のワード線５９を１本にまとめてから周辺トラ
ンジスタに接続する必要があるからである。

【００１１】

【発明が解決しようとする課題】上述の構造をとった場
合には、コントロールゲート５９のパターン加工が終了
したときに、ワード線５９が接地されてない状態、いわ
ゆるフローティング状態にあるため、この後の工程でチ
ャージアップによるダメージを受ける可能性がある。例
えば第１の配線層６５を加工した時点では、裏打ちに使
われている第１の配線層６５はワード線（コントロール
ゲート）５９に接続されているのみで、周辺トランジス
タ部７２の拡散層６１には接続されておらず、フローテ
ィング状態にある。従って、第１の配線層６５の加工の
際のオーバーエッチングや、それ以降の第２の配線層６
８が形成されるまでの工程におけるプラズマダメージ
は、全て第１の配線層６５を通じてワード線（コントロ
ールゲート）５９に伝達され、最終的にはワード線５９
にぶら下がっているメモリセル７０がダメージを受け、
メモリの歩留まり、信頼性に大きく影響してしまう。
尚、第２の配線層６８が形成されると、この第２の配線
層６８を通してデコーダーの最終段の周辺トランジスタ
部７２の拡散層６１に接続されるので、第１の配線層６
５のフローティング状態は解消される。

【００１２】上述した問題の解決のために、本発明にお
いては、製造プロセス中におけるチャージアップによる
ダメージを回避することにより、歩留まり好く製造がで
き、信頼性の高い半導体装置及びその製造方法を提供す
るものである。

【００１３】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に複数の半導体メモリが形成され、これら
複数の半導体メモリに共通に接続された制御電極が、半
導体基板内に設けられた保護ダイオードに接続がなされ
て成る構成である。

【００１４】上述の本発明の構成によれば、複数の半導
体メモリに共通に接続された制御電極が、半導体基板内
に設けられた保護ダイオードに接続されて成ることによ
り、この共通の制御電極を形成する際のプラズマダメー
ジを制御電極から保護ダイオードに逃がすことができる
ので、プラズマダメージによる半導体メモリの劣化を回
避することができる。

【００１５】本発明の半導体装置の製造方法は、半導体
基板上に半導体メモリを形成すべき第１の半導体ウエル
領域と、周辺トランジスタを形成すべき第２の半導体ウ
エル領域を形成する工程と、第２の半導体ウエル領域に
保護ダイオードを形成する工程と、第１の半導体ウエル
領域上に絶縁膜を介して一部保護ダイオードに接続され
るように半導体メモリの制御電極を形成する工程を有す
る。

【００１６】上述の本発明製法によれば、半導体メモリ
の制御電極を、第１の半導体ウエル領域上に絶縁膜を介
して一部保護ダイオードに接続されるように形成するこ
とにより、この制御電極のパターン加工工程やその後の
工程において生じたプラズマダメージを、保護ダイオー
ドに逃がして半導体装置の製造を行うことができる。

【００１７】

【発明の実施の形態】本発明は、半導体基板上に複数の
半導体メモリが形成され、複数の半導体メモリの制御電
極が共通に接続された半導体装置において、半導体メモ
リの共通に接続された制御電極が、半導体基板内に設け
られた保護ダイオードに接続がなされて成る半導体装置
である。

【００１８】また本発明は、上記半導体装置において、
複数の半導体メモリに共通に接続された制御電極をワー
ド線として構成し、複数の半導体メモリにより半導体記
憶素子を構成する。

【００１９】また本発明は、半導体基板上に半導体メモ
リを形成すべき第１の半導体ウエル領域と、周辺トラン
ジスタを形成すべき第２の半導体ウエル領域を形成する
工程と、第２の半導体ウエル領域に保護ダイオードを形
成する工程と、第１の半導体ウエル領域上に絶縁膜を介
して一部保護ダイオードに接続されるように半導体メモ
リの制御電極を形成する工程を有する半導体装置の製造
方法である。

【００２０】以下、図面を参照して本発明の半導体装置
の実施例を説明する。図１は、本発明を前述と同様のＮ
ＯＲ型のフラッシュメモリからなる半導体記憶素子に適
用した場合の断面構造を示す。また図２に一部の平面図
を示す。この半導体記憶素子３０は、例えばｎ型のシリ
コンからなる半導体基板１内にｐ型の拡散層として、メ
モリ形成用のｐ型半導体ウエル領域（以下、メモリｐ型
半導体ウエル領域という）３及び周辺トランジスタ形成
用のｐ型半導体ウエル領域（以下、周辺ｐ型半導体ウエ
ル領域という）４が形成され、周辺ｐ型半導体ウエル領
域４内には、さらにｎ型の拡散層として、周辺トランジ
スタ形成用のｎ型半導体ウエル領域（以下、ｎ型半導体
ウエル領域という）５が形成されている。

【００２１】メモリｐ型半導体ウエル領域３は、複数の
メモリセル２０から成るメモリ部２１を構成し、周辺ｐ
型半導体ウエル領域４及び周辺ｎ型半導体ウエル領域５
は、メモリ部２１の周辺に配された周辺トランジスタ部
２２を構成する。半導体基板１の表面には、その一部に
各半導体素子を分離する素子分離層２が形成され、メモ
リ部２１の各メモリセル２０間、メモリ部２１と周辺ト
ランジスタ部２２との間等を素子分離している。

【００２２】各メモリセル２０は、素子分離層２により
分離された領域の半導体基板１表面に、メモリゲート絶
縁膜６を介して、フローティングゲート７が形成され、
このフローティングゲート７を覆うゲート間絶縁層８を
介して、これの上に複数のメモリセル２０に共通の、い
わゆるワード線となるコントロールゲート９が形成され
て成る。尚、図２に示すように、各メモリセル２０のｎ
型のソース領域及びドレイン領域は、即ち図１の紙面に
直行する方向において、フローティングゲート７及びコ
ントロールゲート９を挟んでメモリｐ型半導体ウエル領
域３内に形成される。

【００２３】周辺トランジスタ部２２では、素子分離層
２により分離された領域において、半導体基板１上に、
ゲート絶縁膜を介して周辺トランジスタのゲート電極１
０が形成され、その周辺ｎ型半導体ウエル領域５内にゲ
ート電極１０を挟んで周辺トランジスタのソース領域や
ドレイン領域となるｐ型の拡散層１１が形成される。

【００２４】メモリ部２１のコントロールゲート９、及
び周辺トランジスタ部のゲート電極１０上には層間絶縁
層１３が形成されている。この層間絶縁層１３の上に、
例えば第１層Ａｌによる第１の配線層１５が形成され
る。第１の配線層１５は、層間絶縁層１３に埋め込まれ
た第１のプラグコンタクト層１４により、メモリ部２１
のコントロールゲート９と接続され、同じく層間絶縁層
１３に埋め込まれた周辺トランジスタのプラグコンタク
ト層１２により、周辺トランジスタ部２２の拡散層１１
と接続される。

【００２５】第１の配線層１５上には、これを覆って層
間絶縁層１６が形成され、これの上に例えば第２層Ａｌ
による第２の配線層１８が形成される。第２の配線層１
８は、層間絶縁層１６に埋め込まれた第２のプラグコン
タクト層１７により、第１の配線層１５と接続される。

【００２６】そして、本例では特に、メモリ部２１の周
辺に保護ダイオード領域２３を設け、その保護ダイオー
ド領域２３に形成された保護ダイオードＰＤに、複数の
メモリセル２０共通のコントロールゲート９が接続され
る。即ち、この保護ダイオードＰＤは、素子分離層２に
より素子分離されたｎ型半導体ウエル領域５内にｐ型拡
散層１９を形成して構成され、この拡散層１９にワード
線となるメモリ部２１の複数のメモリセル２０に共通の
コントロールゲート９が延長して接続される。

【００２７】図２の平面図に示すように、ワード線９
は、コンタクト部２４を介して保護ダイオードＰＤの拡
散層１９に接続される。また、例えばＬＯＣＯＳ（局所
的シリコン酸化）による酸化膜等により形成された素子
分離層２によって分離された領域がいわゆるアクティブ
領域となるが、ワード線９下のアクティブ領域がチャネ
ル領域２６となる。そして、ワード線９下のチャネル領
域２６を挟んだ両側には、ワード線９に平行に複数のメ
モリセルに共通のソース領域２７及びワード線９に垂直
な方向に隣接するメモリセルに共通のドレイン領域２８
が形成される。このドレイン領域２８は、ドレインコン
タクト部２９により、図示しないが、ワード線９と第１
の配線層１５の間に形成されてワード線９に交差する方
向に延長される半導体記憶素子３０のビット線に接続し
ている。

【００２８】この保護ダイオード領域２３の周辺ｐ型半
導体ウエル領域４及び周辺ｎ型半導体ウエル領域５のそ
れぞれの電位は、周辺トランジスタ部２２の周辺ｐ型半
導体ウエル領域４及び周辺ｎ型半導体ウエル領域５のそ
れぞれの電位と同じである。

【００２９】ここで、周辺ｎ型半導体ウエル領域５とｐ
型の拡散層１９から成る保護ダイオードＰＤのｐｎ接合
は、ワード線（コントロールゲート）９に印加される高
電圧で破壊しないように、高耐圧の構造となる必要があ
る。

【００３０】このような高耐圧の接合の例としては、例
えば次の２つの例が挙げられる。まず、図３に示すよう
に、例えば素子分離層２下に設けたｎ型のチャネルスト
ップ領域３１と、ｐ型の高不純物濃度拡散層３２との間
に、ｐ型の低不純物濃度拡散層３３の領域を設ける構造
である。この場合、ｎ型のチャネルストップ領域３１
は、素子分離層２をＬＯＣＯＳにより厚く形成する前
に、酸化のマスクとして用いる窒化膜をマスクとして半
導体基板内にイオン注入することにより形成される。

【００３１】また、図４に示すように、図３の構造か
ら、さらにｎ型のチャネルストップ領域３１とｐ型の低
不純物濃度拡散層３３との間にオフセット３４を設ける
構造を採ることができる。この場合には、上述の酸化の
マスクの窒化膜より広く形成したレジストパターン等を
マスクとしてイオン注入することにより形成することが
できる。

【００３２】本例によれば、保護ダイオードＰＤを設け
ることにより、コントロールゲート９の加工時や、第１
の配線層１５の加工のオーバーエッチング、その他それ
以降第２の配線層１８が形成されるまでの工程のプラズ
マダメージは、全て保護ダイオードＰＤを通じて開放さ
れるので、最終的にはワード線９にぶら下がっているメ
モリセル１０がダメージを受けることがなく、メモリの
歩留まりや信頼性を向上させることができる。

【００３３】上述の本実施例の半導体記憶素子３０は、
例えば次のように製造する。まず、図５Ａに示すよう
に、例えばｎ型のシリコンからなる半導体基板１に素子
分離層２を形成した後、半導体基板１内にメモリｐ型半
導体ウエル領域３を形成しメモリ部２１を形成する。ま
た、素子分離層２に分離された半導体基板１表面にメモ
リゲート絶縁膜６及び周辺ゲート絶縁膜４１をそれぞれ
形成する。

【００３４】次に、図５Ｂに示すように、表面を覆って
不純物のＰ（燐）をドープしたポリシリコン層４２を堆
積し、これをパターニングしてメモリゲート絶縁膜６上
にフローティングゲート７を形成した後、さらに表面を
覆って例えばＳｉＯ₂ ／ＳｉＮ／ＳｉＯ₂ の積層膜から
成るゲート間絶縁層８を形成する。

【００３５】さらに、図６Ｃに示すように、周辺トラン
ジスタが形成される領域のゲート間絶縁層８及びポリシ
リコン層４２を除去した後、半導体基板１内に周辺ｐ型
半導体ウエル領域４、周辺ｎ型半導体ウエル領域５を順
次形成する。これにより保護ダイオード領域２３及び周
辺トランジスタ部２２が形成される。

【００３６】次に、図６Ｄに示すように、レジスト４３
によるパターニングを行って保護ダイオード領域２３の
周辺ｎ型半導体ウエル領域５にｐ型の拡散層１９を形成
して保護ダイオードＰＤを形成した後、保護ダイオード
領域２３のゲート間絶縁層８及びゲート絶縁膜４１を除
去する。

【００３７】そして、図７に示すように、例えばＷＳｉ
／ポリの積層膜を堆積形成した後に、これをパターン加
工することにより、その一端が保護ダイオードＰＤの拡
散層１９に接続するコントロールゲート９と周辺トラン
ジスタのゲート電極１０を形成する。

【００３８】この後は、周辺トランジスタ部２２に拡散
層１１を形成した後、さらに層間絶縁層１３，１６を介
して第１の配線層１５及び第２の配線層１８を形成する
と共に、各配線を接続する第１のプラグコンタクト層１
４，周辺トランジスタのプラグコンタクト層１２及び第
２のプラグコンタクト層１７をそれぞれ形成して、図１
の構造の半導体記憶素子３０を得る。

【００３９】このようにして半導体記憶素子３０を製造
することにより、コントロールゲート９のパターン加工
時や、第１の配線層１５の加工のオーバーエッチング、
その他それ以降の第２の配線層１８が形成されるまでの
工程において、プラズマダメージが生じても、これらが
コントロールゲート９を通じて、全て保護ダイオードＰ
Ｄを通じて開放されるので、最終的にはワード線９にぶ
ら下がっているメモリセル１０がダメージを受けること
がなく半導体記憶素子３０を製造することができる。こ
れにより、歩留まりを向上させ、信頼性の高い半導体記
憶素子を製造することができる。また、プラズマダメー
ジの影響を考慮しないでも、加工条件の設定を行うこと
ができるため、より加工精度のよい加工条件を選定する
ことができる。

【００４０】この例においては、不揮発型の半導体記憶
素子に本発明の半導体装置を適用したが、その他の構
成、例えばその他の半導体記憶素子や、複数の半導体素
子のゲート電極を共通に繋いだ構成等の半導体装置につ
いても、同様に本発明を適用して目的の半導体装置を得
ることができる。

【００４１】本発明の半導体装置及びその製造方法は、
上述の例に限定されるものではなく、本発明の要旨を逸
脱しない範囲でその他様々な構成が取り得る。

【００４２】

【発明の効果】上述の本発明による半導体装置によれ
ば、例えば保護ダイオード領域等の拡散層が半導体基板
内に形成され、この拡散層上に複数の半導体素子に共通
に接続された配線が延長されて拡散層に電気的に接続さ
れて成ることにより、配線形成工程や、その工程以降の
工程におけるダメージを配線から拡散層に回避すること
ができ、これによりメモリ等の半導体素子の劣化を防止
することができる。従って、半導体装置の歩留まりや信
頼性が向上する。

【００４３】また、本発明の半導体装置の製造方法によ
れば、半導体基板上に複数の半導体素子を形成し、この
半導体素子に共通の配線を半導体基板表面に予め設けた
拡散層に接続して形成することにより、共通の配線を形
成する工程及びその後の工程において、生じたプラズマ
ダメージを拡散層に逃がして、プラズマダメージにより
半導体素子を劣化させることなく半導体装置を製造する
ことができる。

【００４４】従って本発明製法により、プラズマダメー
ジの影響を考慮しないでも、加工等の製造条件の設定を
行うことができるため、より加工精度のよい条件を選定
して目的の半導体装置の製造を行うことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施例の概略構成図（断
面図）である。

【図２】図１の半導体装置の一部の平面図である。

【図３】図１の半導体装置の保護ダイオード領域の構造
の他の例の断面図である。

【図４】図１の半導体装置の保護ダイオード領域の構造
のさらに他の例の断面図である。

【図５】Ａ、Ｂ 図１の半導体装置の製造工程の工程図
である。

【図６】Ｃ、Ｄ 図１の半導体装置の製造工程の工程図
である。

【図７】図１の半導体装置の製造工程の工程図である。

【図８】従来の半導体記憶素子の概略構成図である。

【符号の説明】

１ 半導体基板、２ 素子分離層、３ メモリｐ型半導
体ウエル領域、４ 周辺ｐ型半導体ウエル領域、５ 周
辺ｎ型半導体ウエル領域、６ メモリゲート絶縁膜、７
フローティングゲート（ビット線）、８ ゲート間絶
縁層、９ コントロールゲート（ワード線）、１０ 周
辺トランジスタのゲート電極、１１ 周辺トランジスタ
の拡散層、１２ 周辺トランジスタのプラグコンタクト
層、１３，１６ 層間絶縁層、１４ 第１のプラグコン
タクト層、１５ 第１の配線層、１７ 第２のプラグコ
ンタクト層、１８ 第２の配線層、１９ 拡散層、２０
メモリセル、２１ メモリ部、２２ 周辺トランジス
タ部、２３ 保護ダイオード領域、２４ 保護ダイオー
ドコンタクト部、２６ チャネル領域、２７ ソース領
域、２８ ドレイン領域、２９ ドレインコンタクト
部、３０ 半導体記憶素子、３１ チャネルストップ領
域、３２ 高不純物濃度拡散層、３３ 低不純物濃度拡
散層、３４ オフセット、４１ 周辺ゲート絶縁膜、４
２ ポリシリコン層、４３ レジスト、５０ 半導体記
憶素子、５１ 半導体基板、５２ 素子分離層、５３
メモリｐ型半導体ウエル領域、５４ 周辺ｐ型半導体ウ
エル領域、５５ 周辺ｎ型半導体ウエル領域、５６ メ
モリゲート絶縁膜、５７ フローティングゲート、５８
ゲート間絶縁層、５９ コントロールゲート（ワード
線）、６０ 周辺トランジスタのゲート電極、６１ 周
辺トランジスタの拡散層、６２ 周辺トランジスタのプ
ラグコンタクト層、６３，６６ 層間絶縁層、６４第１
のプラグコンタクト層、６５ 第１の配線層、６７ 第
２のプラグコンタクト層、６８ 第２の配線層、７０
メモリセル、７１ メモリ部、７２ 周辺トランジスタ
部、ＰＤ 保護ダイオード

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に複数の半導体メモリが形
   成され、該複数の半導体メモリの制御電極が共通に接続
   された半導体装置において、 上記半導体メモリの共通に接続された制御電極が、上記
   半導体基板内に設けられた保護ダイオードに接続がなさ
   れて成ることを特徴とする半導体装置。
2. 【請求項２】 上記複数の半導体メモリに共通に接続さ
   れた制御電極をワード線として構成し、上記複数の半導
   体メモリにより半導体記憶素子を構成したことを特徴と
   する請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板上に半導体メモリを形成すべ
   き第１の半導体ウエル領域と、 周辺トランジスタを形成すべき第２の半導体ウエル領域
   を形成する工程と、 上記第２の半導体ウエル領域に保護ダイオードを形成す
   る工程と、 上記第１の半導体ウエル領域上に絶縁膜を介して一部上
   記保護ダイオードに接続されるように半導体メモリの制
   御電極を形成する工程を有することを特徴とする半導体
   装置の製造方法。