KR20010015269A - Ｓａｓ 공정을 포함하지 않는 플래시 메모리의 레이아웃및 방법 - Google Patents

Ｓａｓ 공정을 포함하지 않는 플래시 메모리의 레이아웃및 방법 Download PDF

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KR20010015269A
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메흐라드프레이돈
씨아지에
암브로스토마스엠.
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

SAS 공정을 포함하지 않는 FLASH 메모리용의 레이아웃 및 방법이 설명된다. 레이아웃은 일련의 메모리셀(10)의 소스 영역들을 접속시켜 소스 라인(24)을 형성하는 소스 콘택트(91)를 포함한다. 소스 콘택트는 소스 콘택트(91) 형성동안 제어 게이트(18)를 절연시키는 메모리셀 게이트 스택(110, 115)의 일부로서 하드 마스크 절연체층(100)을 이용하여 형성된다.

Description

ＳＡＳ 공정을 포함하지 않는 플래시 메모리의 레이아웃 및 방법{A LAYOUT AND METHOD FOR FLASH MEMORY WITH NO SAS PROCESS}
본 발명은 일반적으로 전자 장치 분야에 관한 것으로, 더 상세하게는 자기 정렬 소스 공정(Self Aligned Source Process)을 포함하지 않는 플래시 메모리셀의 제조 방법 및 레이아웃에 관한 것이다.
TV, 전화, 라디오 및 컴퓨터와 같은 전자 기기들은 종종 집적 회로, 메모리칩 등과 같은 반도체 소자를 이용하여 구성된다. 전형적으로 반도체 소자는 반도체 기판 상에 제조된 트랜지스터, 캐패시터, 다이오드, 저항 등의 마이크로일렉트로닉스 장치를 이용하여 구성된다. 각각의 마이크로일렉트로닉스 장치들은 전형적으로 반도체 기판 상에 형성된 컨덕터, 반도체 및 절연체 영역의 패턴이다.
반도체 기판 상의 마이크로일렉트로닉스 장치의 밀도는, 다양한 반도체 장치들 간의 간격을 감소시킴으로써 증가될 수 있다. 간격이 감소하면, 반도체 기판 상에 이러한 마이크로일렉트로닉스 장치들이 다수 형성될 수 있다. 그 결과, 반도체 소자의 계산 능력 및 속도는 크게 향상될 수 있다.
FLASH EPROM 또는 FLASH EEPROM으로 알려진 FLASH 메모리는 각각의 셀이 플로팅 게이트 트랜지스터를 구비하는 메모리셀의 어레이로 형성된 반도체 소자이다. 데이터는 어레이 내의 각 셀에 기입될 수 있지만, 데이터는 셀 블록에서 소거된다. 각각의 셀은 소스, 드레인, 플로팅 게이트 및 제어 게이트를 갖는 플로팅 게이트 트랜지스터이다. 플로팅 게이트는 채널 핫 전자를 이용하여 드레인으로부터 기입하며, 소스로부터의 소거를 위해서는 파울러-노르트하임 터널링을 이용한다. 어레이의 로우에 있는 각 셀 내의 각 플로팅 게이트의 소스들은 접속되어 소스 라인을 형성한다.
플로팅 게이트 트랜지스터는 아이솔레이션 구조물에 의해 전기적으로 서로 분리된다. 이용되는 아이솔레이션 구조물 중 하나의 유형이 LOCOS 구조물(LOCal Oxidaton of Silicon)이다. LOCOS 구조물은 일반적으로 국부화된 산화층을 셀들 사이에 열적으로 성장시킴으로써 형성되어 셀들을 전기적으로 분리시킨다. LOCOS 구조물의 한 가지 문제점은 반도체 기판 상의 귀중한 공간을 낭비하는 비기능 영역을 포함한다는 것이다.
이용되는 아이솔레이션 구조물 중 다른 하나의 유형은 STI(Shallow Trench Isolation)이다. STI 구조물은 일반적으로 셀들 간의 트랜치를 에칭하고 그 트랜치를 적합한 유전 재료로 채움으로써 형성된다. STI 구조물은 LOCOS 구조물보다 작고, 셀들이 보다 더 인접하여 배치될 수 있게 하여 어레이 내의 셀의 밀도를 증가시킨다. 그러나, STI 구조물은 각 로우 내의 셀들을 접속시키는 소스 라인 형성에 어려움이 있기 때문에 FLASH 메모리에서는 잘 이용되지 않는다. 소스 라인은 자기 정렬 소스(SAS, Self Alighned Source) 공정을 이용하여 형성된다. SAS 공정 및 그들이 플래시 메모리셀에 미치는 영향에 대한 논점이 다수 존재한다. 이러한 논점들은 다음과 같다. a) SAS 에칭동안, 스택의 절반이 산화물 에칭에 노출되어, 폴리실리콘 워드라인이 얇아진다. b) SAS 산화물 에칭동안, 소스 다음의 대부분의 영역에 있는 실리콘이 에칭되어, 소스 실리콘 영역에 수백 Å의 단차가 발생한다. 후속하는 소스 주입은 스택 하부의 실리콘보다 낮은 레벨에서 수행되고, 이로 인해 스택 하부의 표면에서의 도핑 농도가 감소하여 FLASH 셀 소거 성능에 영향을 준다. c) SAS 에칭동안 노출된 실리콘 영역에 트랜치를 형성하는 것은 FLASH 메모리셀에서의 심각한 신뢰도 문제인 소스 드레인 단락을 유발하는 실리콘 결함의 주 원인인 것으로 생각된다.
FLASH 메모리셀을 형성하기 위한 SAS 개념 및 공정은 특별한 FLASH 셀 회로 레이아웃 방법론으로 발전해왔다. 이러한 체계에서, 모든 메모리셀은 드레인 콘택트를 구비하며, 매 16 드레인 콘택트마다 단 하나의 소스 콘택트를 가진다. 셀들은 SAS 공정동안 형성된 소스 라인을 이용하여 링크된다. 이 소스 라인은 회로에 직렬 저항을 발생시켜 메모리셀의 성능을 열화시킨다. 셀 성능뿐만 아니라, 이러한 레이아웃 체계에서의 스택 메모리셀은 소스 콘택트 부근에서 굴곡을 가져야 하기 때문에 패킹 밀도가 증가할 때 회로 스케일링에 문제가 발생한다. 본 발명은 비용이나 전체 공정의 복잡성을 더하지 않고 SAS 공정을 필요로 하지 않는 레이아웃 및 방법을 제공하는 것이다.
따라서, 비용 또는 공정 복잡성을 더하지 않고 SAS 공정을 필요로 하지 않는 레이아웃 및 방법에 대한 요구가 증가했다. 본 발명은 하드 마스크를 이용하여 이러한 요구를 해결한 방법을 제공한다. 이러한 공정의 결과, 비용이나 공정 복잡성을 더하지 않고 소스 라인 저항을 감소시키는 레이아웃 체계가 달성된다.
일반적으로, 본 발명의 한 양태에서, FLASH 메모리셀 어레이는 복수의 메모리셀 -메모리셀들 각각은 플로팅 게이트, 플로팅 게이트 상의 간극 유전체, 간극 유전체 상의 제어 게이트, 제어 게이트 상의 하드 마스크 절연체층, 플로팅 게이트에 인접한 소스 영역, 및 플로팅 게이트에 인접하고 소스 영역에 대향하여 배치된 드레인 영역을 포함함-; 및 복수의 메모리셀의 소스 영역들 상에 연속적인 도전막을 포함하는 소스 콘택트 -연속적인 도전막은 복수의 메모리셀의 제어 게이트에 실질적으로 평행함-를 포함한다.
본 발명의 다른 양태에서, FLASH 메모리셀을 형성하는 방법은, 제1 도전형의 반도체 기판을 제공하는 단계; 반도체 기판 상에 게이트 절연체를 형성하는 단계; 게이트 절연체 상에 플로팅 게이트 도전층을 형성하는 단계; 플로팅 도전층 상에 간극 유전체층을 형성하는 단계; 간극 유전체층 상에 제어 게이트 도전층을 형성하는 단계; 제어 게이트 도전층 상에 하드 마스크 절연체층을 형성하는 단계; 하드 마스크 절연체층, 제어 게이트 도전층, 간극 유전체층, 플로팅 게이트 도전층, 및 게이트 절연체를 에칭하여, 게이트 스택을 형성하는 단계; 게이트 스택에 인접하는 제1 측벽 구조물 및 게이트 스택에 대향하여 인접하는 제2 측벽 구조물을 형성하는 단계; 반도체 기판에 불순물을 주입하여, 제1 측벽 구조물에 인접한 소스 영역 및 제2 측벽 구조물에 인접한 드레인 영역을 형성하는 단계 -소스 영역 및 드레인 영역은 제2 도전형임-; 및 소스 영역 상에 도전성 소스 콘택트막을 형성하는 단계 -도전성 소스 콘택트막은 상기 제1 측벽 구조물에 인접함-를 포함한다.
도 1은 종래 기술에 따른 메모리셀 어레이를 포함하는 전자 장치를 부분적인 블록도의 형태로 나타낸 전기적 개략도.
도 2는 도 1의 메모리셀 어레이의 일부분을 나타내는 사시도.
도 3은 도 1의 메모리셀 어레이의 일부분을 나타내는 사시도.
도 4는 본 발명의 일 실시예에 따른 메모리셀의 일부분을 나타내는 확대된 평면도.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 셀 형성 방법을 나타내는 FLASH 메모리셀의 단면도.
도 6은 본 발명의 일 실시예에 따른 FLASH 메모리셀의 단면도.
도 7은 본 발명의 일 실시예에 따른 FLASH 메모리셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
8 : 전자 장치
9 : 메모리셀 어레이
10 : 메모리셀
11 : 플로팅 게이트 트랜지스터
12 : 소스
14 : 드레인
16 : 플로팅 게이트
18 : 제어 게이트
20 : 워드라인
22 : 워드라인 디코더
24 : 소스 라인
28 : 칼럼 디코더
32 : 판독/기입/소거 제어 회로
50 : 적층 구조물
52: 반도체 기판
54 : 게이트 스택
56 : 게이트 절연체
58 : 간극 유전체
60 : 소스 영역
62 : 드레인 영역
91 : 소스 콘택트
본 발명 및 그 이점에 대한 보다 깊은 이해를 위해, 첨부된 도면과 함께 아래의 설명을 참조하도록 한다. 도면에서, 유사한 참조 번호는 유사한 부분을 나타낸다.
도 1 내지 도 7은 전자 장치의 다양한 양태 및 그 전자 장치들에서 이용되는 소스 라인의 제조를 도시하고 있다. 아래에 더 상세하게 설명되는 바와 같이, 본 발명은 전기 저항이 감소된 소스 라인을 제조하는 데에 이용될 수 있다.
도 1은 종래 기술에 따른 전자 장치(8)를 부분적인 블록 형태로 나타낸 전기적 개략도이다. 전자 장치(8)는 워드라인 디코더(22), 칼럼 디코더(28), 디코더(22 및 28)를 제어하기 위한 판독/기입/소거 제어 회로(32), 및 메모리셀 어레이(9)를 포함한다. 메모리셀 어레이(9)는 로우 및 칼럼으로 배열된 다수의 메모리셀(10)을 포함한다. 각각의 메모리셀(10)은 소스(12), 드레인(14), 플로팅 게이트(16) 및 제어 게이트(18)를 갖는 플로팅 게이트 트랜지스터(11)를 포함한다.
셀(10) 로우에 있는 각각의 제어 게이트(18)는 워드라인(20)에 결합되고, 워드라인(20) 각각은 워드라인 디코더(22)에 결합된다. 셀(10)의 로우에 있는 소스(12) 각각은 소스 라인(24)에 결합된다. 셀(10)의 칼럼에 있는 드레인(14) 각각은 드레인-칼럼 라인(26)에 결합된다. 소스 라인(24) 각각은 칼럼 라인(27)에 의해 칼럼 디코더(28)에 결합되고, 드레인-칼럼 라인(26) 각각은 칼럼 디코더(28)에 결합된다.
기입 또는 프로그램 모드에서, 워드라인 디코더(22)는 라인(30) 상의 워드라인 어드레스 신호 및 판독/기입/소거 제어 회로(32)로부터의 신호에 응답하여, 선택된 셀(10)의 제어 게이트(18)에 결합된 선택된 워드라인(20) 상에 미리 정해진 제1의 프로그래밍 전압 VRW-약 +12V- 를 인가하도록 기능할 수 있다. 또한, 칼럼 디코더(28)는 선택된 드레인-소스 라인(26) 및 선택된 셀(10) 상에 제2 프로그래밍 전압 VPP-약 +5 내지 +10V- 를 인가한다. 소스 라인(24)은 라인(27)을 통해 기준 전위 VSS에 결합된다. 선택되지 않은 드레인-칼럼 라인(26)은 모두 기준 전위 VSS에 결합된다. 이러한 프로그래밍 전압은 선택된 메모리셀(10)의 채널에 고전류(드레인(14)-소스(12)) 조건을 생성하여, 채널-핫 전자의 드레인-채널 접합 부근에서의 생성 및 게이트 산화막을 통해 선택된 셀(10)의 플로팅 게이트(16)에 주입된 애벌란치 항복 전자를 유발한다. 프로그래밍 시간은, 게이트 영역에 대해 약 -2V 내지 -6V의 네가티브 프로그램 전하를 이용하여 플로팅 게이트(16)를 프로그래밍하는 데에 충분한 시간이어야 한다.
선택된 셀(10)의 플로팅 게이트(16)는 프로그래밍동안 채널-핫 전자에 의해 충전되며, 전자는 선택된 셀(10)의 플로팅 게이트(16) 하부의 소스-드레인 경로가 "0" 비트로 판독되는 상태인 비도전 상태가 되게 한다. 선택되지 않은 셀(10)은 플로팅 게이트(16) 하부의 소스-드레인 경로를 도전 상태로 유지하며, 이러한 셀(10)들은 "1" 비트로 판독된다.
플래시 소거 모드에서, 칼럼 디코더(28)는 모든 드레인-칼럼 라인(26)을 플로팅 상태로 유지하는 기능을 한다. 워드라인 디코더(22)는 모든 워드라인(20)을 기준 전위 VSS에 접속시키는 기능을 한다. 칼럼 디코더(28)는 약 +10V 내지 +15V의 높은 정전압을 모든 소스 라인(24)에 인가하는 기능을 한다. 이러한 소거 전압은 플로팅 게이트(16)와 반도체 기판 사이의 터널링 영역 사이에 충분한 세기의 전계를 생성하여, 플로팅 게이트(16)로부터 전하를 전달하는 파울러-노르트하임 터널 전류를 생성함으로써, 메모리셀(10)을 소거한다.
판독 모드에서, 워드라인 디코더(22)는 라인(30) 상의 워드라인 어드레스 신호 및 판독/기입/소거 제어 회로(32)로부터의 신호에 응답하여, 약 +5V의 미리 정해진 정전압 VCC를 선택된 워드라인(20)에 인가하고, 그라운드 또는 VSS의 저전압을 선택되지 않은 워드라인(20)에 인가한다. 칼럼 디코더(28)는 약 +1.0V의 미리 선택된 정전압 VSEN을 적어도 선택된 드레인 칼럼 라인(28)에 인가하고, 저전압을 소스 라인(24)에 인가하도록 기능한다. 또한, 칼럼 디코더(28)는 어드레스 라인(34) 상의 신호에 응답하여, 선택된 셀(10)의 선택된 드레인-칼럼 라인(26)을 DATA OUT 단자에 접속시킨다. 선택된 드레인-칼럼 라인(26) 및 선택된 워드라인(20)에 결합된 셀(10)의 도전 또는 비도전 상태는 DATA OUT 단자에 결합된 센스 증폭기(도시되지 않음)에 의해 검출된다. 메모리 어레이(9)에 인가되는 판독 전압은 선택된 셀(10)에 대한 채널 임피던스를 결정하는 데에는 충분하지만, 임의의 플로팅 게이트(16)의 전하 조건을 방해하는 핫 캐리어 주입 또는 파울러-노르트하임 터널링을 생성할 정도로 크지는 않다.
편의상, 판독, 기입 및 소거 전압이 <표 1>에 주어져 있다.
판독 기입 플래시 소거
선택된 워드라인 5V 12V 0V (전부)
선택되지 않은 워드라인 0V 0V -------
선택된 드레인 라인 1.0V 5-10V 플로우트 (전부)
선택되지 않은 드레인 라인 플로우트 0V -------
소스 라인 0V 약 0V 10-15V (전부)
도 2 및 도 3은 도 1에 도시된 메모리 어레이(9)의 일부분의 구조를 도시하고 있다. 특히, 도 2는 메모리 어레이(9)의 일부분의 사시도이고, 도 3은 메모리 어레이(9)의 일부분의 확대 평면도이다. 전술한 바와 같이, 메모리 어레이(9)는 로우 및 칼럼으로 배열된 다수의 메모리셀(10)을 포함한다.
도 2에 가장 잘 도시되어 있는 바와 같이, 메모리셀(10)의 각 로우는 다수의 메모리셀(10)을 포함하는 연속적인 스택 구조물(50)로부터 형성된다. 각각의 메모리셀(10) 내의 플로팅 게이트 트랜지스터(11)는 반도체 기판(52) 상에 형성되고, 얕은 트렌지 아이솔레이션 구조물(70)에 의해 연속적인 적층 구조물(50) 내의 인접 메모리셀(10)로부터 분리된다. 반도체 기판(52)은 채널 영역(64)에 의해 분리되는 소스 영역(60) 및 드레인 영역(62)을 포함한다. 플로팅 게이트 트랜지스터(11)는 일반적으로 채널 영역(64)의 일부분의 외부에 게이트 스택(54)을 형성하고, 게이트 스택(54)에 인접한 소스 영역(60)의 일부분 및 드레인 영역(62)의 일부분을 도핑하여 소스(12) 및 드레인(14)을 형성함으로써 제조된다.
반도체 기판(52)은 단결정 실리콘 재료로 형성된 웨이퍼를 포함한다. 예를 들어, 반도체 기판(52)은 애피택시얼층, 재결정화된 반도체 재료, 다결정 반도체 재료, 또는 그 외의 적절한 반도체 재료를 포함할 수 있다.
영역(60, 62 및 64)은 실질적으로 평행하며, 메모리 어레이(9)의 길이를 연장할 수 있다. 반도체 기판(52)의 채널 영역(64)은 불순물로 도핑되어 반도체 영역을 형성한다. 반도체 기판(52)의 채널 영역(64)은 p형 또는 n형 불순물로 도핑되어 도핑된 반도체 기판(52) 상에 형성된 마이크로일렉트로닉스 장치(도시되지 않음)의 동작 특성을 변화시킨다.
도 2에 가장 잘 도시되어 있는 바와 같이, 메모리 어레이(9) 내의 각각의 연속적인 스택 구조물(50)의 플로팅 게이트 트랜지스터(11)는 얕은 트랜치 분리(STI) 구조물(70)에 의해 서로 분리된다. 일반적으로, STI 구조물(70)은 반도체 기판(52) 상에 게이트 스택(54)을 제조하기 전에 형성된다. STI 구조물(70)은 반도체 기판(52)에 트랜치(72)를 에칭함으로써 형성된다. 트랜치(72)는 제1 측벽 표면(74) 및 제2 측벽 표면(76)을 포함한다.
그 다음, 트랜치(72)는 트랜치 유전 재료(78)로 채워져, STI 구조물(70)들 사이에 있는 반도체 기판(52)의 활성 영역을 전기적으로 분리시킨다. 트렌치 유전 재료(78)는 실리콘 이산화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 트랜치 유전체 재료(78)는 일반적으로 게이트 스택(54)의 제조 이전에 반도체 기판(52)의 표면을 세정하기 위한 광택 제거 공정 이전에 에치백된다.
그 다음, 연속적인 스택 구조물(50)이 반도체 기판(52) 및 채워진 트랜치(72)의 외부에 제조된다. 연속적인 스택 구조물(50)은 반도체 기판(52)의 채널 영역(64)의 외부에 제조된 일련의 게이트 스택(54)으로부터 형성된다. 도 2에 가장 잘 도시되어 있는 바와 같이, 게이트 스택(54)은 게이트 절연체(56), 플로팅 게이트(16), 간극 유전체(58) 및 제어 게이트(18)를 포함한다. 게이트 절연체(56)는 반도체 기판(52)의 바깥쪽에 형성된다. 간극 유전체(58)는 플로팅 게이트(16)와 게어 게이트(18) 사이에 형성되며, 플로팅 게이트(16)를 제어 게이트(18)로부터 전기적으로 분리시키도록 동작한다.
게이트 절연체(56)는 일반적으로 반도체 기판(52)의 표면 상에 성장된다. 게이트 절연체(56)는 약 25 내지 500Å 정도 두께의 산화물 또는 질화물을 포함한다.
플로팅 게이트(16)와 제어 게이트(18)는 도전성 영역이다. 게이트(16 및 18)는 일반적으로 불순물로 인-시츄 도핑된(in-situ doped) 다결정 실리콘 재료(폴리실리콘)을 포함하여 폴리실리콘 도전성 영역이 된다. 게이트(16 및 18)의 두께는 일반적으로 각각 100㎚ 및 300㎚이다.
간극 유전체(58)는 산화물, 질화물, 또는 산화물과 질화물의 층을 교대로 적층하여 형성된 헤테로 구조물을 포함할 수 있다. 간극 유전체(58)는 5 내지 40㎚ 정도의 두께이다.
도 3에 가장 잘 도시되어 있는 바와 같이, 각각의 플로팅 게이트 트랜지스터(11)의 제어 게이트(18)는 인접한 연속적인 스택 구조물 내에서 인접한 플로팅 게이트 트랜지스터(11)의 제어 게이트(18)에 전기적으로 결합되어, 연속적인 도전성 경로를 형성한다. 도 1을 참조하여 논의한 메모리 어레이(9)에 있어서, 제어 게이트(18)의 연속 라인은 메모리 어레이(9)의 워드라인(20)으로 동작한다.
반면에, 각각의 플로팅 게이트 트랜지스터(11)의 플로팅 게이트(16)는 다른 모든 플로팅 게이트(16)로부터 전기적으로 분리된다. 인접한 메모리셀(10) 내의 플로팅 게이트(16)는 갭(80)에 의해 분리된다. 일반적으로, 갭(80)은 플로팅 게이트(16)를 형성하는 데에 이용된 도전성 재료의 층(도시되지 않음)으로 에칭된다.
도 2에 도시된 바와 같이, 플로팅 게이트 트랜지스터(11)의 소스(12)와 드레인(14)은 반도체 기판(52)의 소스 영역(60)과 드레인 영역(62)의 한 부분에 각각 형성된다. 소스(12)와 드레인(14)은 불순물을 도입하여 도전 영역을 형성해 놓은 반도체 기판(52)의 부분들을 포함한다. 하나의 칼럼에 있는 플로팅 게이트 트랜지스터(11)들 각각의 드레인(14)은 다수의 드레인 콘택트(82)에 의해 서로 전기적으로 결합되어 드레인 칼럼 라인(26)을 형성한다 (도 2에는 도시되지 않음). 드레인 칼럼 라인(26)은 일반적으로 워드라인(20)의 바깥쪽에 형성된다. 아래에 상세하게 설명되는 바와 같이, 각각의 플로팅 게이트 트랜지스터(11)의 소스(12)는 소스 라인(24)의 일부분을 형성하며, 소스 라인(24)의 제조동안 형성된다.
도 2에 가장 잘 도시되어 있는 바와 같이, 소스 라인(24)의 일부분은 플로팅 게이트 트랜지스터(11)의 소스(12)를 형성한다. 소스 라인(24)은 소스 영역(60) 부근의 반도체 기판(52) 내에 형성된 연속적인 도전성 영역에 의해 소스(12)들을 서로 접속시킨다. 도 2에 가장 잘 도시되어 있는 바와 같이, 소스 라인(24)은 STI 구조물(70) 하부에 있는 반도체 기판(52)의 소스 영역(60) 내에서 STI 구조물(70)과 교차한다. 반면에, STI 구조물(70)은 반도체 기판의 채널 영역(64) 내에서 인접한 플로팅 게이트 트랜지스터(11)를 전기적으로 분리시킨다.
일반적으로, 소스 라인(24)과 각각의 플로팅 게이트 트랜지스터(11)의 소스(12)는, 적어도 게이트 스택(54)의 일부분이 제조된 후에 형성된다. 게이트 스택(54)은 종래의 포토리소그래피 기술을 이용하여 소스 영역(60) 부근의 반도체 기판(52)은 노출시킨 채로 패턴 마스크된다 (도시되지 않음). 그 다음, 반도체 기판(52)의 노출 영역이 에칭되어, 노출된 영역 내의 트랜치 유전체 재료(78)가 제거된다. 트랜치 유전체 재료(78)를 제거하기 위한 에칭 공정은 이방성 에칭 공정일 수 있다. 이방성 에칭은 CF4또는 CHF3와 같은 카본-플루오르계 기체를 이용한 반응성 이온 에칭(RIE) 공정을 이용하여 수행될 수 있다.
트랜치(72)를 형성하는 반도체 기판의 부분을 포함하는 소스 영역(60)에 인접한 반도체 기판(52)은 불순물로 도핑되어 도전성 영역이 된다. 그 다음, 도전성 영역은 열처리되어 반도체 기판(52)의 소스 영역(60)으로 불순물을 확산시킨다. 확산된 도전성 영역은 소스 라인(24)은 물론 각각의 플로팅 게이트 트랜지스터(11)의 소스(12)도 형성한다. 반도체 기판(52)의 소스 영역(60)은 일반적으로 도펀트 이온이 반도체 기판(52)과 충돌하는 주입 공정에 의해 도핑된다. 메모리 어레이의 순차적인 공정동안, 트랜치(72)는 유전 재료로 다시 채워질 것이다.
소스 라인 콘택트(90)는 도 3에 도시되어 있다. 전형적인 FLASH 메모리 레이아웃 설계에서는, 16개의 드레인 콘택트마다 하나의 소스 콘택트가 제공된다. 소스 라인의 간격으로 인해, 워드 라인(20)은 소스 콘택트(90) 부근에서 굴곡부를 가져야 한다. 고밀도 설계에서, 드레인 영역(62)의 폭은 소스 영역(60)의 폭보다 크다. 이로 인해 워드라인(64)의 간격이 불균일해진다.
본 발명의 한 실시예가 도 4에 도시된다. 여기에서, 드레인 영역(62)의 폭은 소스 영역(61)의 폭과 거의 동일하다. 도 4로부터, 각각의 셀은 자신의 드레인 콘택트(82)를 갖는다. 소스 라인은 각 메모리셀의 소스 영역(60)에 콘택트하는 긴 도전층(91)에 의해 형성된다. 금속화를 위해, 금속-1층(도시되지 않음) 랜딩 패드가 드레인 콘택트(82)의 최상부에 배치될 수 있으며, 여기에서 이들은 금속-2층(도시되지 않음)에 의해 접속될 수 있다. 소스 콘택트는 어레이의 단부에서 금속-1층에 의해 수행될 수 있고, 워드라인(20) 스트랩핑은 금속-3층(도시되지 않음)에 의해 수행될 수 있다. 도 3에 도시된 소스 라인(24)을 형성하는 데에 있어서 SAS 에칭과 그에 수반하는 소스 주입 및 소스 어닐링은 수행되지 않았음에 주목한다. 도 4에 도시된 본 발명의 실시예를 이용하면, 소스 라인(24)과 그에 수반하는 SAS 공정은 제거된다.
이하에 설명되는 바와 같이, 본 발명의 매립형 레이아웃은 메모리 스택 구조물(110 및 115)의 일부로서 하드 마스크(100)를 이용한다. 하드 마스크(100)는 셀 소스(12) 및 드레인(14) 간격이 종래의 설계에 비해 감소되게 한다. 이와 같이, 소스 및 드레인 간격이 감소되면, 종래의 설계에 비해 셀 면적이 감소되게 된다.
본 발명의 한 실시예에 따라, 도 4에 도시된 FLASH 메모리셀을 형성하는 방법이 도 5a 내지 도 5d에 도시되어 있다. 도면들은 도 4에 도시된 평면(92)에서 절취된 단면도이다.
도 5a는 스택 에칭 공정 이전의 플로팅 게이트 트랜지스터 스택을 나타낸다. 반도체 기판(52)은 단결정 실리콘 재료로부터 형성된 웨이퍼를 포함한다. 그러나, 반도체 기판(52)은 본 발명의 범위를 벗어나지 않고 다른 적절한 재료 또는 층을 포함할 수 있음을 알 것이다. 예를 들어, 반도체 기판(52)은 애피택시얼층, 재결정화된 반도체 재료, 다결정 반도체 재료 또는 그 외의 적절한 반도체 재료를 포함할 수 있다. 게이트 절연체(56)는 일반적으로 반도체 기판(52)의 표면 상에 성장된다. 게이트 절연체(56)는 25 내지 500Å 두께의 실리콘 산화막, 질화막 또는 산화질화막을 포함할 수 있다. 게이트 절연체(56)는 반도체 소자들을 절연시키는 데에 적합한 다른 재료들을 포함함을 알 수 있을 것이다. 플로팅 게이트(16) 및 제어 게이트(18)는 도전성 영역이다. 일반적으로, 게이트(16 및 18)는 폴리실리콘을 도전성으로 하기 위한 불순물이 인-시츄 도핑되어 있는 다결정 실리콘 재료(폴리실리콘)를 포함한다. 일반적으로, 게이트(16 및 18)의 두께는 각각 50 내지 150㎚와 100 내지 350㎚이다. 게이트(16 및 18)는 본 발명의 범위를 벗어나지 않는 다른 적절한 도전성 재료를 포함할 수 있음에 유의한다. 간극 유전체(58)는 산화물, 산화질화물, 질화물, 또는 산화물, 질화물 또는 산화질화물을 교대로 적층하여 형성한 헤테로 구조물을 포함할 수 있다. 간극 유전체(58)는 3 내지 40㎚ 정도의 두께이다. 간극 유전체(58)는 반도체 소자를 절연시키는 데에 적합한 다른 재료들을 포함할 수 있음에 유의한다. 하드 마스크층(100)은 750 내지 1500Å 정도의 질화물 또는 포스포실리케이트 글래스(PSG)를 포함할 수 있다. 캡핑 층은 반도체 소자들을 절연시키는 데에 적합한 다른 재료를 포함할 수 있음에 유의한다. 스택은 포토리소그래피 및 에칭 공정을 이용하여 형성될 것이다. 도 5a에 도시된 포토레지스트(105)의 층은 패터닝되어 에치 마스크로서 이용될 것이다. 하드 마스크(100)가 없는 경우에는, 레지스트층(105)이 에치 마스크의 역할을 하므로, 두꺼운 막이 이용되어야만 한다. 하드 마스크를 구비하지 않는 레지스트의 전형적인 두께는 8000Å 정도이다. 본 발명에서는, 하드 마스크(100)를 이용하기 때문에, 레지스트층(105)의 두께가 6000Å 미만으로 감소될 수 있다. 이로 인해 후속 포토리소그래피 공정동안의 포커스 깊이가 향상되어 공정이 개선된다.
도 5a의 구조물에 대한 포토리소그래피 및 에칭 공정 실시 후 형성된 인접 게이트 적층 구조물(110 및 115)이 도 5b에 도시되어 있다. 레지스트막(105)의 제거에 후속하여, 도 5c에 도시된 게이트 스택 측벽(120) 구조물은 물론 소스(12) 및 드레인(14)을 형성하기 위한 다수의 공정이 수행된다. 게이트 스택 측벽 구조물(120)은 질화물, 산화물 또는 그 외의 적절한 재료를 포함할 수 있다. 이러한 게이트 측벽 구조물(120)은, 우선 구조물의 표면 전체에 막을 형성한 후 이방성 에칭을 실시하여 도 5c에 도시된 측벽 구조물(120)을 형성함으로써 제조된다. 유전체층(125)은 유전체막을 패터닝하는 데에 이용될 포토레지스트막(130)으로서 형성된다. 유전체막(125)은 BPSG, PSG 또는 그 밖의 적절한 절연 평탄화막을 포함할 수 있다. 레지스트막(130)은 패터닝되고, 유전체막은 에칭되어, 도 5c에 도시된 소스 콘택트 개구(135)를 형성한다. 에치막(125)에 이용되는 공정은 하드 마스크층(100)에 대한 에칭 선택도가 높아야 한다. 하드 마스크층(100)이 실리콘 질화물인 본 발명의 한 실시예에 있어서, 제어 게이트 및 플로팅 게이트는 폴리실리콘이고, 간극 유전체는 산화-질화-산화층 구조물이며, 적절한 스택 에칭 공정은 다음과 같다.
ⅰ) 하드 마스크 에칭
CHF3 5 - 20 sccm
HeO2 2 - 7 sccm
CF4 7 - 15 sccm
Ar 50 - 90 sccm
압력 20 mTorr
전원 전력 1000 W
바이어스 전력 200 W
음극 온도 55 ℃
월/돔(Wall/Dome) 온도 80/80℃
에치 시간 35%의 오버 에치 타임을 갖는 종료점(3875Å 파장)(변경 가능)
ⅱ) 제어 게이트 에치
HBr 90 - 105 sccm
Cl2 25 - 80 sccm
CF4 18 - 26 sccm
HeO2 9 - 18 sccm
압력 4 mTorr
전원 전력 550 W
바이어스 전력 50 W
음극 온도 55 ℃
월/돔 온도 80/80℃
에치 시간 종료점(2880Å 파장)
ⅲ) 간극 유전체 에치
CHF3 7 - 14 sccm
CF4 5 - 9 sccm
Ar 95 sccm
압력 6 mTorr
전원 전력 850 W
바이어스 전력 150 W
음극 온도 55 ℃
월/돔 온도 80/80℃
에치 시간 30 s
ⅳ) 플로팅 게이트 에치
HBr 130 - 190 sccm
HeO2 7 - 10 sccm
압력 100 mTorr
전원 전력 1000 W
바이어스 전력 150 W
음극 온도 55 ℃
월/돔 온도 80/80℃
에치 시간 105 s
도 5d에 도시된 바와 같이, 도전층(91)은 도 5c의 접촉 개구(135) 내에 형성되어 소스 영역(12)에 접촉한다. 이 도전층(91)은 스퍼터 증착 또는 그 외의 유사한 기술을 이용하여 형성될 수 있다. 이 도전층은 다수의 인접 메모리셀의 소스 영역에 접촉하여 도 4에 도시된 연속적인 소스 콘택트(91)를 형성하는 연속적인 층이다. 이제는 연속적인 소스 콘택트(91)가 도 1에 도시된 소스 라인(24)의 역할을 한다. 연속적인 도전층(91)으로 인해, 도 3에서 소스 라인(24)을 형성하는 데에 이용되었던 SAS 에치 및 주입 공정은 불필요해진다. 도전층(91)은 텅스텐, 티타늄, 알루미늄, 구리 또는 그 외의 적절한 금속, 또는 도전성이 높은 재료를 포함할 수 있다. 또한, 도전층은 텅스텐, 티타늄, 알루미늄, 구리 또는 유사한 재료와 같은 다양한 금속막의 층을 교대로 적층하여 이루어진 스택을 포함할 수 있다. 다수의 종래의 공정 단계들을 이용하여 FLASH 메모리 회로가 완성될 수 있다.
본 발명의 한 실시예가 도 6에 도시되어 있다. 하드 마스크층(100)이 실리콘 질화물인 경우에서, 도전층은 도시된 것과 같은 게이트 스택의 일부분을 오버랩핑하도록 형성될 수 있다. 이러한 오버랩은 도전층(91)을 적층하기 전에 도 5c에 도시된 개구(135)의 폭을 증가시킴으로써 형성될 수 있다. 오버랩 영역(140)은 전형적으로 게이트 스택(145)의 폭보다 작을 수 있다. 이 오버랩은 소스 콘택트 라인(91)의 저항을 감소시키거나, 소스 콘택트 개구(135)를 형성하는 데에 이용되는 포토리소그래피 공정동안의 오정렬 내성을 증가시키는 데에 이용될 수 있다.
도 6에 도시된 평면(93)을 통한 도 6에 도시된 실시예의 단면이 도 7에 도시되어 있다. 단면(96, 97 및 98)은 절연 구조물(70)에 의해 분리되는 메모리셀이다. 각각의 메모리셀의 소스 영역(60)은 연속적인 도전 경로를 형성하는 도전층(91)에 의해 각각 접촉된다.
본 발명의 몇몇 실시예와 관련하여 설명되었지만, 본 기술 분야의 기술자라면 다양한 변경 및 수정을 제안할 수 있을 것이다. 본 발명은 첨부된 청구항들의 범위 내에 포함되는 이러한 변경 및 수정을 포함하도록 한 것이다.
또한, 다음의 공통 양도된 특허/특허 출원이 본 명세서에서 참조로서 포함된다.
출원 번호 출원일 TI 관리번호
60/068,543 12/23/97 TI-23167
60/117,774 1/29/99 TI-28594
본 발명에 따르면, 비용이나 공정 복잡성을 더하지 않고 소스 라인 저항을 감소시킬 수 있다.

Claims (19)

  1. FLASH 메모리셀 어레이에 있어서,
    복수의 메모리셀 -상기 메모리셀들 각각은 플로팅 게이트, 상기 플로팅 게이트 상의 간극 유전체, 상기 간극 유전체 상의 제어 게이트, 상기 제어 게이트 상의 하드 마스크 절연체층, 상기 플로팅 게이트에 인접한 소스 영역, 및 상기 플로팅 게이트에 인접하고 상기 소스 영역에 대향하여 배치된 드레인 영역을 포함함-; 및
    상기 복수의 메모리셀의 상기 소스 영역들 상에 연속적인 도전막을 포함하는 소스 콘택트 -상기 연속적인 도전막은 상기 복수의 메모리셀의 상기 제어 게이트에 실질적으로 평행함-
    를 포함하는 FLASH 메모리셀 어레이.
  2. 제1항에 있어서,
    워드라인을 더 포함하고,
    상기 워드라인은 복수의 인접한 메모리셀의 상기 제어 게이트들을 전기적으로 접속하는 연속적인 도전층인 FLASH 메모리셀 어레이.
  3. 제1항에 있어서, 상기 하드 마스크 절연체층은 실리콘 질화물 또는 포스포실리케이트 글래스(phosphosilicate glass)인 FLASH 메모리셀 어레이.
  4. 제1항에 있어서, 상기 하드 마스크 절연체층은 3000Å 미만의 두께인 FLASH 메모리셀 어레이.
  5. 제1항에 있어서, 상기 메모리셀들 각각의 상기 플로팅 게이트, 상기 간극 유전체, 상기 제어 게이트, 상기 소스 영역 및 상기 드레인 영역에 인접한 측벽 구조물을 더 포함하는 FLASH 메모리셀 어레이.
  6. 제5항에 있어서, 상기 측벽 구조물은 상기 소스 콘택트에 인접한 FLASH 메모리셀 어레이.
  7. 제5항에 있어서, 상기 측벽 구조물은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물인 FLASH 메모리셀 어레이.
  8. 제1항에 있어서, 상기 소스 콘택트는 상기 하드 마스크 절연체층을 오버랩하는 FLASH 메모리셀 어레이.
  9. FLASH 메모리셀 어레이에 있어서,
    복수의 메모리셀 -상기 메모리셀들 각각은 플로팅 게이트, 상기 플로팅 게이트 상의 간극 유전체, 상기 간극 유전체 상의 제어 게이트, 상기 제어 게이트 상의 하드 마스크 절연체층, 상기 플로팅 게이트에 인접한 소스 영역, 및 상기 플로팅 게이트에 인접하고 상기 소스 영역에 대향하여 배치된 드레인 영역을 포함함-;
    상기 소스 영역을 전기적으로 분리시키는 복수의 절연체 영역; 및
    상기 복수의 메모리셀의 상기 소스 영역들 상에 연속적인 도전막을 포함하는 소스 콘택트 -상기 연속적인 도전막은 상기 복수의 메모리셀의 상기 제어 게이트들에 실질적으로 평행하고, 상기 복수의 절연체 영역과 교차함-
    를 포함하는 FLASH 메모리셀 어레이.
  10. 제9항에 있어서,
    워드라인을 더 포함하고,
    상기 워드라인은 복수의 인접한 메모리셀의 상기 제어 게이트들을 전기적으로 접속하는 연속적인 도전층인 FLASH 메모리셀 어레이.
  11. 제9항에 있어서, 상기 하드 마스크 절연체층은 실리콘 질화물 또는 포스포실리케이트 글래스인 FLASH 메모리셀 어레이.
  12. 제9항에 있어서, 상기 하드 마스크 절연체층은 3000Å 미만의 두께인 FLASH 메모리셀 어레이.
  13. 제9항에 있어서, 상기 메모리셀들 각각의 상기 플로팅 게이트, 상기 간극 유전체, 상기 제어 게이트, 상기 소스 영역 및 상기 드레인 영역에 인접한 측벽 구조물을 더 포함하는 FLASH 메모리셀 어레이.
  14. 제13항에 있어서, 상기 측벽 구조물은 상기 소스 콘택트에 인접한 FLASH 메모리셀 어레이.
  15. 제9항에 있어서, 상기 소스 콘택트는 상기 하드 마스크 절연체층을 오버랩하는 FLASH 메모리셀 어레이.
  16. FLASH 메모리셀을 형성하는 방법에 있어서,
    제1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 게이트 절연체를 형성하는 단계;
    상기 게이트 절연체 상에 플로팅 게이트 도전층을 형성하는 단계;
    상기 플로팅 도전층 상에 간극 유전체층을 형성하는 단계;
    상기 간극 유전체층 상에 제어 게이트 도전층을 형성하는 단계;
    상기 제어 게이트 도전층 상에 하드 마스크 절연체층을 형성하는 단계;
    상기 하드 마스크 절연체층, 상기 제어 게이트 도전층, 상기 간극 유전체층, 상기 플로팅 게이트 도전층, 및 상기 게이트 절연체를 에칭하여, 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접하는 제1 측벽 구조물 및 상기 게이트 스택에 대향하여 인접하는 제2 측벽 구조물을 형성하는 단계;
    상기 반도체 기판에 불순물을 주입하여, 상기 제1 측벽 구조물에 인접한 소스 영역 및 상기 제2 측벽 구조물에 인접한 드레인 영역을 형성하는 단계 -상기 소스 영역 및 상기 드레인 영역은 제2 도전형임-; 및
    상기 소스 영역 상에 도전성 소스 콘택트막을 형성하는 단계 -상기 도전성 소스 콘택트막은 상기 제1 측벽 구조물에 인접함-
    를 포함하는 FLASH 메모리셀 형성 방법.
  17. 제16항에 있어서, 상기 하드 마스크 절연체층은 포스포실리케이트 글래스 또는 질화물인 FLASH 메모리셀 형성 방법.
  18. 제16항에 있어서, 상기 간극 유전체는 실리콘 산화물 및 실리콘 질화물로 구성되는 그룹으로부터 선택된 막이 적층된 구조물인 FLASH 메모리셀 형성 방법.
  19. 제16항에 있어서, 상기 제1 측벽 및 상기 제2 측벽 구조물은 실리콘 질화물인 FLASH 메모리셀 형성 방법.

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