JP2001053174A

JP2001053174A - フラッシュ・メモリおよび製造方法

Info

Publication number: JP2001053174A
Application number: JP2000211425A
Authority: JP
Inventors: Freidoon Mehrad; メハラドフレイドーン; Jie Xia; クシアジエ; Thomas M Ambrose; エム、アムブロストーマス
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-07-12
Filing date: 2000-07-12
Publication date: 2001-02-23
Also published as: KR20010015269A; EP1069620A1

Abstract

(57)【要約】【課題】ＳＡＳプロセスを使用しないフラッシュ・メ
モリ用のレイアウトおよび方法を提供する。【解決手段】レイアウトは、一連のメモリ・セルのソ
ース領域を接続するとともにソース・ラインを形成する
ソース・コンタクト９１を含む。ソース・コンタクト
は、ソース・コンタクト９１の形成中に制御ゲート１８
を絶縁するメモリ・セル・ゲート・スタックの一部とし
てハード・マスク絶縁体層１００を使用して、形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、電子デバ
イスの分野に関し、更に詳細には、自己整合ソース・プ
ロセスを用いないフラッシュ・メモリ・セルのレイアウ
トおよび製造方法に関する。

【０００２】

【従来の技術】テレビ，電話，ラジオおよびコンピュー
タのような電子機器は、しばしば、集積回路，メモリ・
チップなどのような半導体部品を使用して構成される。
半導体部品は、典型的には、トランジスタ，コンデン
サ，ダイオード，抵抗などのように、半導体基板上に製
造される各種の超小型電子デバイスで構成される。各超
小型電子デバイスは、典型的には、半導体基板上に形成
される導体，半導体および絶縁体領域の１つのパターン
である。

【０００３】半導体基板上の超小型電子デバイスの密度
は、各種半導体デバイス間の間隔を減少することによっ
て増大させることができる。間隔の減少は、非常に多く
のそのような超小型電子デバイスを半導体基板上に形成
できるようにする。その結果、半導体部品の計算能力お
よび速度は大きく改善される。

【０００４】フラッシュＥＰＲＯＭまたはフラッシュＥ
ＥＰＲＯＭとしても知られるフラッシュ・メモリは、各
セルが浮遊ゲート・トランジスタを有するメモリ・セル
の配列で形成される半導体部品である。データを配列内
の各セルに書き込むことはできるが、そのデータはセル
のブロックで消去される。各セルは、ソース，ドレイ
ン，浮遊ゲートおよび制御ゲートを有する１つの浮遊ゲ
ート・トランジスタである。浮遊ゲートは、ドレインか
らの書込み用のチャネル・ホット電子を用い、また、ソ
ースからの消去用のファウラー・ノルトハイム・トンネ
リングを用いる。１行の配列内の各セルの各浮遊ゲート
のソースは、接続されて、１本のソース・ラインを形成
する。

【０００５】

【発明の解決しようとする課題】浮遊ゲート・トランジ
スタは、分離構造によって互いに電気的に分離される。
用いられる１つのタイプの分離構造は、シリコンの局所
的酸化（ＬＯＣＯＳ）構造である。ＬＯＣＯＳ構造は、
一般に、セル間に局所的酸化層を熱成長してセルを電気
的に分離することによって形成される。ＬＯＣＯＳ構造
に関する１つの課題は、半導体基板上の貴重な空間を浪
費する非機能領域をその構造が含むことである。

【０００６】使用される別のタイプの分離構造は、浅い
トレンチ分離（ＳＴＩ）である。ＳＴＩ構造は、一般
に、セル間にトレンチをエッチし、そのトレンチを適当
な誘電材料で充填することによって形成される。ＳＴＩ
構造は、ＬＯＣＯＳ構造よりも小型であり、セルを互い
により接近して配置することを可能にして、配列中のセ
ル密度を増大させる。しかしながら、ＳＴＩ構造は、し
ばしば、各行中のセルを接続するソース・ラインを形成
することの困難性により、フラッシュ・メモリには使用
されない。ソース・ラインは、自己整合ソース（ＳＡ
Ｓ）プロセスを用いて形成される。ＳＡＳプロセスおよ
びフラッシュ・メモリ・セルに対するその影響に関して
は、多数の課題がある。これらの課題のいくつかは、次
のようなものである。ａ）ＳＡＳエッチの間に、スタックの半分は酸化物エッ
チに晒される結果、ポリシリコン・ワード・ラインが薄
くなる。ワード・ラインが薄くなることによって、ワー
ド・ライン中に施される後続の打込み（インプラント）
に関して問題が発生する。ｂ）ＳＡＳ酸化物エッチの間に、ソースに隣接するモー
ト領域でシリコンがエッチされる結果、ソース・シリコ
ン領域には数百オングストロームの段差が生ずる。後続
のソース打込みはスタック下のシリコンよりも低いレベ
ルで行われるため、スタック下の表面のドーピング濃度
が低くなってフラッシュ・セル消去特性に悪影響を及ぼ
す。ｃ）ＳＡＳエッチ中の露出シリコン領域へのトレンチ形
成は、フラッシュ・メモリ・セルの重大な信頼性の問題
であるソース・ドレイン間短絡をもたらすであろうシリ
コン欠陥の原因であると信じられている。

【０００７】フラッシュ・メモリ・セルを形成するため
のＳＡＳの概念およびプロセスは、特別なフラッシュ・
セル回路レイアウト方法論につながってきた。この方式
では、すべてのメモリ・セルは、１６個のドレイン・コ
ンタクト毎にたった１つのソース・コンタクトをもつ１
つのドレイン・コンタクトを有する。セルは、ＳＡＳプ
ロセス中に形成されたソース・ラインを用いてリンクさ
れる。このソース・ラインは、メモリ・セル特性の劣化
につながる抵抗を回路に付加する。セル特性に加えて、
このレイアウト方式でのスタック構造メモリ・セルは、
ソース・コンタクトの周りで湾曲する必要があり、この
ことは、実装密度を増大させるために回路をスケーリン
グする際に問題になる。本発明は、コストもプロセス全
体の複雑さも増すことなしにＳＡＳプロセスの必要性を
排除するレイアウトおよび方法である。

【０００８】

【課題を解決するための手段】したがって、コストやプ
ロセスの複雑さを増すことなしにＳＡＳプロセスの必要
性を排除するレイアウトおよび方法に対する必要性が生
ずる。本発明は、ハード・マスクを使用してこのことを
実現する方法を提供する。このプロセスから得られる結
果は、プロセスの複雑さやコストを増やすことなくソー
ス・ライン抵抗を低減する改善されたレイアウト方式で
ある。

【０００９】一般に、本発明の一態様では、フラッシュ
・メモリ・セルは、各メモリ・セルが浮遊ゲート，浮遊
ゲート上の中間誘電体，中間誘電体上の制御ゲート，制
御ゲート上のハード・マスク絶縁層，浮遊ゲートに隣接
するソース領域，および浮遊ゲートに隣接しソース領域
とは反対側に配置されたドレイン領域を含む、複数のメ
モリ・セルと、複数のメモリ・セルのソース領域上の連
続導電膜を含むソース・コンタクトとを具備し、連続導
電性膜が、複数のメモリ・セルの制御ゲートに対して実
質的に平行になっている。

【００１０】本発明の他の態様では、フラッシュ・メモ
リを形成する方法は、第１の導電形の半導体基板を供給
するステップと、半導体基板上にゲート絶縁体を形成す
るステップと、ゲート絶縁体上に浮遊ゲート導電層を形
成するステップと、浮遊ゲート導電層上に中間誘電層を
形成するステップと、中間誘電層上に制御ゲート導電層
を形成するステップと、制御ゲート導電層上にハード・
マスク絶縁層を形成するステップと、ハード・マスク絶
縁層，制御ゲート導電層，中間誘電層，浮遊ゲート導電
層およびゲート絶縁体をエッチしてゲート・スタックを
形成するステップと、ゲート・スタックに接する第１の
側壁構造およびゲート・スタックに反対側で接する第２
の側壁構造を形成するステップと、半導体基板に打込み
を行って第１の側壁構造に隣接するソース領域および第
２の側壁構造に隣接するドレイン領域を形成するステッ
プであって、ソース領域およびドレイン領域が第２の導
電形である、ステップと、ソース領域上に導電性ソース
・コンタクト膜を形成するステップであって、導電性ソ
ース・コンタクト膜が第１の側壁構造に接する、ステッ
プと、を具備する。

【００１１】本発明およびそれの特徴をより完全に理解
するために、添付図面を参照しながら以下に詳細な説明
を行う。図面では、同様の構造に対しては同じ参照符号
が付されている。

【００１２】

【発明の実施の形態】図１から図７は、電子デバイスお
よび電子デバイス内で使用されるソース・ラインの製造
の各種態様を示す。以下でより詳細に説明するように、
本発明の方法は、低減された電気抵抗を有するソース・
ラインを製造するのに使用できる。

【００１３】図１は、部分ブロック図形式での、従来技
術による電子デバイス８の電気的模式図である。電子デ
バイス８は、ワード・ライン・デコーダ２２と、列デコ
ーダ２８と、デコーダ２２，２８を制御する読出し／書
込み／消去制御回路３２と、メモリ・セル配列９とを含
む。メモリ・セル配列９は、行および列に配置された多
数のメモリ・セル１０を含む。各メモリ・セル１０は、
ソース１２とドレイン１４と浮遊ゲート１６と制御ゲー
ト１８とを有する浮遊ゲート・トランジスタ１１を含
む。

【００１４】１行のセル１０における各制御ゲート１８
はワード・ライン２０に結合されており、また、各ワー
ド・ライン２０はワード・ライン・デコーダ２２に結合
されている。１行のセル１０における各ソース１２はソ
ース・ライン２４に結合されている。１列のセル１０に
おける各ドレイン１４は、ドレイン列ライン２６に結合
されている。各ソース・ライン２４は列ライン２７によ
って列デコーダ２８に結合されており、また、各ドレイ
ン列ライン２６は列デコーダ２８に結合されている。

【００１５】書込みまたはプログラム・モードでは、ワ
ード・ライン・デコーダ２２は、ライン３０上のワード
・ライン・アドレス信号および読出し／書込み／消去制
御回路３２からの信号に応答して、選択セル１０の制御
ゲート１８に結合された選択ワード・ライン２０上に約
＋１２Ｖの予め選択された第１のプログラミング電圧Ｖ
_RWを供給するように動作する。列デコーダ２８も、選択
ドレイン列ライン２６上に、したがって選択セル１０の
ドレイン１４に、約＋５から＋１０Ｖの第２のプログラ
ミング電圧Ｖ_PPを供給するように動作する。ソース・ラ
イン２４はライン２７を介して基準電位Ｖ_SSに結合され
る。すべての非選択ドレイン列ライン２６は基準電位Ｖ
_SSに結合される。これらのプログラミング電圧は、選択
メモリ・セル１０のチャネルに大電流状態（ドレイン１
４からソース１２への）を生み出し、その結果として、
ゲート酸化物を横切って選択セル１０の浮遊ゲート１６
に注入されるチャネル・ホット電子およびアバランシェ
・ブレークダウン電子をドレイン−チャネル接合付近に
生成する。プログラミング時間は、ゲート領域に対して
約−２Ｖから−６Ｖの負のプログラム電荷で浮遊ゲート
１６をプログラムするのに十分長くなるように選ばれ
る。

【００１６】選択セル１０の浮遊ゲート１６はプログラ
ミング中にチャネル・ホット電子で充電され、また、そ
れらの電子は選択セル１０の浮遊ゲート１６下のソース
−ドレイン経路を順に非導通にする。この状態は「０」
ビットとして読み出される。非選択セル１０は浮遊ゲー
ト１６下のソース−ドレイン経路を導通状態に保たれ、
また、それらのセル１０は「１」ビットとして読み出さ
れる。

【００１７】フラッシュ消去モードでは、列デコーダ２
８は、すべてのドレイン列ライン２６を浮遊状態のまま
にするように機能する。ワード・ライン・デコーダ２２
は、すべてのワード・ライン２０を基準電位Ｖ_SSに接続
するように機能する。列デコーダ２８はまた、約＋１０
Ｖから＋１５Ｖの正の高電圧Ｖ_EEをすべてのソース・ラ
イン２４に供給するように機能する。これらの消去電圧
は、浮遊ゲート１６から電荷を転送するファウラー・ノ
ルトハイム・トンネル電流を発生するのに十分な電界強
度を浮遊ゲート１６と半導体基板との間のトンネリング
領域を横切って生成し、それによって、メモリ・セル１
０を消去する。

【００１８】読出しモードでは、ワード・ライン・デコ
ーダ２２は、ライン３０上のワード・ライン・アドレス
信号および読出し／書込み／消去制御回路３２からの信
号に応答して、選択ワード・ライン２０に約＋５Ｖの予
め選択された正の電圧Ｖ_CCを供給するとともに非選択ワ
ード・ライン２０に低電圧（グランドまたはＶ_SS）を供
給するように動作する。列デコーダ２８は、少なくとも
選択ドレイン列ライン２８に約＋１．０Ｖの予め選択さ
れた正の電圧Ｖ_SENを供給するとともにソース・ライン
２４に低電圧を供給するように動作する。列デコーダ２
８はまた、アドレス・ライン３４上の信号に応答して、
選択セル１０の選択ドレイン列ライン２６をデータ出力
端子に接続するように動作する。選択ドレイン列ライン
２６および選択ワード・ライン２０に結合されたセル１
０の導通または非導通状態は、データ出力端子に結合さ
れたセンス・アンプ（不図示）によって検出される。メ
モリ配列９に供給される読出し電圧は、選択セル１０に
対するチャネル・インピーダンスを決定するのに十分で
あるが、任意の浮遊ゲート１６の電荷状態を乱すような
ホット・キャリア注入またはファウラー・ノルトハイム
・トンネリングのいずれかを引き起こすには不十分であ
る。

【００１９】便利のため、読出し，書込みおよび消去電
圧の表を以下の表１に与える。

【００２０】

【表１】

【００２１】図２および図３は、図１に示したメモリ配
列９の一部分の構造を示す。詳細には、図２は、メモリ
配列９の一部分の鳥瞰図であり、また、図３は、メモリ
配列９の一部分の拡大平面図である。先に述べたよう
に、メモリ配列９は、行および列に配置された多数のメ
モリ・セル１０を含む。

【００２２】図２に最も良く示されているように、メモ
リ・セル１０の各行は、多数のメモリ・セル１０を含む
連続スタック構造５０で形成されている。各メモリ・セ
ル１０内の浮遊ゲート・トランジスタ１１は、半導体基
板５２上に形成され、浅いトレンチ分離構造７０によっ
て連続スタック構造５０の各隣接メモリ・セル１０から
分離されている。半導体基板５２は、チャネル領域６４
によって分離されたソース領域６０およびドレイン領域
６２を含む。浮遊ゲート・トランジスタ１１は、一般に
は、チャネル領域６４の一部分から外方向にゲート・ス
タック５４を形成するとともにゲート・スタック５４に
隣接するソース領域６０の一部分およびドレイン領域６
２の一部分をドーピングしてソース１２およびドレイン
１４をそれぞれ形成することによって、製造される。

【００２３】半導体基板５２は、単結晶シリコン材料で
できたウエハを含む。例えば、半導体基板５２は、エピ
タキシャル層，再結晶化半導体材料，多結晶半導体材料
または任意の他の適当な半導体材料を含む。

【００２４】領域６０，６２，６４は、実質的に平行で
あり、メモリ配列９の長さだけ広がる。半導体基板５２
のチャネル領域６４は、半導体領域を形成するように不
純物でドープされる。半導体基板１２のチャネル領域６
４は、ドープされた半導体基板５２上に形成された超小
型電子デバイス（不図示）の動作特性を変更するため
に、ｐ形またはｎ形不純物でドープされる。

【００２５】図２に最も良く示されているように、メモ
リ配列９の各連続スタック構造５０における浮遊ゲート
・トランジスタ１１は、浅いトレンチ分離（ＳＴＩ）構
造７０によって互いに電気的に分離されている。ＳＴＩ
構造７０は、一般には、半導体基板５２上へのゲート・
スタック５４の製造に先立って形成される。ＳＴＩ構造
７０は、半導体基板５２にトレンチ７２をエッチするこ
とによって形成される。トレンチ７２は、一般には、
０．２〜８．５μｍのオーダーの深さになっている。ト
レンチ７２は、第１の側壁表面７４および第２の側壁表
面７６を含む。

【００２６】次に、トレンチ７２は、ＳＴＩ構造７０間
で半導体基板５２の能動領域を電気的に分離するように
トレンチ誘電材料７８で充填される。トレンチ誘電材料
７８は、二酸化シリコン，シリコン窒化物またはそれら
の組合せを含むことができる。トレンチ誘電材料７８
は、一般に、エッチ・バックされたのち、デグレーズ
（ｄｅｇｌａｚｅ）処理によってゲート・スタック５４
の製造に先立って半導体基板５２の表面が洗浄される。

【００２７】次に、半導体基板５２および充填されたト
レンチ７２から外方向へ向かって、連続スタック構造５
０が製造される。連続スタック構造５０は、半導体基板
５２のチャネル領域６４から外方向に製造された一連の
ゲート・スタック５４で形成される。図２に最も良く示
されているように、ゲート・スタック５４は、ゲート絶
縁体５６と浮遊ゲート１６と中間誘電体５８と制御ゲー
ト１８とを含む。ゲート絶縁体５６は半導体基板５２か
ら外方向に形成され、また、浮遊ゲート１６はゲート絶
縁体５６から外方向に形成される。中間誘電体５８は、
浮遊ゲート１６と制御ゲート１８との間に形成され、浮
遊ゲート１６を制御ゲート１８から電気的に分離するよ
うに働く。

【００２８】ゲート絶縁体５６は、一般に、半導体基板
５２の表面上に成長される。ゲート絶縁体５６は、２５
〜５００オングストロームのオーダーの厚さの酸化物ま
たは窒化物を含むことができる。

【００２９】浮遊ゲート１６および制御ゲート１８は導
電領域である。ゲート１６，１８は、一般には、ポリシ
リコンを導電性とするために不純物をその場ドープされ
る（in-situ doped）多結晶シリコン材料（ポリシリコ
ン）を含む。ゲート１６，１８の厚さはそれぞれ、一般
に、１００ナノメートルおよび３００ナノメートルのオ
ーダーである。

【００３０】中間誘電体５８は、酸化物，窒化物または
酸化物および窒化物の層を交互に重ねて形成されたヘテ
ロ構造を含むことができる。中間誘電体５８は、５〜４
０ナノメートルのオーダーの厚さを有する。

【００３１】図３に最も良く示されているように、各浮
遊ゲート・トランジスタ１１の制御ゲート１８は、隣接
する連続スタック構造５０内の隣接浮遊ゲート・トラン
ジスタ１１の制御ゲート１８に電気的に結合されて、連
続導電経路を形成する。図１を参照して説明したメモリ
配列９に関連して、制御ゲート１８の連続ラインはメモ
リ配列９のワード・ライン２０として働く。

【００３２】これとは対照的に、各浮遊ゲート・トラン
ジスタ１１の浮遊ゲート１６は、任意の他の浮遊ゲート
・トランジスタ１１の浮遊ゲート１６に電気的に結合さ
れない。したがって、各浮遊ゲート・トランジスタ１１
の浮遊ゲート１６は、すべての他の浮遊ゲート１６から
電気的に分離される。隣接するメモリ・セル１０の浮遊
ゲート１６は間隙（ギャップ）８０によって分離され
る。間隙８０は、一般的には、浮遊ゲート１６を形成す
るのに用いられる導電性材料の層（不図示）にエッチさ
れる。

【００３３】図２に示されているように、浮遊ゲート・
トランジスタ１１のソース１２およびドレイン１４は、
半導体基板５２のソース領域６０およびドレイン領域６
２の一部分にそれぞれ形成される。ソース１２およびド
レイン１４は、不純物が導入されて導電領域を形成する
半導体基板５２の部分を含む。１つの列の各浮遊ゲート
・トランジスタ１１のドレイン１４は、多数のドレイン
・コンタクト８２によって互いに電気的に結合されてド
レイン列ライン２６（図２には不図示）を形成する。ド
レイン列ライン２６は、一般には、ワード・ライン２０
から外方向に形成される。以下に詳細に述べるように、
各浮遊ゲート・トランジスタ１１のソース１２は、ソー
ス・ライン２４の一部分を形成し、ソース・ライン２４
の製造中に形成される。

【００３４】図２に最も良く示されているように、ソー
ス・ライン２４の一部は、浮遊ゲート・トランジスタ１
１のソース１２を形成している。ソース・ライン２４
は、ソース領域６０に近接して半導体基板５２内に形成
される連続導電領域によってソース１２を互いに接続し
ている。図２に最も良く示されているように、ソース・
ライン２４は、ＳＴＩ構造７０下の半導体基板５２のソ
ース領域６０でＳＴＩ構造７０を横切る。これと対照的
に、ＳＴＩ構造７０は、半導体基板のチャネル領域６４
で隣接する浮遊ゲート・トランジスタ１１を電気的に分
離する。

【００３５】ソース・ライン２４、したがって各浮遊ゲ
ート・トランジスタ１１のソース１２は、一般に、ゲー
ト・スタック５４の少なくとも一部分が製造された後に
製造される。ゲート・スタック５４は、従来のフォトリ
ソグラフィ法を用いてパターン・マスクされ（不図
示）、ソース領域６０に近接する半導体基板５２を露出
したままにする。その後、半導体基板５２の露出領域が
エッチされて、露出領域のトレンチ誘電材料７８が除去
される。トレンチ誘電材料７８を除去するエッチング処
理は異方性エッチング処理でよい。異方性エッチング
は、ＣＦ₄またはＣＨＦ₃のような炭素−フッ素ベース・
ガスを用いる反応性イオン・エッチ（ＲＩＥ）法を用い
て実行され得る。

【００３６】ソース領域６０に近接する半導体基板５２
は、トレンチ７２を形成する半導体基板５２の部分を含
めて、不純物でドープされて導電領域とされる。その
後、導電領域は、熱処理を施されて、不純物を半導体基
板５２のソース領域６０に拡散させる。拡散された導電
領域は、ソース・ライン２４とともに各浮遊ゲート・ト
ランジスタ１１のソース１２を形成する。半導体基板５
２のソース領域６０は、一般に、ドーパント・イオンが
半導体基板５２中に打ち込まれる打込み法によってドー
プされる。メモリ配列の後続処理の間、トレンチ７２は
誘電材料で再充填されるであろう。

【００３７】図３には、ソース・ライン・コンタクト９
０が示されている。典型的なフラッシュ・メモリ・レイ
アウト設計では、１６個のドレイン・コンタクト毎に１
つのソース・コンタクトがある。ソース・ラインの間隔
のために、ワード・ライン２０はソース・コンタクト９
０の周りで湾曲９５する必要がある。高密度設計用とい
うことの他に、ドレイン領域６２の幅はソース領域６０
の幅よりも広くされる。この結果、ワード・ライン６４
の間隔は不均一になる。

【００３８】本発明の一実施の形態が図４に示されてい
る。ここでは、ドレイン領域６２の幅はソース領域６１
のそれとほぼ等しくなっている。図４から、各セルはそ
れ自身のドレイン・コンタクト８２を有する。ソース・
ラインは、各メモリ・セルのソース領域６０にコンタク
トする長い導電層９１によって形成される。金属配線の
ために、ドレイン・コンタクト８２の上面に第１の金属
層（不図示）ランディング・パッドが配置される。そこ
では、それらは第２の金属層（不図示）によって接続さ
れ得る。ソース・コンタクトは、配列の端部で第１の金
属層によってなされることができ、また、ワード・ライ
ン２０のストラッピングは、第３の金属層（不図示）に
よってなされ得る。図３に示されたソース・ライン２４
を形成するためのＳＡＳエッチや付随のソース打込みお
よびソース・アニールはないということに留意すべきで
ある。ソース・ライン２４および付随のＳＡＳ処理は、
図４に示されている本発明の実施の形態を用いて排除さ
れている。

【００３９】以下で議論されるように、本発明で実施さ
れるレイアウトは、メモリ・スタック構造１１０，１１
５の一部としてハード・マスク１００を使用する。ハー
ド・マスク１００は、以前の設計と比べてセルのソース
１２およびドレイン１４間隔が短縮されることを可能に
する。ソースおよびドレイン間隔のこの縮小は、以前の
設計と比べたセル面積の縮小をもたらす。

【００４０】本発明の一実施の形態によれば、図４に示
したフラッシュ・メモリ・セルを形成する方法が図５Ａ
から図５Ｄに示されている。これらの図面は、図４に示
した平面９２に沿って取った断面図である。

【００４１】図５Ａは、スタック・エッチ処理前の浮遊
ゲート・トランジスタ・スタックを示している。半導体
基板５２は、単結晶シリコン材料でできたウエハを含む
ことができる。しかしながら、本発明の範囲から外れる
ことなく半導体基板５２が他の適当な材料または層を含
むことができることを理解するであろう。例えば、半導
体基板５２は、エピタキシャル層，再結晶化半導体材
料，多結晶半導体材料または他の適当な半導体材料を含
むことができる。ゲート絶縁体５６は、一般に、半導体
基板５２の表面に成長される。ゲート絶縁体５６は、２
５〜５００オングストロームのオーダーの厚さの酸化シ
リコン，窒化物または酸窒化物膜を含むことができる。
ゲート絶縁体５６が半導体素子を絶縁するのに適した他
の材料を含むことができることが理解されるであろう。
浮遊ゲート１６および制御ゲート１８は導電領域であ
る。ゲート１６，１８は、一般に、ポリシリコンを導電
性とするために不純物をその場ドープされる多結晶シリ
コン材料（ポリシリコン）を含む。ゲート１６，１８の
厚さはそれぞれ、一般に、５０〜１５０ナノメートルお
よび１００〜３５０ナノメートルのオーダーである。ゲ
ート１６，１８は本発明の範囲から外れることなく他の
適当な導電材料を含むことができることが理解されるで
あろう。中間誘電体５８は、酸化物，酸窒化物，窒化
物、または、酸化物，窒化物若しくは酸窒化物の層を交
互に重ねて形成されるヘテロ構造を含むことができる。
中間誘電体５８は、３〜４０ナノメートルのオーダーの
厚さのものである。中間誘電体５８は半導体要素子を絶
縁するのに適した他の材料を含むことができることが理
解されるであろう。ハード・マスク層１００は、７５０
〜１５００オングストロームのオーダーの厚さの窒化物
またはフォスフォシリケート・ガラス（ＰＳＧ）を含む
ことができる。キャップ層は半導体素子を絶縁するのに
適した他の材料を含むことができることを理解された
い。スタックはフォトリソグラフィおよびエッチング処
理を用いて形成されるであろう。図５Ａに示されている
フォトレジスト層１０５は、パターニングされて、エッ
チ・マスクとして用いられるであろう。ハード・マスク
１００がない場合には、レジスト層１０５をエッチ・マ
スクとして使うことができるが、そのためには、厚い膜
を使用する必要がある。ハード・マスクなしの場合の典
型的なレジストの厚さは８０００オングストロームのオ
ーダーである。本発明に関しては、ハード・マスク１０
０を使用することによって、レジスト層１０５の厚さが
６０００オングストローム未満まで減少されることを可
能とする。これによって、後続のフォトリソグラフィ処
理中の焦点深度が改善され、その結果、改善されたプロ
セスをもたらす。

【００４２】図５Ａの構造にフォトリソグラフィおよび
エッチ処理を適用した後に形成された隣接するゲート・
スタック構造１１０，１１５が、図５Ｂに示されてい
る。レジスト膜１０５を除去した後、多数の処理が実行
されて、図５Ｃに示されるように、ゲート・スタック側
壁１２０構造と一緒にソース１２およびドレイン１４領
域が形成される。ゲート・スタック側壁構造１２０は、
窒化物，酸化物または他の適当な材料を含むことができ
る。これらのゲート・スタック側壁構造１２０は、構造
全体上に膜をまず形成したのちに異方性エッチ処理を適
用することによって、製造される。その結果、図５Ｃに
示される側壁構造１２０が得られる。誘電層１２５は、
誘電体膜をパターニングするために使用されるフォトレ
ジスト膜１３０とともに形成される。誘電体膜１２５
は、ＢＰＳＧ，ＰＳＧまたは任意の他の適当な絶縁性平
坦膜を含むことができる。レジスト膜１３０はパターニ
ングされて、エッチされた誘電体膜が図５Ｃに示される
ソース・コンタクト開口１３５を形成する。膜１２５を
エッチするのに用いられるプロセスは、ハード・マスク
層１００に対して高いエッチ選択性を有するべきであ
る。ハード・マスク層１００がシリコン窒化物であり、
制御ゲートおよび浮遊ゲートがポリシリコンであり、中
間誘電体が酸化物−窒化物−酸化物層構造である本発明
の一実施の形態に対して、適当なスタック・エッチ処理
は次のようなものである。

【００４３】ｉ）ハード・マスク・エッチＣＨＦ₃ ５〜２０ｓｃｃｍＨｅＯ₂ ２〜７ｓｃｃｍＣＦ₄ ７〜１５ｓｃｃｍＡｒ５０〜９０ｓｃｃｍ圧力２０ｍＴｏｒｒ供給電力１０００ワットバイアス電力２００ワットカソード温度５５℃ 壁／ドーム温度８０／８０℃ エッチ時間終端点（３８７５オングストローム波
長）３５％の過剰エッチ時間含む（可変）

【００４４】ii）制御ゲート・エッチＨＢｒ９０〜１０５ｓｃｃｍＣｌ₂ ２５〜８０ｓｃｃｍＣＦ₄ １８〜２６ｓｃｃｍＨｅＯ₂ ９〜１８ｓｃｃｍ圧力４ｍＴｏｒｒ供給電力５５０ワットバイアス電力５０ワットカソード温度５５℃ 壁／ドーム温度８０／８０℃ エッチ時間終端点（２８８０オングストローム波
長）

【００４５】iii）中間誘電体エッチＣＨＦ₃ ７〜１４ｓｃｃｍＣＦ₄ ５〜９ｓｃｃｍＡｒ９５ｓｃｃｍ圧力６ｍＴｏｒｒ供給電力８５０ワットバイアス電力１５０ワットカソード温度５５℃ 壁／ドーム温度８０／８０℃ エッチ時間３０秒

【００４６】iv）浮遊ゲート・エッチＨＢｒ１３０〜１９０ｓｃｃｍＨｅＯ₂ ７〜１０ｓｃｃｍ圧力１００ｍＴｏｒｒ供給電力１０００ワットバイアス電力１５０ワットカソード温度５５℃ 壁／ドーム温度８０／８０℃ エッチ時間１０５秒

【００４７】図５Ｄに示すように、導電層９１は、図５
Ｃのコンタクト開口１３５に形成されて、ソース領域１
２に接触する。この導電層９１はスパッタ堆積法または
他の類似の技法で形成できる。この導電層は、多くの隣
接するメモリ・セルのソース領域に接触する連続層であ
り、図４に示した連続ソース・コンタクト９１を形成す
る。この連続ソース・コンタクト９１は、図１に示した
ソース・ライン２４として機能する。連続導電層９１
は、図３のソース・ライン２４を形成するのに用いられ
たＳＡＳエッチおよび打込み処理の必要性を排除する。
導電層９１は、タングステン，チタン，アルミニウム，
銅または任意の適当な金属や高導電性材料を含むことが
できる。導電層はまた、タングステン，チタン，アルミ
ニウム，銅または類似の材料のような各種の金属膜の交
互層からなるスタックを含むこともできる。その後、多
数の従来の処理工程を使用して完全なフラッシュ・メモ
リ回路が完成する。

【００４８】図６には、本発明の一実施の形態が示され
ている。ハード・マスク層１００がシリコン窒化物であ
る場合には、導電層９１は、図示のように、ゲート・ス
タックの一部分に重畳するように形成され得る。この重
畳は、導電層９１の堆積の前に図５Ｃに示した開口１３
５の幅を広げることによって、形成される。重畳１４０
の領域は、典型的には、ゲート・スタック１４５の幅よ
りも狭くなければならない。この重畳は、ソース・コン
タクト・ライン９１の抵抗を下げるために、または、ソ
ース・コンタクト開口１３５を形成するのに使用された
フォトリソグラフィ処理中の位置合わせ誤り裕度を増や
すために、使用され得る。

【００４９】図７には、図６に示した面９３に沿って取
った図６に示した実施の形態の断面図が示されている。
断面図９６，９７，９８は、分離構造７０によって分離
されたメモリ・セルである。個々のメモリ・セルのソー
ス領域６０はそれぞれ、連続導電性経路を形成する導電
層９１によってコンタクトが取られる。

【００５０】本発明はいくつかの実施の形態に関して説
明されたが、当業者には各種の変更および修正が示唆さ
れるであろう。本発明は、そのような変更および修正を
開示した特許請求の範囲に含まれるものとして包含する
ことを意図している。

【００５１】以上の説明に関して、更に以下の項を開示
する。（１）フラッシュ・メモリ・セル配列であって、複数の
メモリ・セルであって、各メモリ・セルが、浮遊ゲート
と、該浮遊ゲート上の中間誘電体と、該中間誘電体上の
制御ゲートと、該制御ゲート上のハード・マスク絶縁層
と、前記浮遊ゲートに隣接するソース領域と、前記浮遊
ゲートに隣接し前記ソース領域とは反対側に配置された
ドレイン領域とを含む、複数のメモリ・セルと、該複数
のメモリ・セルの前記ソース領域上の連続導電膜を含む
ソース・コンタクトであって、前記連続導電膜が前記複
数のメモリ・セルの前記制御ゲートと実質的に平行であ
る、ソース・コンタクトと、を具備する、フラッシュ・
メモリ・セル配列。（２）ワード・ラインをさらに含み、該ワード・ライン
が、複数の隣接するメモリ・セルの前記制御ゲートを電
気的に接続することによって形成される連続導電層であ
る、第１項記載のフラッシュ・メモリ・セル配列。（３）前記ハード・マスク絶縁層が、シリコン窒化物ま
たはフォスフォシリケート・ガラスである、第１項記載
のフラッシュ・メモリ・セル配列。（４）前記ハード・マスク絶縁層の厚さが、３０００オ
ングストロームよりも薄い、第１項記載のフラッシュ・
メモリ・セル配列。（５）各メモリ・セルの前記浮遊ゲート，前記中間誘電
体，前記制御ゲート，前記ソース領域および前記ドレイ
ン領域に隣接する側壁構造をさらに含む、第１項記載の
フラッシュ・メモリ・セル配列。（６）前記側壁構造が、前記ソース・コンタクトに接し
ている、第５項記載のフラッシュ・メモリ・セル配列。（７）前記側壁構造が、シリコン窒化物，シリコン酸化
物またはシリコン酸窒化物である、第５項記載のフラッ
シュ・メモリ・セル配列。（８）前記ソース・コンタクトが、前記ハード・マスク
絶縁体層に重畳している、第１項記載のフラッシュ・メ
モリ・セル配列。

【００５２】（９）フラッシュ・メモリ・セル配列であ
って、複数のメモリ・セルであって、各メモリ・セル
が、浮遊ゲートと、該浮遊ゲート上の中間誘電体と、該
中間誘電体上の制御ゲートと、該制御ゲート上のハード
・マスク絶縁層と、前記浮遊ゲートに隣接するソース領
域と、前記浮遊ゲートに隣接し前記ソース領域とは反対
側に配置されたドレイン領域とを含む、複数のメモリ・
セルと、前記ソース領域を電気的に分離する複数の絶縁
体領域と、前記複数のメモリ・セルの前記ソース領域上
の連続導電膜を含むソース・コンタクトであって、前記
連続導電膜が、前記複数のメモリ・セルの前記制御ゲー
トと実質的に平行であり、前記複数の絶縁体領域を横切
っている、ソース・コンタクトと、を具備する、フラッ
シュ・メモリ・セル配列。（１０）ワード・ラインをさらに含み、該ワード・ライ
ンが、複数の隣接するメモリ・セルの前記制御ゲートを
電気的に接続することによって形成される連続導電層で
ある、第９項記載のフラッシュ・メモリ・セル配列（１１）前記ハード・マスク絶縁体層が、シリコン窒化
物またはフォスフォシリケート・ガラスである、第９項
記載のフラッシュ・メモリ・セル配列。（１２）前記ハード・マスク絶縁体層の厚さが、３００
０オングストロームよりも薄い、第９項記載のフラッシ
ュ・メモリ・セル配列。（１３）各メモリ・セルの前記浮遊ゲート，前記中間誘
電体，前記制御ゲート，前記ソース領域および前記ドレ
イン領域に隣接する側壁構造を含む、第９項記載のフラ
ッシュ・メモリ・セル配列。（１４）前記側壁構造が、前記ソース・コンタクトに接
している、第１３項記載のフラッシュ・メモリ・セル配
列。（１５）前記ソース・コンタクトが、前記ハード・マス
ク絶縁体層に重畳している、第９項記載のフラッシュ・
メモリ・セル配列。

【００５３】（１６）フラッシュ・メモリを形成する方
法であって、第１の導電形の半導体基板を供給するステ
ップと、該半導体基板上にゲート絶縁体を形成するステ
ップと、該ゲート絶縁体上に浮遊ゲート導電層を形成す
るステップと、該浮遊ゲート導電層上に中間誘電層を形
成するステップと、該中間誘電層上に制御ゲート導電層
を形成するステップと、該制御ゲート導電層上にハード
・マスク絶縁層を形成するステップと、該ハード・マス
ク絶縁層，前記制御ゲート導電層，前記中間誘電層，前
記浮遊ゲート導電層および前記ゲート絶縁体をエッチし
てゲート・スタックを形成するステップと、該ゲート・
スタックに接する第１の側壁構造および前記ゲート・ス
タックに反対側で接する第２の側壁構造を形成するステ
ップと、前記半導体基板に打込みを行って、前記第１の
側壁構造に隣接するソース領域と前記第２の側壁構造に
隣接するドレイン領域を形成するステップであって、前
記ソース領域および前記ドレイン領域が第２の導電形で
ある、ステップと、前記ソース領域上に導電性ソース・
コンタクト膜を形成するステップであって、該導電性ソ
ース・コンタクト膜が前記第１の側壁構造に接する、ス
テップと、を具備する、方法。（１７）前記ハード・マスク絶縁体層が、ＰＳＧまたは
窒化物である、第１６項記載の方法。（１８）前記中間誘電体が、シリコン酸化物およびシリ
コン窒化物からなるグループから選ばれた膜をもつ層構
造である、第１６項記載の方法。（１９）前記第１の側壁および前記第２の側壁が、シリ
コン窒化物である、第１６項記載の方法。

【００５４】（２０）ＳＡＳプロセスを使用しないフラ
ッシュ・メモリ用のレイアウトおよび方法が述べられて
いる。レイアウトは、一連のメモリ・セル（１１）のソ
ース領域を接続するとともにソース・ライン（２４）を
形成するソース・コンタクト（９１）を含む。ソース・
コンタクトは、ソース・コンタクト（９１）形成中に制
御ゲート（１８）を絶縁するメモリ・セル・ゲート・ス
タック（１１０），（１１５）の一部としてハード・マ
スク絶縁体層（１００）を使用して、形成される。

【００５５】（関連特許／特許出願へのクロスリファレ
ンス）次の譲渡された特許／特許出願を参照によってこ
こに取り込む。特許番号／出願番号出願日ＴＩケース番号第６０／０６８，５４３号１９９７年１２月２３日ＴＩ−２３１６７第６０／１１７，７７４号１９９９年０１月２９日ＴＩ−２８５９４

【図面の簡単な説明】

【図１】部分ブロック図形式での、従来技術によるメモ
リ・セル配列を含む電子デバイスの電気的模式図であ
る。

【図２】図１のメモリ・セル配列の一部分の鳥瞰図であ
る。

【図３】図１のメモリ・セルの一部分の拡大平面図であ
る。

【図４】本発明の一実施の形態によるメモリ・セルの一
部分の拡大平面図である。

【図５Ａ】本発明の一実施の形態に従ってセルを形成す
る方法を示すフラッシュ・メモリ・セルの断面図であ
る。

【図５Ｂ】本発明の一実施の形態に従ってセルを形成す
る方法を示すフラッシュ・メモリ・セルの断面図であ
る。

【図５Ｃ】本発明の一実施の形態に従ってセルを形成す
る方法を示すフラッシュ・メモリ・セルの断面図であ
る。

【図５Ｄ】本発明の一実施の形態に従ってセルを形成す
る方法を示すフラッシュ・メモリ・セルの断面図であ
る。

【図６】本発明の一実施の形態を示すフラッシュ・メモ
リ・セルの断面図である。

【図７】本発明の一実施の形態によるフラッシュ・メモ
リ・セルの断面図である。

【符号の説明】

８電子デバイス９メモリ・セル配列１０メモリ・セル１１浮遊ゲート・トランジスタ１２ソース１４ドレイン１６浮遊ゲート１８制御ゲート２０ワード・ライン２２ワード・ライン・デコーダ２４ソース・ライン２６ドレイン列ライン２７列ライン２８列デコーダ３２読出し／書込み／消去制御回路５０スタック構造５２半導体基板５４ゲート・スタック５６ゲート絶縁体５８中間誘電体６０ソース領域６２ドレイン領域６４チャネル領域７０トレンチ分離構造７２トレンチ７４第１の側壁構造７６第２の側壁構造７８トレンチ誘電材料８０ギャップ８２ドレイン・コンタクト９０ソース・ライン・コンタクト９１導電層１００ハード・マスク１１０メモリ・スタック構造１１５メモリ・スタック構造１２０ゲート・スタック側壁構造１２５誘電層１３０フォトレジスト層１３５コンタクト用開口１４０重畳１４５ゲート・スタック

フロントページの続き (72)発明者トーマスエム、アムブロスアメリカ合衆国テキサス、リチャードソン、アパートメント 638、バッキンガムロード 530

Claims

【特許請求の範囲】

【請求項１】フラッシュ・メモリ・セル配列であっ
て、複数のメモリ・セルであって、各メモリ・セルが、浮遊
ゲートと、該浮遊ゲート上の中間誘電体と、該中間誘電
体上の制御ゲートと、該制御ゲート上のハード・マスク
絶縁層と、前記浮遊ゲートに隣接するソース領域と、前
記浮遊ゲートに隣接し前記ソース領域とは反対側に配置
されたドレイン領域とを含む、複数のメモリ・セルと、該複数のメモリ・セルの前記ソース領域上の連続導電膜
を含むソース・コンタクトであって、前記連続導電膜が
前記複数のメモリ・セルの前記制御ゲートと実質的に平
行である、ソース・コンタクトと、を具備する、フラッシュ・メモリ・セル配列。
【請求項２】フラッシュ・メモリを形成する方法であ
って、第１の導電形の半導体基板を供給するステップと、該半導体基板上にゲート絶縁体を形成するステップと、該ゲート絶縁体上に浮遊ゲート導電層を形成するステッ
プと、該浮遊ゲート導電層上に中間誘電層を形成するステップ
と、該中間誘電層上に制御ゲート導電層を形成するステップ
と、該制御ゲート導電層上にハード・マスク絶縁層を形成す
るステップと、該ハード・マスク絶縁層，前記制御ゲート導電層，前記
中間誘電層，前記浮遊ゲート導電層および前記ゲート絶
縁体をエッチしてゲート・スタックを形成するステップ
と、該ゲート・スタックに接する第１の側壁構造および前記
ゲート・スタックに反対側で接する第２の側壁構造を形
成するステップと、前記半導体基板に打込みを行って、前記第１の側壁構造
に隣接するソース領域と前記第２の側壁構造に隣接する
ドレイン領域を形成するステップであって、前記ソース
領域および前記ドレイン領域が第２の導電形である、ス
テップと、前記ソース領域上に導電性ソース・コンタクト膜を形成
するステップであって、該導電性ソース・コンタクト膜
が前記第１の側壁構造に接する、ステップと、を具備す
る、方法。