JPH01291470A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置に関し、さらに詳しくは、１ビ
ツトが１個のトランジスタで構成される電気的に書き換
え可能な読み出し専用メモリによる。いわゆるＥＥＰＲ
ＯＭの改良に係るものである。

（従来の技術） 一般的に使用されているこの柚のＥＥＰＲＯＭにおいて
は、例えば、特公昭６２−４１４３１号公報に開示され
ているように、通常の場合９個々の基本セルが２個のト
ランジスタによって構成されていることから、装置構成
での集積度の向上を意図した高密度化に伴い、必然的に
そのチップ面積が増加することを避けられなかった。そ
こで、この点を改良する手段の一つとして、最近に至っ
ては、１個のトランジスタ構成によって電気的に一括消
去できるようにしたＥＥＦＲＯＭ、いわゆるフラッシュ
ＥＥＰＲＯＭが提案されている。

こＳでは、従来例装置によるこの種のフラッシュＥ　Ｅ
　Ｐ　ＲＯＭとして、例えば、ＩＥＥＥ（フイ・イー・
イー・イー）　Ｊ、　５ｏｌｉｄ−５Ｌａｔｅ　Ｃ１ｒ
ｃｕｉｔｓ。

ｖｏｌ、５ｃ−２２，Ｎｏ、　５．１９８７．に開示さ
れている装置構成の概要を第４図に示す。

第４図（ａ）はこの従来例装置としてのフラッシュＥＥ
ＰＲＯＭにおける１ビツトの単位セルの構成を示す平面
パターン図であり、また、同図（ｂ）および（Ｃ）は同
図（ａ）のｒＶｂ−ｒＶｂおよびＩＶ　ｃ　−ｒＶ　ｃ
線部におけるそれぞれ模式的に示した断面図である。

すなわち、これらの第４図従来例装置としてのフラッシ
ュＥＥＦＲＯＭにおける１ビツトの単位セル構成におい
て、符号３１は第１導電形（例えばｐ形）の半導体基板
を示し、また、３２はこの半導体基板３１の主面上にあ
ってメモリトランジスタの一部を構成する浮遊ゲート、
３３は同上制御ゲート（ワード線）であって、この場合
、浮遊ゲート３２は、いわゆる、フォトリソグラフィ法
を適用することにより、平面的にパターニング形成され
ており、さらに、３４．および３５は同上メモリトラン
ジスタでの第２導電形（例えばｎ形）の活性領域。

こさでは、ソース領域、およびドレイン領域である。

また、３６はアルミ配線（ビット線）、３７はこのアル
ミ配線３６と航記ドレイン領域３５とを接続するコンタ
クトホール、３８は層間絶縁膜、３９はフィールド酸化
膜（素子間分離領域）である。

さらに、４０は前記フィールド酸化膜３９下のチャネル
カット層、４１は航記浮遊ゲート３２と半導体基板３１
との間に介在される薄いゲート酸化（絶縁）膜、４２は
前記制御ゲート３３と半導体基板３１との間に介在され
る薄いゲート酸化（絶縁）膜、４３は浮遊ゲート３２と
制御ゲート３３との間を電気的に絶縁する層間絶縁膜で
ある。

しかして、この従来例構成の場合にあっても、こ＼では
、その詳細な動作説明を省略したが、よく知られている
ように、書き込み時、および読み出し時にあっては、必
要とされる選択されたビット線とワード線とに所定の電
圧を印加させて行なえばよく、また、消去時にあっては
、全てのビット線に対して消去電圧を印加させることに
より、結果的に全ビットを一括して消去することができ
るのである。

〔発明が解決しようとする課題〕

しかしながら、前記のように構成される従来のフラッシ
ュＥＥＰＲＯＭにあっては、メモリトランジスタのチャ
ネル部が、その制御ゲートと浮遊ゲートとを平面上で接
続させた構造になっていることから、その単位セルの面
積が、これらの各ゲートを形成する手段としての、フォ
トリソグラフィ法によるバターニング限界に左右されて
、より以上の小型化が極めて困難であり、また、そのチ
ャネル長も比較的長くなるために、チャネル抵抗が大き
く、かつセル電流が小さくなるなどの不都合があった。

この発明は従来のこのような問題点を解消するためにな
されたものであって、その目的とするところは、１ビツ
ト毎の単位セル面積を可及的に小さく構成し得るように
した。この種の半導体装置を提供することである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係る半導体装置
は、半導体基板の選択された主面の一部にトレンチ溝を
掘り込み、このトレンチ溝の内側面部を利用して、浮遊
ゲートをセルファライン的に形成させると共に、この浮
遊ゲートに絶縁膜を介して制御ゲートの一部を重ね合わ
せるように配置させたものである。

すなわち、この発明は、主面の一部にトレンチ溝を形成
させた第１導電形の半導体基板と、この半導体基板の主
面上にあって、少なくとも一部が前記トレンチ溝の内面
上に配置されるように、第１のゲート絶縁膜を介して形
成された浮遊ゲートとなる第１の導電層、および少なく
とも一部が前記第１の導電層に重ねられるように、第２
のゲート絶縁膜を介して形成された制御ゲートとなる第
２の導電層と、前記半導体基板の主面上、およびトレン
チ溝の内面上に形成されたソース領域、およびドレイン
領域となる第２導電形の第３の導電層とを有し、前記第
１の導電層の少なくとも一部を、前記第３の導電層の少
なくとも一部に、トンネル電流を通し得る薄い絶縁膜を
介して重ね合わせたことを特徴とする半導体装置である
。

（作　　　用） 従って、この発明においては、半導体基板の一部主面に
掘り込んだトレンチ溝内に、セルファラインで浮遊ゲー
トを形成させ、かつこの浮遊ゲートに対して、少なくと
もその一部が重ね合わされ。

るように制御ゲートを形成させるようにしているために
、従来の場合とは異なって、フォトリソグラフィ法での
パターニング限界以下にまで、浮遊ゲートを微細化でき
ると共に、そのチャネル長についても、これを実質的に
制御ゲートのチャネル長に等しくし得て、結果的にこ工
でのメモリセルトランジスタを小型化できる。

（実　施　例） 以下、この発明に係る半導体装置の一実施例につき、第
１図ないし第３図を参照して詳細に説明する。

第１図（ａ）はこの実施例装置によるフラッシュＥＥＰ
ＲＯＭでの１ビット単位セルの構成を示す平面パターン
図、同図（ｂ）および（Ｃ）は同図（ａ）のＩｂ−Ｉｂ
およびＩｃ−Ｉｃ線部におけるそれぞれ模式的に示した
断面図であり、また、第２図（ａ）。

（ｂ）は同上実施例でのフラッシュＥＥＰＲＯＭにおけ
る１ビツトの単位セルの等価回路図、および４ビツトの
単位セルを配置させたときの等価回路図であり、さらに
、第３図（ａ）ないしくｆ）は同上実施例装置によるフ
ラッシュＥＥＰＲＯＭの製造工程での主要段階を順次に
それぞれ模式的に示す断面図である。

こＳで、これらの第１図に示す実施例装置、および第２
図に示す同上装置の等価回路による１ビット単位セルの
構成においても、符号ｌは第１導電形（例えばｐ形）の
半導体基板であり、２はこの半導体基板ｌの主面上にあ
って、メモリトランジスタの一部を構成する浮遊ゲート
、３は同上制御ゲート（ワード線）を示し、さらに、４
．および５は同上メモリトランジスタでの第２導電形（
例えばｎ形）の活性領域、こＳでは、ソース領域。

およびドレイン領域である。

そしてまた、６はアルミ配線（ビット線）、７はこのア
ルミ配線６と前記ドレイン領域５とを接続するコンタク
トホール、８は層間絶縁膜、９はフィールド酸化膜（素
子間分離領域）である。

さらに、ｌＯは前記フィールド酸化膜９下のチャネルカ
ット層、１１は前記浮遊ゲート２と半導体基板１との間
に介在される薄いゲート酸化（絶縁）膜、４２は前記制
御ゲート３３と半導体基板３１との間に介在される薄い
ゲート酸化（絶縁）膜、４３は浮遊ゲート３２と制御ゲ
ート３３との間を電気的に絶縁する層間絶縁膜を示して
おり、１４は前記半導体基板１の主面の一部に掘り込ま
れたトレンチ溝である。

そして、前記半導体基板ｌに掘り込まれたトレンチ溝１
４内には、その内底面上にあって、前記ドレイン領域５
が拡散形成されており、また、その内側面から内底面上
にかけて、前記浮遊ゲート２が薄いゲート酸化膜１１を
介して形成され、かつまた、この浮遊ゲート２に対して
は、半導体基板ｌの主面上から薄いゲート酸化膜１２を
介して延びる制御ゲート３の一部が、こ工でも薄いゲー
ト酸化膜１３を介して重ね合わされている。

なお、この場合、前記ドレイン領域５は、少なくともそ
の一部がトレンチ溝１４内に拡散形成されていればよく
、前記浮遊ゲート２についても、少なくともその一部が
トレンチ溝１４内に薄いゲート酸化膜１１を介して配置
されていればよい。

すなわち、このようにしてこの実施例構成の場合、フラ
ッシュＥＥＦＲＯＭは、半導体基板ｌの主面上に形成さ
れた浮遊ゲートトランジスタと、制御ゲートトランジス
タとを有しており、浮遊ゲートトランジスタの浮遊ゲー
ト２については、少なくともその一部が半導体基板Ｉに
掘り込まれたトレンチ溝１４内のドレイン領域５に、薄
いゲート酸化膜１１を介し重ね合わされて配置され、制
御ゲートトランジスタについては、ＩＩ御ゲート３と半
導体基板ｌの主面上の薄いゲート酸化膜１２とを含み、
その制御ゲート３の少なくとも一部が浮遊ゲート２の少
なくとも一部に、層間絶縁膜１３を介し重ね合わされて
配置される。

なお、第２図（ｂ）に示されている等価回路において、
Ｓｔ、Ｓ２はそれぞれ各ソース領域４に接続されている
ソース線、８１．Ｂ２は同各ドレイン領域５に接続され
ているビット線、Ｉｌｌ、Ｗ２は同各制御ゲート３に接
続されているワード線である。

このように、これらの浮遊ゲートトランジスタと制御ゲ
ートトランジスタとは、ソース領域４とドレイン領域５
に対して直列に配置され、浮遊ゲート２がドレイン領域
５側、制御ゲート３がソース領域４側に位置している。

そしてまた、これらの両トランジスタのゲート酸化膜１
１．１２は、その相互の膜厚が同一であっても、あるい
は異なっていても差し支えはないが、浮遊ゲート２とド
レイン領域５間のゲート酸化膜１２については、後述す
るように、トンネル電流を通し得る薄い膜厚にされる。

さらに、ソース領域４およびドレイン領域５は、半導体
基板ｌと反対の導電形とされ、浮遊ゲート２および制御
ゲート３に対してセルファライン的に形成される。

次に、この実施例構成による半導体装置の動作について
述べる。

まず、浮遊ゲート２に電子を注入するときは、■制御ゲ
ート３に書き込み電圧Ｖｅｒ’、ドレイン領域５に電圧
ｖｏｐをそれぞれに印加させ、ソース領域４と半導体基
板ｌとを接地電位に保持する。このとき、浮遊ゲート２
の電位は、この浮遊ゲート２と制御ゲート３との間の容
量結合によってＶＦＰとなり、この結果、浮遊ゲートト
ランジスタと制御ゲートトランジスタとがオン状態にな
って、この浮遊ゲート２の直下でのドレイン領域５の端
部の近傍に、いわゆる、アバランシェブレークダウンを
生じ、ホットエレクトロンを大量に発生して、このホッ
トエレクトロンの一部が、ゲート酸化膜Ｉ＋のバリアを
越え、浮遊ゲート２に実大して保持される。すなわち、
この動作は、通常のＥＦＲＯＭにあける書き込みの場合
と同じである。

ついで、浮遊ゲート２から電子を引き抜くときには、制
御ゲート３と半導体基板１とを接地電位に保持し、かつ
ソース領域４をフローティング状態に設定する。そして
このとき、ドレイン領域５には、消去電位ＶＤＥが印加
されており、これによって、そのドレイン領域５と浮遊
ゲート２との重なり部分でのゲート酸化膜＋１を通し、
いわゆる。

トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　Ｔｕ
ｎｎｅｌｉｎｇ）により、浮遊ゲート２の中の電子がド
レイン領域５に引き抜かれる。

また、読み出し時には、制御ゲート３を読み出し電位Ｖ
ＣＨにして、制御ゲートトランジスタをオン状態とし、
かつソース領域４を接地させ、ドレイン領域５に電圧ｖ
ｌ）Ｒを印加させる。この状態で浮遊ゲートトランジス
タがオンであるかオフであるか、すなわち制御ゲート３
とドレイン領域５との間にある浮遊ゲート２の下にチャ
ネルが形成されているか否かにより、浮遊ゲート２のバ
イナリ状態が判定されることになる。

従って、このように書き込み時、および読み出し時にあ
っては、必要とされるビット線とワード線とにのみ、所
定の電圧を印加させればよく、かつまた、消去時にあっ
ては、全てのビット線に対して消去電圧Ｖ。Ｒを印加さ
せることで、結果的に全ビットを一括して消去すること
ができるのである。

なお、面記各作動に際し、印加されるそれぞれの各電圧
ＶＣＰ、ＶＤＰ、ＶＣＲ，ＶＤＲニラｌ／’　”Ｃハ、
ソノ全てが同一であっても、あるいはまた異なっていて
もよい。

また続いて、この実施例構成によるフラッシュＥＥＰＲ
ＯＭの製造工程を第３図（ａ）ないしくｆ）について述
べる。

まず、第１導電形の半導体基板ｌを準備し、この半導体
基板ｌの主面上にトレンチ溝１４を選択的に掘り込むと
共に、所定位置に公知の手段で素子間分離用のフィール
ド酸化膜９およびチャネルカット層１０を形成させ（同
図（ａ））、かつトレンチ溝１４の全内面上に薄いゲー
ト酸化膜１１．それ以外の半導体基板ｌの主面上に薄い
ゲート酸化膜１２を共通になるように、シリコン酸化、
オキシナイトライドなどで形成させたのち、これらの全
面にポリシリコンなどの浮遊ゲート２となる第１４電層
を堆積形成させる（同図（ｂ））。

ついで、前記第１導電層を非等方性エツチングなどを用
いて選択的にエツチング除去することにより、トレンチ
溝１４の両画側面から底面上かけ、セルファラインで浮
遊ゲート２を形成させ（同図（Ｃ））、また、これらの
全面に、例えば、シリコン酸化膜、およびシリコン窒化
膜の２層構造などからなる絶縁膜を形成させて、前記浮
遊ゲート２面に層間絶縁膜１３を設けたのち、さらに、
これらの全面にポリシリコンなどの制御ゲート３となる
第２導電層を堆積形成させる（同図（ｄ））。

次に、前記第２導電層を適宜のエチング手段で選択的に
エツチング除去することにより、前記トレンチ溝１４内
での浮遊ゲート２面から半導体基板ｌの一部主面にかけ
て、つまり、一部が浮遊ゲート２上に層間絶縁膜１３を
介して重ね合わされるように制御ゲート３を形成させる
（同図（ｅ））。

その後９通常のプロセスと同様にして、前記半導体基板
１の主面上、およびトレンチ溝１４の底面上に、第２導
電形のソース領域４．およびドレイン領域５をそれぞれ
拡散形成させ、かつ層間絶縁膜８の形成、コンタクトホ
ール７の開口、およびアルミ配線６の形成をそれぞれに
なしく同図（ｆ））、このようにして、所期通りのこの
実施例構成によるフラッシュＥＥＦＲＯＭを完成させ得
るのである。

すなわち、この実施例装置の構成においては、半導体基
板の一部主面に掘り込んだトレンチ溝内に、セルファラ
インで浮遊ゲートを形成させ、かつこの浮遊ゲートに対
して、少なくともその一部が重ね合わされるように制御
ゲートを形成させているために、こ工でのメモリセルト
ランジスタを十分に小型化でき、この結果、高集積化に
適したフラッシュＥＥＦＲＯＭが得られる。

（発明の効果） 以上詳述したようにこの発明によれば、主面の一部にト
レンチ溝を形成させた第１導電形の半導体基板を設け、
この半導体基板の主面上に、少なくとも一部がトレンチ
溝の内面上に配置されるように、ゲート絶縁膜を介して
浮遊ゲートを形成させ、かつ少なくとも一部が浮遊ゲー
トに重ね合わされるように、ゲート絶縁膜を介して制御
ゲートを形成させ、また、半導体基板の主面上にソース
領域、およびトレンチ溝の内面上にドレイン領域をそれ
ぞれに形成させてメモリセルトランジスタを構成させた
ものであるから、浮遊ゲートをセルファライン的に形成
できると共に、従来の構成に比較して十分に微細化でき
、かつそのチャネル長についても、実質的に制御ゲート
のチャネル長に等しくし得て、１ビツト毎の単位セル面
積を相対的に小さくできるもので、この結果、メモリセ
ルトランジスタ自体の良好かつ効果的な小型化が可能に
なって、高集積化に適したこの種の半導体装置を容易に
提供でき、しかも、構造的にも比較的簡単で容易に実施
し得るなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例を適用した半導体装
置（フラッシュＥＥＰＲＯＭ）による１ビット単位セル
の構成を示す平面パターン図、同図（ｂ）および（Ｃ）
は同図（ａ）におけるＩｂ−ＩｂおよびＩｃ−Ｉｃ線部
でのそれぞれ模式的に示した断面図、第２図（ａ）　、
　（ｂ）は同上実施例装置での１ビット単位セルを示す
等価回路図、および４ビツトの単位セルを配置させたと
きの等価回路図、第３図（ａ）ないしくｆ）は同上実施
例装置の製造工程を順次にそれぞれ模式的に余す断面図
であり、また、第４図（ａ）は同上従来例による半導体
装置での１ビット単位セルの構成を示す平面パターン図
、同図（ｂ）および（Ｃ）は同図（ａ）でのＩＶｂ−１
１／ｂおよびＩＶ　ｃ　−ｒＶ　ｃ線部でのそれぞれに
模式的に示した断面図である。 ｌ・・・・半導体基板、２・・・・浮遊ゲート、３・・
・・制御ゲート（ワード線）、４・・・・ソース領域、
５・・・・ドレイン領域、６・・・・アルミ配線（ビッ
ト線）、７・・・・コンタクトホール、８．１３・・・
・層間絶縁膜、９・・・・フィールド酸化膜（素子間分
離領域）、１０・・・・チャネルカット層、１１．１２
・・・・ゲート酸化膜、１４・・・・トレンチ溝。 代理人　　大　　岩　　増　　雄

Claims (1)

【特許請求の範囲】
1. 主面の一部にトレンチ溝を形成させた第１導電形の半導
   体基板と、この半導体基板の主面上にあって、少なくと
   も一部が前記トレンチ溝の内面上に配置されるように、
   第１のゲート絶縁膜を介して形成された浮遊ゲートとな
   る第１の導電層、および少なくとも一部が前記第１の導
   電層に重ねられるように、第２のゲート絶縁膜を介して
   形成された制御ゲートとなる第２の導電層と、前記半導
   体基板の主面上、およびトレンチ溝の内面上に形成され
   たソース領域、およびドレイン領域となる第２導電形の
   第３の導電層とを有し、前記第１の導電層の少なくとも
   一部を、前記第３の導電層の少なくとも一部に、トンネ
   ル電流を通し得る薄い絶縁膜を介して重ね合わせたこと
   を特徴とする半導体装置。