JP2005136426A - Ｓｏｎｏｓ素子及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims abstract description 67
- 239000004065 semiconductor Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 125000006850 spacer group Chemical class 0.000 claims abstract description 33
- 230000000903 blocking effect Effects 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005121 nitriding Methods 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract 2
- 239000002784 hot electron Substances 0.000 description 15
- 230000005684 electric field Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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Abstract
【課題】 プログラム及び消去効率を増加させられ、セル間で電荷捕獲層の長さを均一にすることができる構造のＳＯＮＯＳ素子及びその製造方法を提供する。
【解決手段】 第１表面、第１表面に比べて低い高さを有する第２表面、ならびに第１表面と第２表面間にトレンチ側壁をなす第３表面を有する半導体基板と、半導体基板上に導入されるトンネル誘電層と、第３表面上のトンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、電荷捕獲層を覆ってトンネル誘電層上に導入される電荷遮断層と、電荷遮断層上に第１表面上から第３表面上を通って第２表面上に拡張されるように導入されるゲートと、ゲートに隣接する第１表面下に導入される第１不純物領域と、第１不純物領域に対向するように第２表面下に導入される第２不純物領域とを備えることを特徴とするＳＯＮＯＳ素子。
【選択図】 図７
【解決手段】 第１表面、第１表面に比べて低い高さを有する第２表面、ならびに第１表面と第２表面間にトレンチ側壁をなす第３表面を有する半導体基板と、半導体基板上に導入されるトンネル誘電層と、第３表面上のトンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、電荷捕獲層を覆ってトンネル誘電層上に導入される電荷遮断層と、電荷遮断層上に第１表面上から第３表面上を通って第２表面上に拡張されるように導入されるゲートと、ゲートに隣接する第１表面下に導入される第１不純物領域と、第１不純物領域に対向するように第２表面下に導入される第２不純物領域とを備えることを特徴とするＳＯＮＯＳ素子。
【選択図】 図７
Description
本発明は不揮発性メモリ半導体素子の製造に係り、特に高いプログラム及び消去効率を具現できるＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）形態のメモリ半導体素子及びその製造方法に関する。
現在、不揮発性メモリ半導体素子としてＳＯＮＯＳ素子に対する関心が集中している。ＳＯＮＯＳ素子は、フローティングゲートを導入する今までのスタックゲート形態の不揮発性メモリ素子とは異なり、フローティングゲートの代りに電荷捕獲層、例えばシリコン窒化物層を導入してメモリセルを構成している。
このようなＳＯＮＯＳ素子は、ＭＯＮＯＳ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子などと呼ばれている。また、特許文献１に開示されたように２ビット動作の具現に応用されている。特許文献１では、１つのゲート下に２つの分離された窒化物スペーサを導入して２ビット動作が具現できる技術を開示しており、この時に窒化物スペーサを導入するためにトレンチを形成すること、及びこのようなトレンチ下にチャンネルを具現するためにトレンチをゲートで埋めることが開示されている。
このようなＳＯＮＯＳ素子は、ＭＯＮＯＳ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子などと呼ばれている。また、特許文献１に開示されたように２ビット動作の具現に応用されている。特許文献１では、１つのゲート下に２つの分離された窒化物スペーサを導入して２ビット動作が具現できる技術を開示しており、この時に窒化物スペーサを導入するためにトレンチを形成すること、及びこのようなトレンチ下にチャンネルを具現するためにトレンチをゲートで埋めることが開示されている。
典型的なＳＯＮＯＳ素子のセル構成は図１Ａ及び図１Ｂのように提示しうる。
図１Ａ及び図２Ｂは、典型的なＳＯＮＯＳ素子のセル構成を説明するために概略的に示す図面である。
典型的なＳＯＮＯＳ素子のセル構成は図１Ａに示したように、シリコン半導体基板１０上に第１シリコン酸化物層２１、シリコン窒化物層２３、第２シリコン酸化物層２５からなるＯＮＯ層（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅｌａｙｅｒ）２０を形成し、その上にゲート３０を形成し、ゲート３０の近傍にドレインまたはソース領域として不純物領域４１及び４５を形成する構成でなる。
図１Ａ及び図２Ｂは、典型的なＳＯＮＯＳ素子のセル構成を説明するために概略的に示す図面である。
典型的なＳＯＮＯＳ素子のセル構成は図１Ａに示したように、シリコン半導体基板１０上に第１シリコン酸化物層２１、シリコン窒化物層２３、第２シリコン酸化物層２５からなるＯＮＯ層（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅｌａｙｅｒ）２０を形成し、その上にゲート３０を形成し、ゲート３０の近傍にドレインまたはソース領域として不純物領域４１及び４５を形成する構成でなる。
または、図１Ｂに示したように、ＯＮＯ層５０のいずれか一方の不純物領域、例えばソース領域４１方向にのみシリコン窒化物層５３が形成され、その上下にシリコン酸化物層達５１及び５３が導入されるローカルＳＯＮＯＳ素子形態が典型的なＳＯＮＯＳ素子構成として提示されうる。
ところが、このように図１Ａ及び図１Ｂに示されたような典型的なＳＯＮＯＳ素子では素子の動作において相対的に高い動作電圧が要求され、消耗電流が多少大きくなることが改善されなければならない要素として認識されている。
ところが、このように図１Ａ及び図１Ｂに示されたような典型的なＳＯＮＯＳ素子では素子の動作において相対的に高い動作電圧が要求され、消耗電流が多少大きくなることが改善されなければならない要素として認識されている。
例えば、ＳＯＮＯＳ素子のプログラム動作はチャンネルホット電子注入（ＣＨＥＩ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）などでなされているが、ＣＨＥＩによってシリコン窒化物層２３または５３に捕獲される電子の数はチャンネルの反転された領域を通ってドレイン領域４５からソース領域４１に達する数に比べて非常に少ない。従って、図１Ａ及び図１Ｂに示されたような構造ではプログラム動作時にホット電子の数を増やすために高い電圧Ｖｐｐをソース領域４１に印加することが要求されている。一方、ＳＯＮＯＳ素子の消去動作は主にチャンネルホットホール注入（Ｃｈａｎｎｅｌ Ｈｏｔ Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ）でなされるが、この場合にも消去のためにゲート３０に高い電圧Ｖｅｅを印加することが要求されている。
このような高い電圧の印加により、第１シリコン酸化物層２１は厚くなくてはならず、これによって動作のための消耗電流もまた相対的に大きくなる。
このようなプログラム及び消去動作時に高い電圧の印加が要求される傾向は、図１Ｂに示されたようなローカルＳＯＮＯＳ素子で多少緩和されうるが、図１Ｂに示されたようなローカルＳＯＮＯＳ素子であってもこのような問題は完全に解決され難い。また、ローカルＳＯＮＯＳ素子ではシリコン窒化物層５３をソース領域４１に隣接する部分にのみローカル化して形成する過程でＯＮＯ誤整列が発生しうる。
このようなプログラム及び消去動作時に高い電圧の印加が要求される傾向は、図１Ｂに示されたようなローカルＳＯＮＯＳ素子で多少緩和されうるが、図１Ｂに示されたようなローカルＳＯＮＯＳ素子であってもこのような問題は完全に解決され難い。また、ローカルＳＯＮＯＳ素子ではシリコン窒化物層５３をソース領域４１に隣接する部分にのみローカル化して形成する過程でＯＮＯ誤整列が発生しうる。
すなわち、ローカルシリコン窒化物層５３を設定するために写真工程を伴うが、ローカルシリコン窒化物層５３を設定するための第１写真工程とゲート３０を設定するための第２写真工程との間に誤整列が発生しうる。これにより、ＳＯＮＯＳセル間でローカルシリコン窒化物層５３の長さが不均一になることがあり、これは結局、それぞれのＳＯＮＯＳ素子が相異なるしきい電圧及び消去速度などを有するようになるセル間特性の不均一を引き起こす。
本発明が解決しようとする課題は、プログラム及び消去効率を増加させられ、セル間で電荷捕獲層の長さを均一にすることができる構造のＳＯＮＯＳ素子及びその製造方法を提供するところにある。
前記課題を達成するための本発明の一態様によるＳＯＮＯＳ素子は、第１表面、前記第１表面に比べて低い高さを有する第２表面、ならびに前記第１表面と前記第２表面間に側壁をなす第３表面を有する半導体基板と、前記半導体基板上に導入されるトンネル誘電層と、前記第３表面上の前記トンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、前記電荷遮断層上に前記第１表面上から前記第３表面上を通って前記第２表面上に拡張されるように導入されるゲートと、前記ゲートに隣接する前記第１表面下に導入される第１不純物領域と、前記第１不純物領域に対向するように前記第２表面下に導入される第２不純物領域とを備えて構成されうる。
ここで、前記第１不純物領域は前記第３表面と一定の間隔で離隔して導入され、前記第３表面上の前記電荷捕獲層と対向しうる。
前記トンネル誘電層はシリコン酸化物層を含んで構成されうる。
前記電荷捕獲層はシリコン窒化物またはアルミニウム酸化物を含んで構成しうる。
前記トンネル誘電層はシリコン酸化物層を含んで構成されうる。
前記電荷捕獲層はシリコン窒化物またはアルミニウム酸化物を含んで構成しうる。
前記電子遮断層はシリコン酸化物層を含んで構成されうる。
前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域でありうる。
前記課題を達成するための本発明の他の一態様によるＳＯＮＯＳ素子は、表面にトレンチを有する半導体基板と、前記半導体基板上に前記トレンチの側壁及び底表面上に延びるように導入されるトンネル誘電層と、前記トレンチの側壁上の前記トンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、前記電荷遮断層上に前記半導体基板の表面上から前記トレンチの側壁上を通って前記トレンチの底面の一部上に拡張されるように導入されるゲートと、前記ゲートに隣接する前記半導体基板の表面下に導入される第１不純物領域と、前記トレンチの底面下に導入される第２不純物領域とを備えて構成されうる。
前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域でありうる。
前記課題を達成するための本発明の他の一態様によるＳＯＮＯＳ素子は、表面にトレンチを有する半導体基板と、前記半導体基板上に前記トレンチの側壁及び底表面上に延びるように導入されるトンネル誘電層と、前記トレンチの側壁上の前記トンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、前記電荷遮断層上に前記半導体基板の表面上から前記トレンチの側壁上を通って前記トレンチの底面の一部上に拡張されるように導入されるゲートと、前記ゲートに隣接する前記半導体基板の表面下に導入される第１不純物領域と、前記トレンチの底面下に導入される第２不純物領域とを備えて構成されうる。
ここで、前記第１不純物領域は前記トレンチの側壁と一定の間隔で離隔して導入され、前記側壁上の前記電荷捕獲層と対向しうる。
前記課題を達成するための本発明の一態様によるＳＯＮＯＳ素子の製造方法は、第１表面、前記第１表面に比べて低い高さを有する第２表面、及び前記第１表面と前記第２表面間に側壁をなす第３表面を有する半導体基板を導入する段階と、前記半導体基板上にトンネル誘電層を形成する段階と、前記第３表面上の前記トンネル誘電層上にスペーサ形態で電荷捕獲層を形成する段階と、前記電荷捕獲層を覆うように前記トンネル誘電層上に電荷遮断層を形成する段階と、前記電荷遮断層上に前記第１表面上から前記第３表面上を通って前記第２表面上に拡張されたゲートを形成する段階と、前記ゲートに隣接する前記第１表面下に第１不純物領域を形成する段階と、前記第１不純物領域に対向するように前記第２表面下に第２不純物領域を形成する段階とを含む。
前記課題を達成するための本発明の一態様によるＳＯＮＯＳ素子の製造方法は、第１表面、前記第１表面に比べて低い高さを有する第２表面、及び前記第１表面と前記第２表面間に側壁をなす第３表面を有する半導体基板を導入する段階と、前記半導体基板上にトンネル誘電層を形成する段階と、前記第３表面上の前記トンネル誘電層上にスペーサ形態で電荷捕獲層を形成する段階と、前記電荷捕獲層を覆うように前記トンネル誘電層上に電荷遮断層を形成する段階と、前記電荷遮断層上に前記第１表面上から前記第３表面上を通って前記第２表面上に拡張されたゲートを形成する段階と、前記ゲートに隣接する前記第１表面下に第１不純物領域を形成する段階と、前記第１不純物領域に対向するように前記第２表面下に第２不純物領域を形成する段階とを含む。
前記課題を達成するための本発明の他の一態様によるＳＯＮＯＳ素子の製造方法は、半導体基板上にトレンチを形成する段階と、前記半導体基板上に前記トレンチの側壁及び底表面上に延びるようにトンネル誘電層を形成する段階と、前記トレンチの側壁上の前記トンネル誘電層上にスペーサ形態で電荷捕獲層を形成する段階と、前記電荷捕獲層を覆うように前記トンネル誘電層上に電荷遮断層を形成する段階と、前記電荷遮断層上に前記半導体基板の表面上から前記トレンチの側壁上を通って前記トレンチの底面の一部上に拡張されるゲートを形成する段階と、前記ゲートに隣接する前記半導体基板の表面下に第１不純物領域を形成する段階と、前記トレンチの底下に第２不純物領域を形成する段階とを含む。
前記電荷捕獲層を形成する段階は、前記トンネル誘電層上を窒化させて電荷捕獲層を形成する段階と、前記電荷捕獲層を異方性エッチングしてスペーサ形態で形成する段階とを含んでもよい。
前記電荷捕獲層を形成する段階は、前記トンネル誘電層上に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ）によって電荷捕獲層を形成する段階と、前記電荷捕獲層を異方性エッチングしてスペーサ形態で形成する段階とを含んでもよい。
前記電荷捕獲層を形成する段階は、前記トンネル誘電層上に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ）によって電荷捕獲層を形成する段階と、前記電荷捕獲層を異方性エッチングしてスペーサ形態で形成する段階とを含んでもよい。
本発明によれば、プログラム及び消去効率を増加させられ、セル間で電荷捕獲層の長さを均一にすることができる構造のＳＯＮＯＳ素子及びその製造方法を提供しうる。
本発明によれば、セル面積の縮少が可能であり、ＯＮＯ誤整列発生を排除するローカルＳＯＮＯＳ素子の構造を提示しうる。このような本発明によるＳＯＮＯＳ素子は、電荷捕獲層がトレンチ側壁に位置することによってホット電子の注入及びホットホールの注入時に注入効率を大きく増加させられる。これにより、ＳＯＮＯＳ素子のプログラム及び消去時に非常に高い効率を具現しうる。
本発明によれば、セル面積の縮少が可能であり、ＯＮＯ誤整列発生を排除するローカルＳＯＮＯＳ素子の構造を提示しうる。このような本発明によるＳＯＮＯＳ素子は、電荷捕獲層がトレンチ側壁に位置することによってホット電子の注入及びホットホールの注入時に注入効率を大きく増加させられる。これにより、ＳＯＮＯＳ素子のプログラム及び消去時に非常に高い効率を具現しうる。
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
本発明の実施例では１ビット動作のためのローカルＳＯＮＯＳ素子のセル構造を新たに提示する。本発明の実施例によるＳＯＮＯＳ素子のセル構造は電荷捕獲層をスペーサ形態で具現することを提示する。具体的に、ＳＯＮＯＳ素子のセル構造は電荷捕獲層に隣接するドレインまたはソース領域としての第１不純物領域と、それと対向するソースまたはドレイン領域としての第２不純物領域とを含み、電荷捕獲層は第２不純物領域と対向してトレンチにスペーサ形態で具現される。
本発明の実施例では１ビット動作のためのローカルＳＯＮＯＳ素子のセル構造を新たに提示する。本発明の実施例によるＳＯＮＯＳ素子のセル構造は電荷捕獲層をスペーサ形態で具現することを提示する。具体的に、ＳＯＮＯＳ素子のセル構造は電荷捕獲層に隣接するドレインまたはソース領域としての第１不純物領域と、それと対向するソースまたはドレイン領域としての第２不純物領域とを含み、電荷捕獲層は第２不純物領域と対向してトレンチにスペーサ形態で具現される。
このような電荷捕獲層を具現するために、半導体基板の第１表面より低い高さを有する第２表面を半導体基板の表面に具備させ、第２表面と第１表面との段差部位である側壁として第３表面を半導体基板の表面に具備させる。すなわち、半導体基板表面にトレンチを導入することによって、半導体基板の表面である第１表面とトレンチの底表面である第２表面とが段差を有するようにする。そして、トレンチの側壁である第３表面上に、トレンチの導入により形成された段差によってスペーサ形態で導入される電荷捕獲層を具備させる。
この時、トレンチの底表面である第２表面下に第２不純物領域を構成し、トレンチの側壁と一定の間隔で離隔する半導体基板表面である第１表面下に第１不純物領域を構成し、スペーサを覆うようにゲートを形成することによって、本発明の実施例によるＳＯＮＯＳ素子が基本的に構成される。
このように構成されるＳＯＮＯＳ素子のプログラム動作時に、ゲート下のチャンネル領域にゲートへの電圧印加によって生成される反転領域に沿ってドレイン領域からソース領域まで電子が流れるときに多くのホット電子がスペーサ形態の電荷捕獲層に到達するようになる。これは電子が流れる方向の対向面に直接的にスペーサ形態の電荷捕獲層が位置することで、ホット電子がトンネル誘電層をトンネルリングする確率をさらに高めることができ、また、ゲートの下方向に生成される垂直電界だけでなくドレイン領域からソース領域または電荷捕獲層に生成される水平電界がホット電子の電荷捕獲層への注入に役立つためである。これは図１Ａ及び図１Ｂに示されたように、従来のＳＯＮＯＳ素子の構造ではホット電子の注入に垂直電界が決定的に影響を及ぼすこととは相異なる。
このように構成されるＳＯＮＯＳ素子のプログラム動作時に、ゲート下のチャンネル領域にゲートへの電圧印加によって生成される反転領域に沿ってドレイン領域からソース領域まで電子が流れるときに多くのホット電子がスペーサ形態の電荷捕獲層に到達するようになる。これは電子が流れる方向の対向面に直接的にスペーサ形態の電荷捕獲層が位置することで、ホット電子がトンネル誘電層をトンネルリングする確率をさらに高めることができ、また、ゲートの下方向に生成される垂直電界だけでなくドレイン領域からソース領域または電荷捕獲層に生成される水平電界がホット電子の電荷捕獲層への注入に役立つためである。これは図１Ａ及び図１Ｂに示されたように、従来のＳＯＮＯＳ素子の構造ではホット電子の注入に垂直電界が決定的に影響を及ぼすこととは相異なる。
このように垂直電界だけでなく水平電界がホット電子の注入に役立つので、ホット電子の注入効率が相対的に高まる。従って、プログラム効率を増加させられ、これはすなわちプログラム時に低い電圧印加を誘導しうることを意味する。これによってプログラムに要求される電力の消耗を下げられる。
また、消去動作時のホットホールの注入に水平電界がまた同様に役立つので、ホットホール注入効率を増加させられる。従って、消去動作時に要求される電圧を下げられ、また電力消耗を下げられる。
一方、本発明の実施例では電荷捕獲層をトレンチを利用したスペーサ形態で形成するので、電荷捕獲層の長さがセル間で実質的に対等な長さで形成されるように自然に誘導しうる。スペーサの幅は結局スペーサのために導入される層の厚さに依存するようになるので、セル毎に形成される電荷捕獲層の幅は実質的に一定になり、その高さもまたトレンチの深さに依存して実質的に一定になる。従って、セル間でのＳＯＮＯＳ素子の特性変化を防止でき、各セルが均一な特性を持ちうる。すなわち、従来の場合での誤整列によるセル間特性の不均一を効果的に克服しうる。
一方、本発明の実施例では電荷捕獲層をトレンチを利用したスペーサ形態で形成するので、電荷捕獲層の長さがセル間で実質的に対等な長さで形成されるように自然に誘導しうる。スペーサの幅は結局スペーサのために導入される層の厚さに依存するようになるので、セル毎に形成される電荷捕獲層の幅は実質的に一定になり、その高さもまたトレンチの深さに依存して実質的に一定になる。従って、セル間でのＳＯＮＯＳ素子の特性変化を防止でき、各セルが均一な特性を持ちうる。すなわち、従来の場合での誤整列によるセル間特性の不均一を効果的に克服しうる。
図２から図７は本発明の実施例によるＳＯＮＯＳ素子及びその製造方法を説明するために概略的に示した図面である。
図２は本発明の実施例によるＳＯＮＯＳ素子を具現するために半導体基板１００にトレンチ１１０を形成する段階を概略的に示す。図２に示すように、スペーサ形態で導入される電荷捕獲層が望ましくはドレイン領域としての第１不純物領域に水平方向に対向する位置または高さレベルに導入されるようにトレンチ１１０を半導体基板１００表面に形成する。
図２は本発明の実施例によるＳＯＮＯＳ素子を具現するために半導体基板１００にトレンチ１１０を形成する段階を概略的に示す。図２に示すように、スペーサ形態で導入される電荷捕獲層が望ましくはドレイン領域としての第１不純物領域に水平方向に対向する位置または高さレベルに導入されるようにトレンチ１１０を半導体基板１００表面に形成する。
このようなトレンチ１１０の形成は、異方性エッチングを半導体基板１００表面に選択的に行うことで具現しうる。このようなトレンチ１１０の形成によって、半導体基板１００の表面である第１表面１２１、トレンチ１１０の底面である第２表面１２３、及びトレンチ１１０の側面である第３表面１２５が準備されうる。すなわち、第２表面１２３が第１表面１２１との間で段差を形成し、より低い高さを有するように準備されうる。
図３はトンネル誘電層２１０、及び電荷捕獲層のためのスペーサ層２３０を形成する段階を概略的に示す。図３に示すように、トレンチ１１０が形成された半導体基板１００表面上にトンネル誘電層２１０を形成する。トンネル誘電層２１０としてはシリコン酸化物層などのような絶縁層が用いられる。このようなトンネル誘電層２１０は熱的酸化法や、ＣＶＤ法で形成されうる。
このように形成されたトンネル誘電層２１０上に、電荷捕獲層のためのスペーサ層２３０を形成する。このようなスペーサ層は電荷捕獲が可能な層、例えば、シリコン窒化物層、アルミニウム酸化物（Ａｌ2Ｏ3）層、または捕獲サイトを具備した酸化物層などで形成しうる。シリコン窒化物層を形成する場合、トンネル誘電層２１０上に窒化処理を施すか、またはＣＶＤ法を利用してスペーサ層２３０を形成しうる。このようなスペーサ層２３０の厚さは後続して形成されるスペーサ形態の電荷捕獲層の幅を設定する要素として作用するので、具現しようとする電荷捕獲層の幅に基づいてスペーサ層２３０の厚さを設定する。
図４はスペーサ層２３０をスペーサエッチングしてスペーサ形態の電荷捕獲層２３１を形成する段階を概略的に示す。図４に示すように、スペーサ層２３０をスペーサエッチング過程に従って、例えば、異方性乾式エッチングしてトレンチ１１０の側壁上に、すなわち、第３表面上にスペーサ形態の電荷捕獲層２３１を形成する。このような電荷捕獲層２３１の線幅はスペーサ層２３０の厚さに依存するので、非常に狭い線幅でも形成されうる。さらに、電荷捕獲層２３１が非常に狭い線幅で具現されるので、ＳＯＮＯＳ素子全体の構造は非常に小さな面積で形成されうる。すなわち、スケールダウンまたはセル面積の縮少が非常に効果的になされうる。
図５は電荷捕獲層２３１上に電荷遮断層２５０を形成する段階を概略的に示す。図５に示すように、電荷捕獲層２３１を覆うようにトンネル誘電層２１０上に電荷遮断層２５０を絶縁物質などで形成する。電荷遮断層２５０は一般的にシリコン酸化物層で形成でき、この時、熱的酸化法やＣＶＤ法などが電荷遮断層２５０を形成するのに利用されうる。また、電荷遮断層２５０はシリコン窒化物層及びシリコン酸化物層の二重膜でも形成されうる。
このようにしていわゆるＳＯＮＯＳ素子のＯＮＯ層２００を形成する。
図６は電荷遮断層２５０上にゲート３００を形成する段階を概略的に示す。図６に示すように、ＯＮＯ層２００上に導電層、例えば、導電性多結晶シリコン層を形成し、写真エッチング工程などでパターニングしてゲート３００を形成する。ゲート３００は半導体基板１００の第１表面１２１上からトレンチ１１０の側壁である第３表面１２５上を通ってトレンチ１１０の底面である第２表面１２３上に延びて拡張されるように形成される。すなわち、トレンチ１１０を一部のみ満たし、トレンチ１１０の底部位を一部満たさないように形成する。
図６は電荷遮断層２５０上にゲート３００を形成する段階を概略的に示す。図６に示すように、ＯＮＯ層２００上に導電層、例えば、導電性多結晶シリコン層を形成し、写真エッチング工程などでパターニングしてゲート３００を形成する。ゲート３００は半導体基板１００の第１表面１２１上からトレンチ１１０の側壁である第３表面１２５上を通ってトレンチ１１０の底面である第２表面１２３上に延びて拡張されるように形成される。すなわち、トレンチ１１０を一部のみ満たし、トレンチ１１０の底部位を一部満たさないように形成する。
このようなゲート３００のパターニング過程で、ゲート３００によって露出される電荷遮断層２５０部分及びその下部のトンネル誘電層２１０部分がエッチングされて除去されることもあるが、必要に応じて図６に示したように残存させることもある。
図７はゲート３００の近傍にドレインまたはソース領域である第１及び第２不純物領域４５０及び４１０を形成する段階を概略的に示す。図７に示すように、ゲート３００に隣接する半導体基板１００にイオン注入過程を利用して不純物をドーピングし、ドレインまたはソース領域である第１及び第２不純物領域４５０及び４１０を形成する。このような第１不純物領域４５０及び第２不純物領域４１０を形成するイオン注入工程は、同時または順に進みうる。またジャンクションの構造は単一ドレイン、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）、ＰＬＤＤ（Ｐｏｃｋｅｔ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）などの構造で形成しうる。
図７はゲート３００の近傍にドレインまたはソース領域である第１及び第２不純物領域４５０及び４１０を形成する段階を概略的に示す。図７に示すように、ゲート３００に隣接する半導体基板１００にイオン注入過程を利用して不純物をドーピングし、ドレインまたはソース領域である第１及び第２不純物領域４５０及び４１０を形成する。このような第１不純物領域４５０及び第２不純物領域４１０を形成するイオン注入工程は、同時または順に進みうる。またジャンクションの構造は単一ドレイン、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）、ＰＬＤＤ（Ｐｏｃｋｅｔ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）などの構造で形成しうる。
次に、ゲート３００、または第１及び第２不純物領域４５０及び４１０上にポリサイド工程、またはタングステンシリサイド（ＷＳｉX）、コバルトシリサイド（ＣｏＳｉX）、チタンシリサイド（ＴｉＳｉX）などを形成するためのサリサイド工程を行える。
一方、このような工程の順序によって本実施例のＳＯＮＯＳ素子を形成する際、図１Ａまたは図１Ｂに示されたように従来のＳＯＮＯＳ素子を形成する場合に比べて総マスクの増加を防止できる。
一方、このような工程の順序によって本実施例のＳＯＮＯＳ素子を形成する際、図１Ａまたは図１Ｂに示されたように従来のＳＯＮＯＳ素子を形成する場合に比べて総マスクの増加を防止できる。
図７を再び参照すれば、このような過程による本発明の実施例によるＳＯＮＯＳ素子は、ゲート３００に隣接する半導体基板１００の本来の表面である第１表面１２１の下に望ましくはドレイン領域である第１不純物領域４５０が形成され、トレンチ１１０の底面であって第１表面に比べて低い高さを有する第２表面１２３の下に望ましくはソース領域である第２不純物領域４１０が形成される。そして、第１不純物領域４５０と第２不純物領域４１０間の半導体基板１００部分、ゲート３００の下部分はトランジスタのチャンネル領域１０１として設定される。この時、第１不純物領域４５０とトレンチ１１０の側壁である第３表面１２５とは、一定の間隔で離隔して前記チャンネル領域１０１が第１表面１２１の下にも延びるように許容する。
このように構成される本発明の実施例によるＳＯＮＯＳ素子は、プログラムまたは消去動作において高い効率を具現しうる。プログラム動作を実例を挙げて説明すれば、図８に示すとおりである。
図８は本発明の実施例によるＳＯＮＯＳ素子のプログラム及び消去動作を説明するために概略的に示した図面である。
図８は本発明の実施例によるＳＯＮＯＳ素子のプログラム及び消去動作を説明するために概略的に示した図面である。
図８に示すように、本発明の実施例によるＳＯＮＯＳ素子のプログラム動作は、望ましくソース領域である第２不純物領域４１０にプログラム電圧Ｖｐｐを印加し、ゲート３００を正（＋）に帯電させることによって行われる。この時、ドレイン領域である第１不純物領域４５０は接地されうる。ゲート３００への帯電によって第２不純物領域４１０と第１不純物領域４５０間のチャンネル領域１０１には反転領域が生成され、このような反転領域を通じてドレイン領域である第１不純物領域４５０からソース領域である第２不純物領域４１０に電子が流れる。このような電子の流れの中にはホット電子が存在し、このようなホット電子はゲート３００の下方に生成された垂直電界ＥV及び水平電界ＥLによってトンネル誘電層２１０を透過し、電荷捕獲層２３１に捕獲される。
この時、電荷捕獲層２３１はトレンチ１１０の存在によって電子の流れと垂直に対面する位置に存在するので、電荷捕獲層２３１に注入されるホット電子は垂直電界ＥVに助けられてトンネリングされるだけなく、水平電界ＥLに引き寄せられてトンネリングされる。すなわち、反転領域に沿って流れる電子の流れは図８の点線矢印で表されうるが、電荷捕獲層２３１が電子流れに対して垂直に対面する位置に存在するので、ホット電子が水平電界ＥLに引き寄せられてトンネリングされる確率も大きく高まる。これにより、ホット電子全体が電荷捕獲層２３１に注入される確率が非常に高まる。
従って、プログラム動作時に電荷捕獲層２３１へのホット電子の注入効率を大きく増加させられる。これは、すなわち、プログラム動作時に印加せねばならないプログラム電圧Ｖｐｐを相対的に低められることを意味する。これにより、トンネル誘電層２１０などを厚く具現する必要がなく、消耗電流が大きく減るようになる。
一方、消去動作時にも同様に、垂直電界ＥVだけでなく水平電界ＥLがホットホールに作用しうる。これにより、ホットホールもまた水平電界に引き寄せられて電荷捕獲層２３１に高い効率で注入されうる。従って、消去動作のためにゲート３００に印加する電圧Ｖｅｅを低められる。これにより、消耗電流を大きく減らせる。
以上、本発明を具体的な実施例を挙げて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当業者によりその変形や改良が可能であると理解されなければならないことは明らかである。
（産業上の利用可能性）
本発明は半導体メモリ素子、特に、リフレッシュの反復なしにデータを保存できる不揮発性メモリ素子、例えば、ＳＯＮＯＳ素子の製造に利用されうる。
（産業上の利用可能性）
本発明は半導体メモリ素子、特に、リフレッシュの反復なしにデータを保存できる不揮発性メモリ素子、例えば、ＳＯＮＯＳ素子の製造に利用されうる。
１００ 半導体基板、１０１ チャンネル領域、１１０ トレンチ、１２１ 半導体基板の第１表面、１２３ 半導体基板の第２表面、１２５ 半導体基板の第３表面、２００ ＯＮＯ層、２１０ トンネル誘電層、２３１ スペーサ形態の電荷捕獲層、２５０ 電荷遮断層、３００ ゲート、４１０ 第２不純物領域、４５０ 第１不純物領域
Claims (17)
- 第１表面、前記第１表面に比べて低い高さを有する第２表面、ならびに前記第１表面と前記第２表面との間に垂直な側壁をなす第３表面を有する半導体基板と、
前記半導体基板上に導入されるトンネル誘電層と、
前記第３表面上の前記トンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、
前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、
前記電荷遮断層上に前記第１表面上から前記第３表面上を通って前記第２表面上に拡張されるように導入されるゲートと、
前記ゲートに隣接する前記第１表面の下に導入される第１不純物領域と、
前記第１不純物領域に対向するように前記第２表面の下に導入される第２不純物領域と、
を備えることを特徴とするＳＯＮＯＳ素子。 - 前記第１不純物領域は、前記第３表面と一定の間隔で離隔するように導入されて前記第３表面上の前記電荷捕獲層と対向することを特徴とする請求項１に記載のＳＯＮＯＳ素子。
- 前記トンネル誘電層は、シリコン酸化物層を含むことを特徴とする請求項１に記載のＳＯＮＯＳ素子。
- 前記電荷捕獲層は、シリコン窒化物またはアルミニウム酸化物を含むことを特徴とする請求項１に記載のＳＯＮＯＳ素子。
- 前記電荷遮断層は、シリコン酸化物層を含むことを特徴とする請求項１に記載のＳＯＮＯＳ素子。
- 前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域であることを特徴とする請求項１に記載のＳＯＮＯＳ素子。
- 表面にトレンチを有する半導体基板と、
前記半導体基板上に前記トレンチの側壁及び底表面上に延びるように導入されるトンネル誘電層と、
前記トレンチの側壁上の前記トンネル誘電層上にスペーサ形態で導入される電荷捕獲層と、
前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、
前記電荷遮断層上に前記半導体基板の表面上から前記トレンチの側壁上を通って前記トレンチの底の一部上に拡張されるように導入されるゲートと、
前記ゲートに隣接する前記半導体基板の表面下に導入される第１不純物領域と、
前記トレンチの底下に導入される第２不純物領域と、
を備えることを特徴とするＳＯＮＯＳ素子。 - 前記第１不純物領域は、前記トレンチの側壁と一定の間隔で離隔するように導入されて前記側壁上の前記電荷捕獲層と対向することを特徴とする請求項７に記載のＳＯＮＯＳ素子。
- 前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域であることを特徴とする請求項７に記載のＳＯＮＯＳ素子。
- 第１表面、前記第１表面に比べて低い高さを有する第２表面、ならびに前記第１表面と前記第２表面との間に側壁をなす第３表面を有する半導体基板を導入する段階と、
前記半導体基板上にトンネル誘電層を形成する段階と、
前記第３表面上の前記トンネル誘電層上にスペーサ形態で電荷捕獲層を形成する段階と、
前記電荷捕獲層を覆うように前記トンネル誘電層上に電荷遮断層を形成する段階と、
前記電荷遮断層上に前記第１表面上から前記第３表面上を通って前記第２表面上に拡張されるゲートを形成する段階と、
前記ゲートに隣接する前記第１表面下に第１不純物領域を形成する段階と、
前記第１不純物領域に対向するように前記第２表面下に第２不純物領域を形成する段階と、
を含むことを特徴とするＳＯＮＯＳ素子の製造方法。 - 半導体基板上にトレンチを形成する段階と、
前記半導体基板上に前記トレンチの側壁及び底表面上に延びるようにトンネル誘電層を形成する段階と、
前記トレンチの側壁上の前記トンネル誘電層上にスペーサ形態で電荷捕獲層を形成する段階と、
前記電荷捕獲層を覆うように前記トンネル誘電層上に電荷遮断層を形成する段階と、
前記電荷遮断層上に前記半導体基板の表面上から前記トレンチの側壁上を通って前記トレンチの底面の一部上に拡張されるゲートを形成する段階と、
前記ゲートに隣接する前記半導体基板の表面下に第１不純物領域を形成する段階と、
前記トレンチの底下に第２不純物領域を形成する段階と、
を含むことを特徴とするＳＯＮＯＳ素子の製造方法。 - 前記電荷捕獲層を形成する段階は、
前記トンネル誘電層を窒化させて電荷捕獲層を形成する段階と、
前記電荷捕獲層を異方性エッチングしてスペーサ形態に形成する段階と、
を含むことを特徴とする請求項１０に記載のＳＯＮＯＳ素子の製造方法。 - 前記電荷捕獲層を形成する段階は、
前記トンネル誘電層上に化学気相蒸着で電荷捕獲層を形成する段階と、
前記電荷捕獲層を異方性エッチングしてスペーサ形態に形成する段階と、
を含むことを特徴とする請求項１０に記載のＳＯＮＯＳ素子の製造方法。 - トレンチを有する半導体基板と、
前記半導体基板上に導入されるトンネル誘電層と、
前記トンネル誘電層上に前記トレンチの側壁に隣接するようにスペーサ形態で導入される電荷捕獲層と、
前記電荷捕獲層を覆って前記トンネル誘電層上に導入される電荷遮断層と、
前記電荷遮断層上に前記半導体基板上から前記トレンチの側壁上を通って前記トレンチの底上に達するように拡張されて前記トレンチを埋めるように導入されるゲートと、
を備えることを特徴とするＳＯＮＯＳ素子。 - 前記ゲートに隣接する前記半導体基板の表面の下に導入される第１不純物領域と、
前記第１不純物領域に対向するように前記トレンチの底下に導入される第２不純物領域と、
を備えることを特徴とする請求項１４に記載のＳＯＮＯＳ素子。 - 前記第１不純物領域は、前記トレンチから一定の間隔で離隔して形成されることを特徴とする請求項１５に記載のＳＯＮＯＳ素子。
- 前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域であることを特徴とする請求項１５に記載のＳＯＮＯＳ素子。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030076211A KR100546391B1 (ko) | 2003-10-30 | 2003-10-30 | 소노스 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005136426A true JP2005136426A (ja) | 2005-05-26 |
Family
ID=34545605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004316230A Pending JP2005136426A (ja) | 2003-10-30 | 2004-10-29 | Ｓｏｎｏｓ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7199421B2 (ja) |
| JP (1) | JP2005136426A (ja) |
| KR (1) | KR100546391B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5007017B2 (ja) * | 2004-06-30 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100598106B1 (ko) * | 2004-08-27 | 2006-07-07 | 삼성전자주식회사 | 소노스 기억 셀 및 그 형성 방법 |
| KR100701701B1 (ko) * | 2005-08-30 | 2007-03-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100771923B1 (ko) * | 2005-09-12 | 2007-11-01 | 삼성전자주식회사 | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100734317B1 (ko) * | 2006-05-16 | 2007-07-02 | 삼성전자주식회사 | 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7199421B2 (en) | 2007-04-03 |
| KR20050041154A (ko) | 2005-05-04 |
| US20050093058A1 (en) | 2005-05-05 |
| KR100546391B1 (ko) | 2006-01-26 |
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|
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|
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