KR100546391B1 - 소노스 소자 및 그 제조 방법 - Google Patents

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Abstract

소노스(SONOS) 소자 및 그 제조 방법을 제시한다. 본 발명의 일 관점에 따른 소노스(SONOS) 소자는, 제1표면과 제1표면에 비해 낮은 표고를 가지는 제2표면과 제1표면과 제2표면 사이에 트렌치(trench) 측벽을 이루는 제3표면을 가지는 반도체 기판과, 반도체 기판 상에 도입되는 터널(tunnel) 유전층, 제3표면 상의 터널 유전층 상에 스페이서(spacer) 형태로 도입된 전하 포획층(charge trapping layer), 전하 포획층을 덮으며 터널 유전층 상에 도입된 전하 차단층, 전하 차단층 상에 제1표면 상으로부터 제3표면 상을 지나 제2표면 상으로 확장되게 도입된 게이트, 게이트에 인근하는 제1표면 아래에 도입된 제1불순물 영역, 및 제1불순물 영역에 대향되게 제3표면 아래에 도입된 제2불순물 영역을 포함하여 구성될 수 있다.
SONOS, 프로그램, 소거, 오정렬, 트렌치

Description

소노스 소자 및 그 제조 방법{SONOS device and manufacturing method therefor}
도 1a 및 도 1b는 전형적인 소노스(SONOS) 소자의 셀 구성을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 소노스(SONOS) 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 8은 본 발명의 실시예에 따른 소노스 소자의 프로그램(program) 및 소거(erase) 동작을 설명하기 위해서 개략적으로 도시한 도면이다.
본 발명은 비휘발성 메모리(memory) 반도체 소자 제조에 관한 것으로, 특히, 높은 프로그램(program) 및 소거(erase) 효율을 구현할 수 있는 소노스(SONOS: Silicon Oxide-Nitride Oxide-Silicon) 형태의 메모리 반도체 소자 및 그 제조 방법에 관한 것이다.
현째, 비휘발성 메모리 반도체 소자로서 소노스 소자에 대한 관심이 집중되고 있다. 소노스 소자는 플로팅 게이트(floating gate)를 도입하는 이제까지의 스택 게이트(stack gates) 형태의 비휘발성 메모리 소자와 달리, 플로팅 게이트를 대신에 전하 포획층(charge trapping layer), 예컨대, 실리콘 질화물층 도입하여 메모리 셀을 구성하고 있다.
이러한 소노스 소자는 모노스(MONOS) 소자 등으로도 일컬어지고 있다. 또한, “Chih-Hung Lin” 등에 의한 미국 특허 제6,249,022 호(“Trench flash memory with nitride spacers for electron trapping”, 2001년 6월 19일 등록)에 제시된 바와 같이 2 비트(bit) 동작을 구현하는 데 응용되고 있기도 하다. 미국 특허 제6,249,022 호에는 하나의 게이트 아래에 두 개의 분리된 질화물 스페이서를 도입하여 2 비트 동작이 구현되도록 하는 바가 제시되고 있으며, 이때, 질화물 스페이서를 도입하기 위해서 트렌치를 형성하는 바가 제시되고 있으며, 이러한 트렌치 아래에 채널을 구현하기 위해서 트렌치를 게이트로 채우는 바가 제시되고 있다.
그럼에도 불구하고, 전형적인 소노스 소자의 셀 구성은 다음의 도 1a 및 도 1b에 제시된 바와 같이 제시될 수 있다.
도 1a 및 도 1b는 전형적인 소노스 소자의 셀 구성을 설명하기 위해서 개략적으로 도시한 도면들이다.
전형적인 소노스 소자의 셀 구성은 도 1a에 제시된 바와 같이, 실리콘 반도체 기판(10) 상에 제1실리콘 산화물층(21), 실리콘 질화물층(23), 제2실리콘 산화물층(25)의 ONO층(Oxide-Nitride-Oxide layer:20)을 형성하고, 그 상에 게이트(30)를 형성하고, 게이트(30)의 인근에 드레인 또는 소스 영역으로서 불순물 영역들(41, 45)을 형성하는 구성으로 이루어질 수 있다.
또는, 도 1b에 제시된 바와 같이, ONO층(50)이 어느 한 불순물 영역(41), 예컨대, 소스 영역(41)쪽에만 실리콘 질화물층(53)이 형성되고, 그 상하에 실리콘 산화물층들(51, 53)이 도입되는 로컬(local) 소노스 소자 형태가 전형적인 소노스 소자 구성으로 제시될 수 있다.
그런데, 이와 같이 도 1a 및 도 1b에 제시되는 바와 같은 전형적인 소노스 소자에서는 소자의 동작에서 상대적으로 높은 동작 전압이 요구되어, 소모 전류가 다소 크게 되는 점이 개선되어야 할 요소로 인식되고 있다.
예를 들어, 소노스 소자의 프로그램 동작은 채널 핫 전자 주입(CHEI: Channel Hot Electron Injection) 등으로 이루어지고 있는 데, 채널 핫 전자의 주입에 의해서 실리콘 질화물층(23 또는 53)에 포획되는 전자의 수는 채널의 반전된 영역(inversion region)을 지나 드레인 영역(45)에서 소스 영역(41)에 다다르는 수에 비해 매우 낮게 된다. 따라서, 도 1a 및 도 1b에 제시된 바와 같은 구조에서는 프로그램 동작 시 핫 전자의 수를 늘려주기 위해서 높은 전압(Vpp)을 소스 영역(41)에 인가하는 것이 요구되고 있다. 한편, 소노스 소자의 소거 동작은 주로 채널 핫 홀 주입(channel hot hole injection)으로 이루어지는 데, 이 경우에도 소거를 위해 게이트(30)에 높은 전압(Vee)을 인가하는 것이 요구되고 있다.
이와 같이 높은 전압의 인가는 제1실리콘 산화물층(21)의 두께를 두꺼운 두께로 구성하는 바를 요구하고 있으며, 이에 따라, 동작을 위한 소모 전류 또한 상대적으로 크게 된다.
이러한 프로그램 및 소거 동작 시에 높은 전방의 인가가 요구되는 경향은 도 1b에 제시된 바와 같은 로컬 소노스 소자에서 다소 완화될 수는 있으나, 도 1b에 제시된 바와 같은 로컬 소노스 소자에서도 이러한 문제가 완전히 해결되기는 어렵다. 또한, 로컬 소노스 소자에서는 실리콘 질화물층(53)을 소스 영역(41)의 인근하는 부분에만 로컬화하여 형성하는 과정에서 ONO 오정렬(misalign)이 발생될 수 있다.
즉, 로컬 실리콘 질화물층(53)을 설정하기 위해서 사진 공정이 수반되게 되는 데, 로컬 실리콘 질화물층(53)을 설정하기 위한 제1사진 공정과, 게이트(30)를 설정하기 위한 제2사진 공정 간에 오정렬이 발생할 수 있다. 이에 따라, 소노스 셀들 간에 로컬 실리콘 질화물층(53)의 길이가 불균일해질 수 있으며, 이는 결국, 각각의 소노스 소자들이 서로 다른 문턱 전압 및 소거 속도 등을 갖게 되는 셀들간 특성의 불균일을 야기하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램 및 소거 효율을 증가시킬 수 있고, 셀들 간에 전하 포획층의 길이가 균일하게 형성될 수 있는 구조의 소노스 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 관점에 따른 소노스(SONOS) 소자는, 제1표면과 상기 제1표면에 비해 낮은 표고를 가지는 제2표면과 상기 제1표면과 상기 제2표면 사이에 측벽을 이루는 제3표면을 가지는 반도체 기판과, 상기 반도체 기판 상에 도입되는 터널 유전층, 상기 제3표면 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 도입된 전하 포획층, 상기 전하 포획층을 덮으며 상기 터널 유전층 상에 도입된 전하 차단층, 상기 전하 차단층 상에 상기 제1표면 상으로부터 상기 제3표면 상을 지나 상기 제2표면 상으로 확장되게 도입된 게이트, 상기 게이트에 인근하는 상기 제1표면 아래에 도입된 제1불순물 영역, 및 상기 제1불순물 영역에 대향되게 상기 제3표면 아래에 도입된 제2불순물 영역을 포함하여 구성될 수 있다.
여기서, 상기 제1불순물 영역은 상기 제2표면과 일정 간격 이격되게 도입되어 상기 제2표면 상의 상기 전하 포획층과 대향될 수 있다.
상기 터널 유전층은 실리콘 산화물층을 포함하여 구성될 수 있다.
상기 전하 포획층은 실리콘 질화물 또는 알루미늄 산화물을 포함하여 구성될 수 있다.
상기 전자 차단층은 실리콘 산화물층을 포함하여 구성될 수 있다.
상기 제1불순물 영역은 드레인 영역이고 상기 제2불순물 영역은 소스 영역일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점에 따른 소노스(SONOS) 소자는, 표면에 트렌치를 가지는 반도체 기판과, 상기 반도체 기판 상에 상기 트렌치의 측벽 및 바닥 표면 상으로 연장되게 도입되는 터널 유전층과, 상기 트렌치의 측벽 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 도입된 전하 포획층과, 상기 전하 포획층을 덮으며 상기 터널 유전층 상에 도입된 전하 차단층과, 상기 전하 차단층 상에 상기 반도체 기판의 표면 상으로부터 상기 트렌치의 측벽 상을 지나 상기 트렌치의 바닥 일부 상으로 확장되게 도입된 게이트와, 상기 게이트에 인근하는 상기 반도체 기판의 표면 아래에 도입된 제1불순물 영역, 및 상기 트렌치의 바닥 아래에 도입된 제2불순물 영역을 포함하여 구성될 수 있다.
여기서, 상기 제1불순물 영역은 상기 트렌치의 측벽과 일정 간격 이격되게 도입되어 상기 측벽 상의 상기 전하 포획층과 대향될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점에 따른 소노스(SONOS) 소자 제조 방법은, 제1표면과 상기 제1표면에 비해 낮은 표고를 가지는 제2표면과 상기 제1표면과 상기 제2표면 사이에 측벽을 이루는 제3표면을 가지는 반도체 기판을 도입하는 단계와, 상기 반도체 기판 상에 터널 유전층 형성하는 단계와, 상기 제3표면 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 전하 포획층 형성하는 단계와, 상기 전하 포획층을 덮도록 상기 터널 유전층 상에 전하 차단층을 형성하는 단계와, 상기 전하 차단층 상에 상기 제1표면 상으로부터 상기 제3표면 상을 지나 상기 제2표면 상으로 확장된 게이트를 형성하는 단계와, 상기 게이트에 인근하는 상기 제1표면 아래에 제1불순물 영역을 형성하는 단계, 및 상기 제1불순물 영역에 대향되게 상기 제3표면 아래에 제2불순물 영역을 형성하는 단계를 포함하여 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점에 따른 소노스(SONOS) 소자 제조 방법은, 반도체 기판 상에 트렌치를 형성하는 단계와, 상기 반도체 기판 상에 상기 트렌치의 측벽 및 바닥 표면 상으로 연장되게 터널 유전층을 형성하는 단계와, 상기 트렌치의 측벽 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 전하 포획층을 형성하는 단계와, 상기 전하 포획층을 덮으며 상기 터널 유전층 상에 전하 차단층을 형성하는 단계와, 상기 전하 차단층 상에 상기 반도체 기판의 표면 상으로부터 상기 트렌치의 측벽 상을 지나 상기 트렌치의 바닥 일부 상으로 확장되는 게이트를 형성하는 단계와, 상기 게이트에 인근하는 상기 반도체 기판의 표면 아래에 제1불순물 영역을 형성하는 단계, 및 상기 트렌치의 바닥 아래에 제2불순물 영역을 형성하는 단계를 포함하여 구성될 수 있다.
상기 전하 포획층을 형성하는 단계는 상기 터널 유전층 상을 질화시켜 전하 포획층을 형성하는 단계, 및 상기 전하 포획층을 이방성 식각하여 스페이서 형태로 형성하는 단계를 포함하여 구성될 수 있다.
상기 전하 포획층을 형성하는 단계는 상기 터널 유전층 상에 화학 기상 증착으로 전하 포획층을 형성하는 단계, 및 상기 전하 포획층을 이방성 식각하여 스페이서 형태로 형성하는 단계를 포함하여 구성될 수 있다.
본 발명에 따르면, 프로그램 및 소거 효율을 증가시킬 수 있고, 셀들 간에 전하 포획층의 길이가 균일하게 형성될 수 있는 구조의 소노스 소자 및 그 제조 방법을 제공할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예에서는 1-비트 동작을 위한 로컬 소노스 소자의 셀 구조를 새로이 제시한다. 본 발명의 실시예에 따른 소노스 소자의 셀 구조는 전하 포획층을 스페이서 형태로 구현하는 바를 제시한다. 구체적으로, 전하 포획층에 인근하는 드레인 또는 소스 영역으로서의 제1불순물 영역과 대향되는 소스 또는 드레인 영역으로서의 제2불순물 영역과 전하 포획층이 서로 마주보며 대향되게 전하 포획층을 스페이서 형태로 구현하는 바를 제시한다.
이러한 전하 포획층 등을 구현하기 위해서, 반도체 기판의 제1표면보다 낮은 표고를 가지는 제2표면을 반도체 기판 표면에 구비하고, 제2표면과 제1표면의 단차 부위인 측벽으로서 제3표면을 반도체 기판 표면에 구비하는 바를 제시한다. 즉, 반도체 기판 표면에 트렌치를 도입함으로써, 반도체 기판 표면인 제1표면과 트렌치의 바닥 표면이 제2표면이 단차를 가지도록 한다. 그리고, 트렌치의 측벽인 제3표면 상에, 트렌치의 도입에 따른 단차에 의해서 스페이서 형태로 도입되는 전하 포획층을 구비한다.
이때, 트렌치의 바닥 표면인 제2표면 아래에 제2불순물 영역을 구성하고, 트렌치의 측벽에 일정 간격 이격되는 반도체 기판 표면인 제1표면 아래에 제1불순물 영역을 구성하고, 스페이서를 덮도록 게이트를 형성함으로써, 본 발명의 실시예에 따른 소노스 소자가 기본적으로 구성된다.
이와 같이 구성되는 소노스 소자의 프로그램 동작 시에, 게이트 아래의 채널 영역에 게이트에의 전압 인가에 의해서 생성되는 반전 영역을 따라 드레인 영역으로부터 소스 영역으로 전자가 흐를 때 보다 많은 핫 전자가 스페이서 형태의 전하 포획층에 도달하게 된다. 이는 전자가 흐르는 방향에 대향되는 쪽에 직접적으로 스페이서 형태의 전하 포획층이 위치하게 됨에 따라, 핫 전자가 터널 유전층을 터널링하는 확률을 보다 높일 수 있고, 또한, 게이트의 아래쪽 방향으로 생성되는 수직 전계뿐만 아니라 드레인 영역으로부터 소스 영역 또는 전하 포획층으로 생성되는 수평 전계가 핫 전자의 전하 포획층으로의 주입에 도움을 줄 수 있기 때문이다. 이는 도 1a 및 도 1b에 제시된 바와 같은 종래의 소노스 소자의 구조에서는 핫 전자의 주입에 수직 전계가 결정적으로(dominantly) 영향을 미치는 것과는 상이하다.
이와 같이 수직 전계 뿐만 아니라 수평 전계가 핫 전자의 주입을 도와줄 수 있으므로, 핫 전자의 주입 효율을 상대적으로 더 높아지게 된다. 따라서, 프로그램 효율을 보다 더 증가시킬 수 있으며, 이는 곧 프로그램 시에 보다 낮은 전압 인가를 유도할 수 있음을 의미한다. 이에 따라, 프로그램에 요구되는 전력 소모를 보다 낮출 수 있다.
또한, 소거 동작 시에 핫 홀의 주입에 수평 전계가 또한 도움을 마찬가지로 줄 수 있으므로, 핫 홀 주입 효율을 보다 증가시킬 수 있다. 따라서, 소거 동작 시에 요구되는 전압을 낮출 수 있고, 또한 전력 소모를 보다 낮출 수 있다.
한편, 본 발명의 실시예에서는 전하 포획층을 트렌치를 이용한 스페이서 형태로 형성하는 바를 제시하므로, 전하 포획층의 길이가 셀들 간에 실질적으로 대등한 길이로 형성되도록 자연스럽게 유도할 수 있다. 스페이서의 폭은 결국 스페이서를 위해 도입되는 층의 두께에 의존하게 되므로, 셀 별로 형성되는 전하 포획층의 폭은 실질적으로 일정하게 되고, 또한, 그 높이 또한 트렌치의 깊이에 의존하여 실질적으로 일정하게 된다. 따라서, 셀들 간에 소노스 소자의 특성 변화를 방지할 수 있어, 셀 간에 균일한 특성을 가지게 할 수 있다. 즉, 종래의 경우에서의 오정렬에 따른 셀 간의 특성 불균일성을 효과적으로 극복할 수 있다.
도 2 내지 도 7은 본 발명의 실시예에 따른 소노스 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2는 본 발명의 실시예에 따른 소노스 소자를 구현하기 위해서 반도체 기판(100)에 트렌치(110)를 형성하는 단계를 개략적으로 보여준다. 도 2를 참조하면, 스페이서 형태로 도입되는 전하 포획층이 바람직하게 드레인 영역으로서의 제1불순물 영역에 수평 방향으로 대향되는 위치 또는 높이 수준에 도입되게 하기 위해서 트렌치(110)를 반도체 기판(100) 표면에 형성한다.
이와 같은 트렌치(110)의 형성은 이방성 식각을 반도체 기판(100) 표면에 선택적으로 수행함으로써 구현할 수 있다. 이러한 트렌치(110)의 형성에 의해서, 반도체 기판(100) 표면인 제1표면(121)과 트렌치(110)의 바닥 표면인 제2표면(123)과 트렌치(110)의 측벽 표면인 제3표면(125)가 준비될 수 있다. 즉, 제2표면(123)이 제1표면(121)과 단차를 가져 보다 낮은 표고를 가지게 준비될 수 있다.
도 3은 터널 유전층(210) 및 전하 포획층을 위한 스페이서층(230)을 형성하는 단계를 개략적으로 보여준다. 도 3을 참조하면, 트렌치(110)가 형성된 반도체 기판(100) 표면 상에 터널 유전층(210)을 형성한다. 터널 유전층(210)으로는 실리콘 산화물층 등과 같은 절연층이 이용될 수 있다. 이러한 터널 유전층(210)은 열적 산화법(thermal oxidation)이나 화학 기상 증착법(CVD: Chemical Vapor Deposition)으로 형성될 수 있다.
이와 같이 형성된 터널 유전층(210) 상에 전하 포획층을 위한 스페이서층(230)을 형성한다. 이러한 스페이서층은 전하 포획이 가능한 층, 예컨대, 실리콘 질화물층이나 알루미늄 산화물(Al2O3)층 또는 포획 사이트(trap site)를 구비한 산화물층 등으로 형성될 수 있다. 실리콘 질화물층을 형성할 경우, 터널 유전층(210) 상에 질화처리(nitridation)을 수행하거나 또는 CVD 방법을 이용하여 스페이서층(230)을 형성할 수 있다. 이러한 스페이서층(230)의 두께는 후속되는 스페이서 형태의 전하 포획층의 폭을 설정(define)하는 요소로 작용하므로, 구현하고자 하는 전하 포획층의 폭에 의존하여 스페이서층(230)의 두께를 설정한다.
도 4는 스페이서층(230)을 스페이서 식각하여 스페이서 형태의 전하 포획층(230)을 형성하는 단계를 개략적으로 보여준다. 도 4를 참조하면, 스페이서층(230)을 스페이서 식각 과정을 따라, 예컨대, 이방성 건식 식각하여 트렌치(110)의 측벽 상에, 즉, 제3표면 상에 스페이서 형태의 전하 포획층(231)을 형성한다. 이러한 전하 포획층(231)의 선폭은 스페이서층(230)의 두께에 의존하게 되므로, 매우 좁은 선폭으로도 형성될 수 있다. 이와 같이 전하 포획층(231)이 매우 좁은 선폭으로 구현되므로, 전체 소노스 소자의 구조는 매우 작은 면적에 형성될 수 있다. 즉, 스케일 다운(scale down) 또는 셀 면적 축소(shrinkage)가 매우 효과적으로 이루어질 수 있다.
도 5는 전하 포획층(230) 상에 전하 차단층(250)을 형성하는 단계를 개략적으로 보여준다. 도 5를 참조하면, 전하 포획층(230)을 덮도록 터널 유전층(210) 상에 전하 차단층(250)을 절연 물질 등으로 형성한다. 전하 차단층(250)은 실리콘 산화물층으로 일반적으로 형성될 수 있으며, 이때, 열적 산화법이나 CVD 등이 전하 차단층(250)을 형성하는 데 이용될 수 있다. 또한, 전하 차단층(250)은 실리콘 질화물층 및 실리콘 산화물층의 이중막으로도 형성될 수 있다.
이와 같이 하여 소위 소노스 소자의 ONO층(200)을 형성한다.
도 6은 전하 차단층(250) 상에 게이트(300)를 형성하는 단계를 개략적으로 보여준다. 도 6을 참조하면, ONO층(200) 상에 도전층, 예컨대, 도전성 다결정 실리콘층을 형성하고, 사진 식각 공정 등으로 패터닝하여 게이트(300)를 형성한다. 게이트(300)는 반도체 기판(100)의 제1표면(121) 상으로부터 트렌치(110)의 측벽인 제3표면(125) 상을 지나 트렌치(110)의 바닥인 제2표면(123) 상으로 연장 확장되도록 형성된다. 즉, 트렌치(110)를 일부만 채우고 트렌치(110)의 바닥 부위를 일부 채우지 않도록 형성한다.
이러한 게이트(300) 패터닝 과정에서 게이트(300)에 의해서 노출되는 전하 차단층(250) 부분 및 그 하부의 터널 유전층(210) 부분이 식각되어 제거될 수도 있으나, 필요에 따라서는 도 6에 제시된 바와 같이 잔존시킬 수도 있다.
도 7은 게이트(300)의 인근에 드레인 또는 소스 영역인 제1 및 제2불순물 영역들(450, 410)을 형성하는 단계를 개략적으로 보여준다. 도 7을 참조하면, 게이트(300)에 인근하는 반도체 기판(100)에 이온 주입 과정을 이용하여 불순물을 도핑하여 드레인 또는 소스 영역인 제1 및 제2불순물 영역(450, 410)을 형성한다. 이러한 제1불순물 영역(450) 및 제2불순물 영역(410)을 형성하는 이온 주입 공정은 동시에 또는 순차적으로 진행될 수 있다. 또한 정션(junction)의 구조는 단일 드레인(single drain) 또는 엘디디(LDD: Lightly Doped Drain) 혹은 디디디(DDD: Double Doped Drain) 혹은 피엘디디(PLDD: Pocket Lightly Doped Drain) 등의 구조로 형성될 수 있다.
이후에, 게이트(300) 또는 제1 및 제2불순물 영역(450, 410) 상에 폴리사이드(polycide) 공정이나 텅스텐 실리사이드(WSiX), 코발트 실리사이드(CoSiX) 또는 티타늄 실리사이드(TiSiX) 등을 형성하기 위한 샐리사이드(salicide) 공정을 수행할 수도 있다.
한편, 이와 같은 공정 순서를 따라 본 발명의 소노스 소자를 형성할 때, 도 1a 또는 도 1b에 제시된 바와 같은 종래의 소노스 소자를 형성하는 경우에 비해 총 마스크(mask)의 증가는 배제될 수 있다.
도 7을 다시 참조하면, 이와 같은 과정에 의한 본 발명의 실시예에 따른 소노스 소자는, 게이트(300)에 인근하는 반도체 기판(100)의 원래 표면인 제1표면(121) 아래에 바람직하게 드레인 영역인 제1불순물 영역(450)이 형성되고, 트렌치(110)의 바닥 표면인 제1표면에 비해 낮은 표고를 가지는 제2표면(123) 아래에 바람직하게 소스 영역인 제2불순물 영역(410)이 형성된다. 그리고, 제1불순물 영역(450)과 제2불순물 영역(410) 사이의 반도체 기판(100) 부분, 게이트(300)의 아래 부분은 트랜지스터의 채널 영역(101)으로 설정된다. 이때, 제2불순물 영역(410)과 트렌치(110)의 측벽인 제3표면(125)은 일정 간격 이격되어 상기한 채널 영역(101) 영역이 제1표면(121) 아래에도 연장되게 허용한다.
이와 같이 구성되는 본 발명의 실시예에 따른 소노스 소자는, 프로그램 또는 소거 동작에 있어 높은 효율을 구현할 수 있다. 프로그램 동작 시를 실례로 들어 설명하면 다음의 도 8에 제시된 바와 같다.
도 8은 본 발명의 실시예에 따른 소노스 소자의 프로그램 및 소거 동작을 설명하기 위해서 개략적으로 도시한 도면이다.
도 8을 참조하면, 본 발명의 실시예 따른 소노스 소자의 프로그램 동작은 바람직하게 소스 영역인 제2불순물 영역(410)에 프로그램 전압 Vpp를 인가하고, 게이트(300)를 양(+)으로 대전시킴으로써 수행될 수 있다. 이때, 드레인 영역인 제1불순물 영역(450)은 접지될 수 있다. 게이트(300)에의 대전에 의해서 제2불순물 영역(410)과 제1불순물 영역(450) 사이의 채널 영역(101)에는 반전 영역이 생성되고, 이러한 반전 영역을 통해서 드레인 영역인 제1불순물 영역(450)으로부터 소스 영역인 제2불순물 영역(410)으로 전자가 흐르게 된다. 이러한 전자의 흐름 중에는 핫 전자들이 존재하게 되고, 이러한 핫 전자는 게이트(300) 아래 방향으로 생성된 수직 전계(EV) 및 수평 전계(EL) 의해서 터널 유전층(210)을 투과하여 전하 포획층(231)에 포획되게 된다.
이때, 전하 포획층(231)은 트렌치(110)의 존재에 의해서 전자의 흐름에 수직하게 대면하는 위치에 존재하므로, 전하 포획층(231)에 주입되는 핫 전자는 수직 전계(EV)에 도움을 받아 터널링될 뿐만 아니라, 수평 전계(EL)에 이끌리어 터널링되게 된다. 즉, 반전 영역을 따라 흐르는 전자의 흐름은 도 8의 점선 화살표로 표시될 수 있는 데, 전하 포획층(231)이 전자 흐름에 대해서 수직으로 대면되는 위치에 존재하므로, 핫 전자가 수평 전계(EL)에 이끌리어 터널링될 확률도 크게 높아지게 된다. 이에 따라, 전체 핫 전자가 전하 포획층(231)에 주입될 확률이 매우 높아지게 된다.
따라서, 프로그램 동작 시 전하 포획층(231)으로의 핫 전자의 주입 효율을 크게 증가시킬 수 있다. 이는 곧 프로그램 동작 시에 인가해야 할 프로그램 전압 Vpp을 상대적으로 낮게 할 수 있다는 것을 의미한다. 이에 따라, 터널 유전층(210) 등의 두께를 두껍게 구현할 필요가 없으며 소모 전류가 크게 줄어들게 된다.
한편, 소거 동작 시에도 마찬가지로 수직 전계(EV)뿐만 아니라 수평 전계(EL)가 핫 홀에 작용할 수 있다. 이에 따라, 핫 홀 또한 수평 전계에 이끌리어 전하 포획층(231)에 보다 큰 효율로 주입될 수 있다. 따라서, 소거 동작을 위해 게이트(300)에 인가할 전압 Vee를 보다 낮게 가져갈 수 있다. 이에 따라, 소모 전류를 크게 줄일 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해되어야 함이 명백하다.
상술한 바와 같은 본 발명에 따르면, 셀 면적의 축소가 가능하고 ONO 오정렬 발생을 배제하는 로컬 소노스 소자의 구조를 제시할 수 있다. 이러한 본 발명에 따른 소노스 소자는 전하 포획층이 트렌치 측벽에 위치함에 따라, 핫 전자의 주입 및 핫 홀의 주입 시에 주입 효율을 크게 증가시킬 수 있다. 이에 따라, 프로그램 및 소거 시에 매우 높은 효율을 구현할 수 있다.

Claims (12)

  1. 제1표면과 상기 제1표면에 비해 낮은 표고를 가지는 제2표면과 상기 제1표면과 상기 제2표면 사이에 측벽을 이루는 제3표면을 가지는 반도체 기판;
    상기 반도체 기판 상에 도입되는 터널 유전층;
    상기 제3표면 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 도입된 전하 포획층;
    상기 전하 포획층을 덮으며 상기 터널 유전층 상에 도입된 전하 차단층;
    상기 전하 차단층 상에 상기 제1표면 상으로부터 상기 제3표면 상을 지나 상기 제2표면 상으로 확장되게 도입된 게이트;
    상기 게이트에 인근하는 상기 제1표면 아래에 도입된 제1불순물 영역; 및
    상기 제1불순물 영역에 대향되게 상기 제3표면 아래에 도입된 제2불순물 영역을 포함하는 것을 특징으로 하는 소노스(SONOS) 소자.
  2. 제1항에 있어서,
    상기 제1불순물 영역은 상기 제2표면과 일정 간격 이격되게 도입되어 상기 제2표면 상의 상기 전하 포획층과 대향되는 것을 특징으로 하는 소노스 소자.
  3. 제1항에 있어서,
    상기 터널 유전층은 실리콘 산화물층을 포함하는 것을 특징으로 하는 소노스 소자.
  4. 제1항에 있어서,
    상기 전하 포획층은 실리콘 질화물 또는 알루미늄 산화물을 포함하는 것을 특징으로 하는 소노스 소자.
  5. 제1항에 있어서,
    상기 전자 차단층은 실리콘 산화물층을 포함하는 것을 특징으로 하는 소노스 소자.
  6. 제1항에 있어서,
    상기 제1불순물 영역은 드레인 영역이고 상기 제2불순물 영역은 소스 영역인 것을 특징으로 하는 소노스 소자.
  7. 표면에 트렌치를 가지는 반도체 기판;
    상기 반도체 기판 상에 상기 트렌치의 측벽 및 바닥 표면 상으로 연장되게 도입되는 터널 유전층;
    상기 트렌치의 측벽 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 도입된 전하 포획층;
    상기 전하 포획층을 덮으며 상기 터널 유전층 상에 도입된 전하 차단층;
    상기 전하 차단층 상에 상기 반도체 기판의 표면 상으로부터 상기 트렌치의 측벽 상을 지나 상기 트렌치의 바닥 일부 상으로 확장되게 도입된 게이트;
    상기 게이트에 인근하는 상기 반도체 기판의 표면 아래에 도입된 제1불순물 영역; 및
    상기 트렌치의 바닥 아래에 도입된 제2불순물 영역을 포함하는 것을 특징으로 하는 소노스(SONOS) 소자.
  8. 제7항에 있어서,
    상기 제1불순물 영역은 상기 트렌치의 측벽과 일정 간격 이격되게 도입되어 상기 측벽 상의 상기 전하 포획층과 대향되는 것을 특징으로 하는 소노스 소자.
  9. 제1표면과 상기 제1표면에 비해 낮은 표고를 가지는 제2표면과 상기 제1표면과 상기 제2표면 사이에 측벽을 이루는 제3표면을 가지는 반도체 기판을 도입하는 단계;
    상기 반도체 기판 상에 터널 유전층 형성하는 단계;
    상기 제3표면 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 전하 포획층 형성하는 단계;
    상기 전하 포획층을 덮도록 상기 터널 유전층 상에 전하 차단층을 형성하는 단계;
    상기 전하 차단층 상에 상기 제1표면 상으로부터 상기 제3표면 상을 지나 상기 제2표면 상으로 확장된 게이트를 형성하는 단계;
    상기 게이트에 인근하는 상기 제1표면 아래에 제1불순물 영역을 형성하는 단계; 및
    상기 제1불순물 영역에 대향되게 상기 제3표면 아래에 제2불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
  10. 반도체 기판 상에 트렌치를 형성하는 단계;
    상기 반도체 기판 상에 상기 트렌치의 측벽 및 바닥 표면 상으로 연장되게 터널 유전층을 형성하는 단계;
    상기 트렌치의 측벽 상의 상기 터널 유전층 상에 스페이서(spacer) 형태로 전하 포획층을 형성하는 단계;
    상기 전하 포획층을 덮으며 상기 터널 유전층 상에 전하 차단층을 형성하는 단계;
    상기 전하 차단층 상에 상기 반도체 기판의 표면 상으로부터 상기 트렌치의 측벽 상을 지나 상기 트렌치의 바닥 일부 상으로 확장되는 게이트를 형성하는 단계;
    상기 게이트에 인근하는 상기 반도체 기판의 표면 아래에 제1불순물 영역을 형성하는 단계; 및
    상기 트렌치의 바닥 아래에 제2불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
  11. 제10항에 있어서, 상기 전하 포획층을 형성하는 단계는
    상기 터널 유전층 상을 질화시켜 전하 포획층을 형성하는 단계; 및
    상기 전하 포획층을 이방성 식각하여 스페이서 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 소노스 소자 제조 방법.
  12. 제10항에 있어서, 상기 전하 포획층을 형성하는 단계는
    상기 터널 유전층 상에 화학 기상 증착으로 전하 포획층을 형성하는 단계; 및
    상기 전하 포획층을 이방성 식각하여 스페이서 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 소노스 소자 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100598106B1 (ko) * 2004-08-27 2006-07-07 삼성전자주식회사 소노스 기억 셀 및 그 형성 방법
KR100701701B1 (ko) * 2005-08-30 2007-03-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100771923B1 (ko) * 2005-09-12 2007-11-01 삼성전자주식회사 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법
KR100734317B1 (ko) * 2006-05-16 2007-07-02 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR100871076B1 (ko) * 2007-08-31 2008-11-28 고려대학교 산학협력단 멀티 비트 프로그램이 가능한 비휘발성 메모리 소자 및이를 제조하는 방법
KR20100050721A (ko) * 2008-11-06 2010-05-14 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
US8637916B2 (en) * 2010-04-12 2014-01-28 United Microelectronics Corp. Semiconductor device with mini SONOS cell
US8471328B2 (en) 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
KR101272155B1 (ko) * 2012-05-30 2013-06-05 명지대학교 산학협력단 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6384166A (ja) * 1986-09-29 1988-04-14 Toshiba Corp Ｅｐｒｏｍセル
JPH01191480A (ja) * 1988-01-27 1989-08-01 Toshiba Corp 不揮発性メモリセル
JPH01291470A (ja) * 1988-05-18 1989-11-24 Mitsubishi Electric Corp 半導体装置
JPH04206777A (ja) * 1990-11-30 1992-07-28 Nec Corp 半導体記憶装置
JP2916610B2 (ja) * 1992-06-26 1999-07-05 株式会社半導体エネルギー研究所 Ｍｏｓメモリ半導体装置およびその作製方法
JP3794027B2 (ja) * 1993-08-06 2006-07-05 ソニー株式会社 Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法
JPH07169865A (ja) * 1993-12-16 1995-07-04 Kawasaki Steel Corp 不揮発性半導体記憶装置
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5838041A (en) 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JPH10107166A (ja) * 1996-09-30 1998-04-24 Sanyo Electric Co Ltd 不揮発性半導体メモリ及びその製法
JP3025485B2 (ja) * 1997-12-09 2000-03-27 松下電器産業株式会社 不揮発性半導体記憶装置およびその製造方法
JP2001077219A (ja) * 1999-06-29 2001-03-23 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4792620B2 (ja) * 2000-06-21 2011-10-12 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
DE10204868B4 (de) * 2002-02-06 2007-08-23 Infineon Technologies Ag Speicherzelle mit Grabenspeichertransistor und Oxid-Nitrid-Oxid-Dielektrikum
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device

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