JPS6384166A - Ｅｐｒｏｍセル - Google Patents
ＥｐｒｏｍセルInfo
- Publication number
- JPS6384166A JPS6384166A JP61228209A JP22820986A JPS6384166A JP S6384166 A JPS6384166 A JP S6384166A JP 61228209 A JP61228209 A JP 61228209A JP 22820986 A JP22820986 A JP 22820986A JP S6384166 A JPS6384166 A JP S6384166A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- control gate
- drain
- eprom
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000002784 hot electron Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は紫外線消去型プログラマブル半導体記憶装置
のセル構造に関する。
のセル構造に関する。
（従来の技術）
紫外線消去型プログラマブル半導体記憶装置（以下ＥＰ
ＲＯＭと略称する）は、ターンアラウンドタイムが短い
ということや、プログラムデータの保守が容易であるこ
と、再プログラムができることなどのメリットから、マ
スクＲＯＭと比較して、少量あるいは、短期納期、機密
保持の必要とする分野を中心として、その需要が増大し
ている。
ＲＯＭと略称する）は、ターンアラウンドタイムが短い
ということや、プログラムデータの保守が容易であるこ
と、再プログラムができることなどのメリットから、マ
スクＲＯＭと比較して、少量あるいは、短期納期、機密
保持の必要とする分野を中心として、その需要が増大し
ている。
５図に、フローティング型ＥＰＲＯＭの代表的なセルの
断面図を示す。プログラムはコントロールゲート（１０
）に高電圧（例えば２１ｖ）を加え、同時にドレイン（
１１）にも高電圧（例えば２１Ｖ）を引加してチャネル
のドレイン近傍で発生するホットエレクトロンをフロー
ティングゲート（１３）に注入することにより、コント
ロールゲート（１０）から見たしきい電圧の高い状態じ
０”状態）にする。読みだしはコントロールゲート（１
ｏ）に電圧を加えてメモリセルを選択し、ドレイン（１
１）には、ホットエレクトロンを発生させないように十
分低い電圧を印加して、メモリトランジスタのしきい電
圧の差に応じて”Ｌｌｏ”のデータを読取る。消去は、
紫外線をチップに照射することにより、フローティング
ゲート（１３）中の電子を放出させ、しきい電圧の低い
” １”状態にする。
断面図を示す。プログラムはコントロールゲート（１０
）に高電圧（例えば２１ｖ）を加え、同時にドレイン（
１１）にも高電圧（例えば２１Ｖ）を引加してチャネル
のドレイン近傍で発生するホットエレクトロンをフロー
ティングゲート（１３）に注入することにより、コント
ロールゲート（１０）から見たしきい電圧の高い状態じ
０”状態）にする。読みだしはコントロールゲート（１
ｏ）に電圧を加えてメモリセルを選択し、ドレイン（１
１）には、ホットエレクトロンを発生させないように十
分低い電圧を印加して、メモリトランジスタのしきい電
圧の差に応じて”Ｌｌｏ”のデータを読取る。消去は、
紫外線をチップに照射することにより、フローティング
ゲート（１３）中の電子を放出させ、しきい電圧の低い
” １”状態にする。
このようなＥＰＲＯＭも更なる高集積化のためには、設
計基準の縮小だけでなく、高集積可能なセル構造が望ま
れている。
計基準の縮小だけでなく、高集積可能なセル構造が望ま
れている。
（発明が解決しようとする問題点）
本発明はセル構造を工夫する事により、２つのフローテ
ィングゲートを覆うようにコントロールゲートを配置し
たＥＰＲＯＭセルを実現する事により、高集積化が可能
なＥＰＲＯＭを提供する事にある。
ィングゲートを覆うようにコントロールゲートを配置し
たＥＰＲＯＭセルを実現する事により、高集積化が可能
なＥＰＲＯＭを提供する事にある。
［発明の構成〕
（問題点を解決するための手段）
本発明は上記の点に鑑みてなされたもので、半導体基板
に溝を掘り、溝の凹部の下部分と隣接した半導体表面に
拡散層を実現し、溝の凹部の両側にフローティングゲー
トを具備し、絶縁膜を介して、両方のフローティングゲ
ートを覆うようにコントロールゲートを配置することに
より、１つのコントロールゲート下に２つの縦型トラン
ジスタを供えた、ＥＰＲＯＭセルを実現する事により、
高集積化が可能なＥＰＲＯＭを提供する事にある。
に溝を掘り、溝の凹部の下部分と隣接した半導体表面に
拡散層を実現し、溝の凹部の両側にフローティングゲー
トを具備し、絶縁膜を介して、両方のフローティングゲ
ートを覆うようにコントロールゲートを配置することに
より、１つのコントロールゲート下に２つの縦型トラン
ジスタを供えた、ＥＰＲＯＭセルを実現する事により、
高集積化が可能なＥＰＲＯＭを提供する事にある。
（作用）
上記セルを用いる事により、２つのフローティングゲー
ト（すなわち２つのＥ Ｆ ＲＯＭセル）に１つのコン
トロールゲートで済み、また２つのフローティングゲー
トにより実現されるトランジスタは縦型となるため、従
来と比較して、高集積化が可能なＥＰＲＯＭが実現でき
る。
ト（すなわち２つのＥ Ｆ ＲＯＭセル）に１つのコン
トロールゲートで済み、また２つのフローティングゲー
トにより実現されるトランジスタは縦型となるため、従
来と比較して、高集積化が可能なＥＰＲＯＭが実現でき
る。
第１図に、この発明にがかるＥＰＲＯＭセルの一実施例
を示す。半導体基板（１）に溝を掘り、溝の凹部の下部
分と隣接した半導体表面に拡散層を実現し、それぞれ、
ソース（２）、ドレイン（３） 、 （４）とする。溝
の凹部の両側にフローティングゲート（５） 、 （６
）を作成する。更に、絶縁膜を介して、両方のフローテ
ィングゲートを覆うようにコントロールゲート（７）を
作成する。
を示す。半導体基板（１）に溝を掘り、溝の凹部の下部
分と隣接した半導体表面に拡散層を実現し、それぞれ、
ソース（２）、ドレイン（３） 、 （４）とする。溝
の凹部の両側にフローティングゲート（５） 、 （６
）を作成する。更に、絶縁膜を介して、両方のフローテ
ィングゲートを覆うようにコントロールゲート（７）を
作成する。
この構造とする事により、（５）のゲートを持つトラン
ジスタのソースとドレインは、それぞれ（２）、（８）
となり、（θ）のゲートを持つトランジスタのソースと
ドレインは、それぞれ（２） 、 （４）となる。
ジスタのソースとドレインは、それぞれ（２）、（８）
となり、（θ）のゲートを持つトランジスタのソースと
ドレインは、それぞれ（２） 、 （４）となる。
プログラムは次の手順により、行なう。
ｌ）両方のセルともプログラムする場合。
コントロールゲート（７）に高電圧 （例えば２１Ｖ）
を加え、同時にドレイン（３） （４）にも高電圧（例
えば２１■）を加えて、チャネルのドレイン近傍で発生
する、ホットエレクトロンをフローティングゲート（５
）（８）に注入する事により、コントロールゲート（７
）から見た、しきい電圧の高、い状態（”０”状態）に
する。
を加え、同時にドレイン（３） （４）にも高電圧（例
えば２１■）を加えて、チャネルのドレイン近傍で発生
する、ホットエレクトロンをフローティングゲート（５
）（８）に注入する事により、コントロールゲート（７
）から見た、しきい電圧の高、い状態（”０”状態）に
する。
２）片方のセルをプログラムする場合
（ここでは、ゲート（５）のセルをプログラムする例を
示す。
示す。
コントロール（７）に高電圧（例えば２１Ｖ）を加え、
同時にドレイン（３）にも高電圧（例えば２１■）を加
えて、チャネルのドレイン近傍で発生する、ホットエレ
クトロンをフローティングゲート（５）に注入する事に
より、コントロールゲート（７）から見た、しきい電圧
の高い状態（” ０゛状態）にする。
同時にドレイン（３）にも高電圧（例えば２１■）を加
えて、チャネルのドレイン近傍で発生する、ホットエレ
クトロンをフローティングゲート（５）に注入する事に
より、コントロールゲート（７）から見た、しきい電圧
の高い状態（” ０゛状態）にする。
この間ドレインは（４）はホットエレクトロンを発生さ
せないように十分低い電圧（例えばＯＶ）としておく。
せないように十分低い電圧（例えばＯＶ）としておく。
３）読みだし方法
Ｌ）、２）の場合とも、同様である。コントロールゲー
ト（７）に電圧を加えて、メモリセルを選択し、ドレイ
ン（３）（４）には、ホットエレクトロンを発生させな
いように十分低い電圧を印加して、メモリトランジスタ
のしきい電圧の差に応じて、”１１０”のデータを読み
とる。
ト（７）に電圧を加えて、メモリセルを選択し、ドレイ
ン（３）（４）には、ホットエレクトロンを発生させな
いように十分低い電圧を印加して、メモリトランジスタ
のしきい電圧の差に応じて、”１１０”のデータを読み
とる。
４）消去方法
通常のＥＰＲＯＭの消去方法と同様に紫外線を照射する
事により、フローティングゲート中の電子を放出させ、
しきい電圧の低い” １”状態にする。
事により、フローティングゲート中の電子を放出させ、
しきい電圧の低い” １”状態にする。
第２図乃至第４図は他の実施例を示す。
第２図はコントロールゲート（７゛）がフローティング
ゲート（５’）（６°）の一部しか覆っていない場合、
第３図はコントロールゲート（７”）がドレイン（３”
）（４”）上までのびている場合、第４図は第３図の場
合で、かつコントロールゲート（７１）の下にはドレイ
ン（３１）（４１）が形成されていない場合である。勿
論これらの実施例をミックスさせて２つのセルの一方だ
けに適用することも可能である。
ゲート（５’）（６°）の一部しか覆っていない場合、
第３図はコントロールゲート（７”）がドレイン（３”
）（４”）上までのびている場合、第４図は第３図の場
合で、かつコントロールゲート（７１）の下にはドレイ
ン（３１）（４１）が形成されていない場合である。勿
論これらの実施例をミックスさせて２つのセルの一方だ
けに適用することも可能である。
［発明の効果］
本発明を用いる事により、２つのＥＰＲＯＭセルで１つ
のコントロールゲートが共有でき、高集積なＥＰＲＯＭ
が実現できる。
のコントロールゲートが共有でき、高集積なＥＰＲＯＭ
が実現できる。
第１図は本発明によるＥＰＲＯＭセルを示す図、第２図
乃至第４図は本発明の他の実施例を示す図、第５図は従
来のＥＰＲＯＭセルを示す図である。
乃至第４図は本発明の他の実施例を示す図、第５図は従
来のＥＰＲＯＭセルを示す図である。
Claims (1)
- （１）半導体基板に溝を掘り、溝の凹部の下部分と、凹
部に隣接した半導体表面に拡散層を実現し、溝の凹部の
両側にフローティングゲートを具備し、絶縁膜を介して
、両方のフローティングゲートを覆うように１つのコン
トロールゲートを配置することを特徴とするＥＰＲＯＭ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228209A JPS6384166A (ja) | 1986-09-29 | 1986-09-29 | Ｅｐｒｏｍセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228209A JPS6384166A (ja) | 1986-09-29 | 1986-09-29 | Ｅｐｒｏｍセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384166A true JPS6384166A (ja) | 1988-04-14 |
Family
ID=16872899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228209A Pending JPS6384166A (ja) | 1986-09-29 | 1986-09-29 | Ｅｐｒｏｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384166A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370179A (ja) * | 1989-08-09 | 1991-03-26 | Toshiba Corp | 不揮発性メモリ装置 |
| US5338953A (en) * | 1991-06-20 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| JP2005136426A (ja) * | 2003-10-30 | 2005-05-26 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ素子及びその製造方法 |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
-
1986
- 1986-09-29 JP JP61228209A patent/JPS6384166A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370179A (ja) * | 1989-08-09 | 1991-03-26 | Toshiba Corp | 不揮発性メモリ装置 |
| US5338953A (en) * | 1991-06-20 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| US5460989A (en) * | 1991-06-20 | 1995-10-24 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| JP2005136426A (ja) * | 2003-10-30 | 2005-05-26 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ素子及びその製造方法 |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
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