JPH02292869A - 同一平面フラッシュｅｐｒｏｍセル及びその製造方法 - Google Patents

同一平面フラッシュｅｐｒｏｍセル及びその製造方法

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JPH02292869A
JPH02292869A JP2001440A JP144090A JPH02292869A JP H02292869 A JPH02292869 A JP H02292869A JP 2001440 A JP2001440 A JP 2001440A JP 144090 A JP144090 A JP 144090A JP H02292869 A JPH02292869 A JP H02292869A
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region
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cell
floating gate
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Samuel T Wang
サミュエル　ティー　ワン
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ICT INTERNATL CMOS TECHNOL Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、半導体メモリアレイに係り、より詳
細には、フラッシュＥＰＲＯＭセル及びアレイに係る。
従来の技術 ＥＰＲＯＭセルは、電界効果トランジスタのチャンネル
領域と制御ゲートとの間に配置されたフローティングゲ
ートに電荷を選択的に捕獲する電気的にプログラム可能
な装置である。フローティングゲートをプログラムする
際には、制御ゲート及びドレインに高電圧を印加するこ
とによりホット電子チャンネル電流注入が生じる。チャ
ンネルｔｎ流からの電子がフローティングゲートに注入
されて、トランジスタのＶｔを増加させる。プログラム
されたＥＰＲＯＭは、その装置に紫外線を加えることに
よって消去される。それ故、パッケージされたＥＰＲＯ
Ｍ装置は、半導体装置に紫外線を照射するための窓をパ
ッケージに必要とする。
発明が解決しようとする課題 ＥＥＰＲＯＭメモリセルは、電気的にプログラム可能で
あり且つ電気的に消去可能である。フローティングゲー
トと、ソース又はドレイン電極との間に薄い酸化物が設
けられ、プログラミングのための酸化物を通して電子の
トンネル効果を生じさせ、セルを消去することができる
。然し乍ら、ＥＥＰＲＯＭはセルを消去する際の紫外線
照射の必要性を排除するが、セルの構造体は、適切にビ
ットを消去するために選択的なトランジスタをメモリト
ランジスタにカスケード接続する必要があるので大きな
ものとなる。
消去動作中に全メモリアレイを同時に消去することので
きるフラッシュＥＥＰＲＯＭ構造体が知られている。セ
ルの消去には電子のトンネル効果が利用される。薄いト
ンネル酸化物が必要とされると共に、制御ゲートがフロ
ーティングゲートにオーバーラップするような分割ゲー
ト構造体を使用するために、製造収率の問題を招くと共
に、セルのサイズが大きなものとなる。
そこで、本発明の目的は、改良されたフラツシュＥＰＲ
ＯＭを提供することにある。
本発明の別の目的は、標準的なポリシリコンの電界効果
トランジスタ製造プロセスに匹敵するフラッシュＥＰＲ
ＯＭセルの製造方法を提供することである。
本発明の更に別の目的は、ＥＰＲＯＭセルに匹敵するサ
イズのフラッシュＥＰＲＯＭセルを提供することである
。
本発明の更に別の目的は、プログラミングや消去にトン
ネル効果酸化物を必要としないフラッシュＥＰＲＯＭセ
ルを提供することである。
本発明の特徴は、電界効果トランジスタのチャンネルの
導通を制御するために制御ゲート及びフローティングゲ
ートが直列に配列されたセル構造体にある。
本発明の更に別の特徴は、第１ポリシリコン材料で形成
された制御ゲートと、第２ポリシリコン材料で形成され
た制御ゲートにあり、即ちこれら２つのゲートが一般的
に同一平面で且つオーバーラップしないことにある。
本発明の更に別の特徴は、全セルアレイを全体的に消去
するのではなく選択されたセルをバイト消去することで
ある。
本発明の更に別の特徴は、ＥＰＲＯＭセルトランジスタ
の制御ゲートの少なくとも片側に設けたフィラメントフ
ローティングゲートにある。
課題を解決するための手段 簡単に述べると、フラッシュＥＰＲＯＭセルは、本発明
によれば、半導体本体のアクティブなトランジスタ領域
上に第１のドープされたポリシリコン材料から制御ゲー
ト構造体を形成することによって製造される。第ｌボシ
リコン層の制御ゲートは、選択的なエッチングによって
定められ、そして制御ゲートの表面は、例えば、酸化物
によって絶縁される。次いで、第２のドープされたポリ
シリコン層がアクティブなトランジスタ領域の上と、絶
縁された制御ゲート構造体の上とに形成される。第２の
ポリシリコン層は、制御ゲート構造体のエッジの周りが
厚くなっているのが重要である。従って、第２のポリシ
リコン層を非等方性エッチング材又は反応イオンエッチ
ングによってエッチングして、制御ゲート構造体の上の
第２のポリシリコン材料を除去する一方、第２のポリシ
リコン材料の一部分が制御ゲート構造体の周囲に保たれ
るようにすることができる。この残りの部分は、セルを
プログラミングするのに用いる同一平面フィラメントの
フローティングゲートとなる。
その後、フィラメントフローティングゲート構造体の付
近のアクティブな領域にドーパントを導入することによ
りソース及びドレイン領域が形成される。その後の熱処
理により、フィラメント電極の一部分の下でドーパント
の拡散が生じ、フィラメントフローティングゲートがソ
ース及びドレイン領域の少なくとも一方の上に横たわる
。
１つの実施例においては、フィラメントがソース及びド
レインの両方の側の制御ゲートの周囲を取り巻き、構造
体の構造が対称的なものとなる。
別の実施例においては、フィラメントフローティングゲ
ートが制御ゲートの片側のみに保持され、構造体が非対
称なものとなる。フィラメントが制御電極の両側にある
場合、フィラメントは制御ゲート上の導電性ブリッジに
よって接続することができ、これにより、同じ側で読み
取り及びプログラム制御を行なうことができると共に、
ドレイン／ソースの切り換えの必要性を排除することが
できる。
ソース及びドレイン領域を形成する場合、好ましくは、
龜素及び燐の両方のｎ型ドーパントがアクティブな領域
に導入される。燐よりも高い濃度の砒素を用いることに
より、燐の高速拡散により、ｐ型ドープのチャンネル領
域と共に徐々に傾斜するドーパントプロファイルが形成
される。これは、より高い接合ブレークダウン電圧を与
え、セルを消去するのに必要な所要ゲート助成ブレーク
ダウンを容易にする。
これにより生じる構造体は、メモリトランジスタのソー
スとドレインとの間にチャンネル領域を横切って直列に
制御ゲート電極及びフローテイングフィラメントゲート
電極を有する。制御ゲートに読み取り電圧を印加する際
に電流を導通するようにセルが「１」としてプログラム
されるときには、フィラメントゲートがそのしたのチャ
ンネル領域に空乏モードをとらせるように荷電される。
然し乍ら、制御ゲートの下のチャンネル領域は、依然と
してエンハンスメントモードにあり、読み取りサイクル
中以外はソースとドレインとの間に漏れ電流が流れない
。これに対し、セルが「０」としてプログラムされて読
み取りサイクル中に電流が流れないときには、フローテ
ィングフィラメント電極の電荷が読み取りサイクル中に
ソースとドレインとの間でのチャンネルを横切る導通を
防止する。
対称的な構造体においては、セルのプログラミングに伴
い、ソースがアースされている間に制御ゲートに高い電
圧（例えば、＋１２Ｖ）が印加されると共にドレインに
も高い電圧（例えば、＋７Ｖ）が印加されることにより
、ホット電子チャンネル電流注入が生じる。チャンネル
ｔ！！流からの電子はフローティングフィラメント電極
に注入され、トランジスタの■しを上昇させる。従って
、セルは読み取りサイクル中非導通となる。
セルの消去は、ゲート助成アバランシェブレークダウン
モードにおいてホールを注入することにより行なわれる
。制御ゲートはアースされ、ソース（又はドレイン）は
＋７ｖにバイアスされ、一方ドレイン（又はソース）は
＋１５Ｖにバイアスされる。片方の素子に＋１５Ｖがか
かることにより装置に貫通穴があくのを防止するために
一方の素子に＋７■が必要とされる。これにより、フロ
ーテイングフィラメント電極が正のホールによって荷電
され、フィラメント電極の下のチャンネル領域を空乏モ
ードにさせる。選択されたセルにおいて消去が行なわれ
、ｒバイト消去」という設計特徴を発揮することができ
る。
非対称的な構造では、プログラミング及び読み取りモー
ド中にソース及びドレイン電極を逆転しなければならな
い。然し乍ら、非対称の構造体は、セルが「ｘ」アレイ
として配列されるような実質上のアース設計を可能とす
る。
本発明、その目的及び特徴は、添付図面を参照した以下
の詳細な説明及び特許請求の範囲から容易に明らかとな
ろう。
実施例 添付図面の第１図は、本発明によるフラッシュトランジ
スタＥＰＲＯＭセルの一実施例を示す断面図である。こ
のセルは、ｐ一基体１４に形成されたｎ＋ソース１０及
びｎ＋ドレイン１２を有するエンハンスメントモード電
界効果トランジスタを備えている。酸化シリコン層ｌ６
がソース１０及びドレイン１２の上で基体１４の表面上
に形成される。ポリシリコンの制御ゲートｌ８はソース
領域とドレイン領域との間で酸化物層１６上に設けられ
、ポリシリコンフィラメント電極２０が制御ゲートｌ８
の周囲に形成されて、ソース１０及びドレイン１２に図
示のごとくオーバーラップする。
第２図は、上記一実施例による第１図のセルの平面図で
あり、フィラメント電極２０は制御ｔ１極ｌ８の周囲を
完全に取り巻き、フィラメント電極２０は点線で示すよ
うにソース１０及びドレイン１２にオーバーラップする
。制御ゲートｌ８はポリシリコン層（ｐｏｌｙ　　１）
２２に形成され、この層は１つの列において他の制御ゲ
ートを相互接続する。
第３図は、第１図のセルの別の平面図であり、フローテ
イングフィラメント電極２０が制御ゲートｌ８の各側に
形成され、ソース１０及びドレイン１２にオーバーラッ
プしている。この実施例において、２つのフィラメント
部分２０は、制御ゲートｌ８上の導電性ブリッジ２４に
よって相互接続されている。ブリッジの巾はフィラメン
トと同じであり、ブリッジの巾はプログラミング効率を
変化させる。
第６八図ないし第６Ｌ図を参照して以下で詳細に述べる
ように、制御電極１８及びフローティング電極２０は、
二重の多結晶シリコンプロセスにおいて製造され、この
プロセスでは、制御ゲートが第１ポリシリコン層から形
成され、そしてセルをプログラミングするためのフロー
ティングフィラメント電極が第２ポリシリコン層から形
成される。制御電極及びフローティング電棟は、一般に
同一平面にあり、第３図の実施例ではブリッジ２４を除
くと、オーバーラップしない。
第４図は、第１図のセルの回路図であり、フローティン
グゲート電極２０及び制御ゲート電極１８は、図示され
たように、ソースとドレインとの間に３つの直列接続さ
れたチャンネル領域を効果的に形成する。直列のエンハ
ンスメントトランジスタは、ゲートがアースされたとき
にドレインとソースとの間の電流の流れを防止する。従
って、セルが「１」にプログラミングされると、セルが
読み取られないときには漏れ電流は生じない。
第５図は，第１図のフラッシュＥ　Ｐ　Ｒ　Ｏ　Ｍセル
構造体を用いたメモリアレイの一部分を示す平面図であ
る。ポリシリコンｌの層は垂直の列に形成され、各列に
おける全てのトランジスタの制御ゲー１・はｐｏｌｙ　
　１層によって相互接続される。
隣接するト・ランジスタのソース領域は、図示されたよ
うに、共通のｎ＋ソースラインによって相互接続される
。水平の行における全てのトランジスタのドレインは金
属化部分（図示せず）によって相互接続される。
第１図のフラッシュＥ　Ｐ　Ｒ　Ｏ　Ｍセルをプログラ
ミングするときに、高い電圧（例えば、１２Ｖ）を制御
ゲートに印加しそして高い電圧（例えば、＋７Ｖ）をド
レインに印加して、ソースをフローティング状態にでき
るようにすることにより、フローティングゲートへのホ
ット電子チャンネル電流注入がなされる。対称的な構造
体は、プログラミング中、読み取り中及び消去モード中
にソース及びドレインを相互接続できるようにする。チ
ャンネル電流からの電子は、ｐｏｌｙ　　２フィラメン
トに注入され、ｐｏｌｙ　　２フィラメントチャンネル
領域のＶｔを上昇させる。セルは、ｐｏｌｙ　１制御ゲ
ートトランジスタと直列なｐｏｌｙ２フィラメントトラ
ンジスタを有しているので、セルのＶしは高くなり、そ
してセルは「オフ」状態（「０」が記憶）となる。
セルの消去は、ゲート助成ブレークダウンモードにおけ
るホール注入によって行なわれる。制御ゲート（ｐｏｌ
ｙ　　１）はアースされ、そしてソース（又はドレイン
）は７■にバイアスされ，ドレイン（又はソース）は１
５Ｖ以上にバイアスされる。これにより、フィラメント
ｐｏｌｙ　　２？Ｔ！　ｌｊｉは正のホールによって荷
電され、ｐｏｌｙ２フィラメントチャンネル領域を強制
的に空乏モードにする。然し乍ら、セルのＶｔは、直列
ｐｏ１ｙ　１制御ゲート電極エンハンスメントトランジ
スタのＶしによって制限され、セルが空乏モードになる
のを防止する。このモードではトランジスタのＶｔが低
く、トランジスタはｒｌＪとしてプログラミングされる
。
第１図のセル構造体は、ｐｏｌｙ　　１層及びｐｏｌｙ
　　２層を用いた標準的なポリシリコンプロセスによっ
て容易に形成される。第６Ａ図ないし第６Ｌ図は、第１
図のフラッシュＥＰＲＯＭトランジスタセルの製造段階
を示す断面図である。
最初に、第６Ａ図に示すように、２０Ωｃｍのｐ一型の
シリコン基体３０が設けられる。第６Ｂ図において、酸
化シリコン３１及び窒化シリコン３２が基体３０の表面
に形成される。次いで、第６Ｃ図において、トランジス
タのアクティブな領域がホトレジスト３３、窒化物５３
２及び酸化物層３１によってマスクされ、基体３ｏの一
部分を露出させる。第６Ｄ図において、フィールドイン
プラント及びフィールド酸化物が標質的な処理技術によ
って基体３０の露出した表面領域に形成される。
その後、第６Ｅ図において、基体のアクティブなトラン
ジスタ領域にボロンのインプラント３６が形成され、■
しが０，５Ｖに調整される。次いで、アクティブなトラ
ンジスタ領域上から酸化物が剥離され、ゲート酸化物が
再成長される。第１のドープされたポリシリコン層３７
が基体の表面上に形成され、次いで、第６Ｇ図に示すよ
うにエッチングされて、制御ゲート３８を形成すると共
に、第６　Ｈ図に３９で示すように酸化されて、トラン
ジスタ構造体の制御ゲート電極が形成される。
その後、第６１図に示すように、第２のドープされたポ
リシリコン（ｐｏｌｙ　　２）層４０が化学蒸着（ＣＶ
Ｄ）により基体表面上と制御ゲート３８上とに付着され
、酸化物３９がｐｏｌｙ２層をゲート電極３８から電気
的に絶緑する。ｐｏ１ｙ　　２層は、ＣＶＤ付着の合致
特性により、ｐｏｌｙ　　１のライン及び制御電極３８
の周囲がより厚くなっている。
本発明の１つの特徴によれば、非等方性反応のイオンプ
ラズマエッチング（Ｒ　Ｉ　Ｅ）を用いて、ｐｏｌｙ　
　２層が制御電極上から除去される。然し乍ら、このエ
ッチングは、制御電極３８の周りの厚いｐｏｌｙ　　２
層が第６ｊ図に４１で示すように残されるよう時間的に
制限される。この残されたｐｏｌｙ　　２層は、セルの
フィラメントフローティングゲート電極となる。第６Ｋ
図において、第２のマスクを使用し、隣接トランジスタ
のゲートｍ極を相互接続するｐｏｌｙ　　ｌストリップ
に沿って隣接トランジスタ間のポリシリコン２層４０が
除去される。
更に、本発明の別の特徴によれば、ヒ素及び燐の２つの
ｎ一型ドーパントをインプランテーションしそして拡散
することによりアクティブなトランジスタ領域にソース
及びドレイン領域が形成される。ヒ素の密度は燐の密度
より高く、ヒ素と燐のインプランテーションに続くその
後の熱処理において、燐が急速に拡散し、第６Ｌ図に示
すようなドーパント密度プロファイルが生じる。ヒ素は
、ソース及びドレインのｎ＋領域を榴成し、そして燐は
、ソース及びドレインのｎ一部分を描成する。燐の横方
向拡散により、ソース及びドレイン領域がフィラメント
電極とオーバーラップし、これは、各トランジスタセル
をプログラミング及び消去するときに必要なものである
。更に、ｎ十ヒ素及びｎ一燐領域によって与えられるド
ーパン，ト密度プロファイルは、プログラムされたトラ
ンジスタを消去するための高いゲート助成ブレークダウ
ンを許す。上記したように、フラッシュ消去のゲート助
成ブレークダウンを得るためには１５Ｖ程度の高い電圧
が必要であり、ドーパントプロファイルにより、ソース
接点とドレイン接点との問のｐ−ｎ接合と、ｎ一チャン
ネル領域とで高い逆バイアス電圧に耐えられるようにな
る。急激なｎ　＋　／　ｐ一接合では、高い電圧に耐え
ることができず、１０ないし１２Ｖでブレークダウンす
る。
第１図に示すフラシュＥＰＲＯＭセルの対称構造により
、トランジスタのソース又はドレインのいずれかからセ
ルをプログラミング及び消去することができる。然し乍
ら、制御ゲート電極の片側のみにポリシリコン２（ｐｏ
ｌｙ　　２）フィラメントを保持することにより非対称
のセル構造を作ることができる。これは、第７図の別の
実施例の側面図に示されている。この実施例では、第１
図の構造体と同様に、ｎ＋ソース５０及びｎ＋ドレイン
５ｌがｐ一基体５２に形成され、ｐｏｌｙｌ材料によっ
て制御ゲート電極５４が形成されると共に、ｐｏｌｙ　
　２層によってフローティングフィラメント＠ｗｌ５６
が形成される。然し乍ら、ｐｏｌｙ　　２は、制御ゲー
ト電極の片側以外のところからエッチング材によって除
去される。
第８図は、セルの平面図であり、制御ゲート５４の片側
にのみ設けられてドレイン５１にのみオーバーラップす
るフィラメント５６を示している。第９図は、ｐｏｌｙ
　　］の制御ゲート５４とｐｏｌｙ　　２のフィラメン
ト電極５６とがソースとトレインとの間のチャンネル領
域の直列接続部分を制御する電気回路図である。
この非対称のセル構造においては、読み取りモードとプ
ログラミング又は消去モードとの間でソース電極及びド
レイン電極を交換しなければならない。従って、メモリ
アレイのセルは、第１０図に示すように、ｒＸＪマトリ
クスに整列されるのが好ましい。プログラミング中には
、７Ｖがドレインに印加され、］．２Ｖが制御ゲートに
印加され、そして選択されたセルについてソースがアー
スされ、一方選択されなかったセルについてソースがフ
ローテイングできるようにされる。これは、フローティ
ングフィラメンｌ・電極に電子を注入し、その下のチャ
ンネル領域のｖしを上昇させる。他の選択されなかった
セルは、フローティングソースライン又はフィラメント
をソース側に看し、この動作によって影響を受けない。
消去動作中には、ドレインが２３Ｖに上昇され、制御ゲ
ートがアースされ、ソースがフローティングできるよう
にされる。ゲート助成アバランシェプレークダウンによ
りフローティング電極へのホールの注入が生じる。読み
取り動作中には、ドレインがアースされ、ソースにＩＶ
が印加され、制御ゲートに３■が印加される。セルが「
Ｏ」　（電流が流れず）にプログラムされる場合には、
トランジスタのＶｔが＋４Ｖとなる。一方、セルが「１
」　（電流が流れる）にプログラムされる場合には、Ｖ
ｔが０，５Ｖである。
発明の効果 以上、構造的に小型（ＥＰＲＯＭセルに匹敵する）であ
り、ポリシリコンｌ材料が制御ゲートを形成し、そして
このポリシリコン１層と一般的に同一平面のポリシリコ
ン２層がフローティングフィラメントゲート電極を形成
するフラッシュＥＰＲＯＭについて説明した。制御ゲー
ト及びフィラメント・ゲートの下に横たわるチャンネル
領域は直列になっているので、フローティングゲー・ト
が空乏モードにあるときでもトランジスタセルが空乏モ
ードとなることはない。対称的なセル構造においては、
ドレイン及びソース領域がプログラミングモードと読み
取りモードとの間で逆転される必要がない。セルのプロ
グラミングがホット電子チャンネル電流注入によって行
なわれそし，て消去がゲー１・助成ブレークダウンホー
ル注入によって行なわれることが重要である。トンネル
効果酸化物は不要であり、製造工程が簡略化される。
特定の実施例について本発明を説明したが、上記説明は
、本発明を単に解説するものであって、本発明をこれに
限定するものではない。特許請求の範囲に規定した本発
明の真の精神及び範囲から逸脱することなく種々の変更
や用途が当業者に明らかであろう。
【図面の簡単な説明】
第１図は、本発明の１つの実施例によるフラッシュＥ　
Ｐ　ＲＯＭ　トランジスタセルの断面図、第２図及び第
３図は、第１図のトランジスタセルの別の上面図、 第４図は、第１図のフラッシュＥＰＲＯＭトランジスタ
セルの電気回路図、 第５図は、第１図のフラッシュＥＰＲＯＭセルを用いた
メモリアレイの一部分を示す図、第６Ａ図ないし第６Ｌ
図は、第１図のフラッシュＥＰＲＯＭトランジスタセル
を製造する段階を示した断面図、 第７図は、本発明によるフラッシュＥＰＲＯＭセルの別
の実施例を示す断面図、 第８図は、第７図のフラッシュＥＰＲＯＭセルの上面図
、 第９図は、第７図のフラッシュＥＰＲＯＭ＋−ランジス
タセルの電気回路図、そして 第１０図は、第７図のフラッシュＥ　Ｐ　Ｒ　Ｏ　Ｍト
ランジスタセルを用いたメモリアレイの一部分を示す平
面図である。 １０・・・ソース電極 １２・・・ドレイン電極 ｌ４・・・基体　　　　１６・・・酸化物層・制御ゲー
ト ２０　・ ・フィラメント電極 ２２　・ ・第１ポリシリコン層 ２４　・ ・導電性ブリッジ ＦＩＧ．−４ ＦＩＧ，−３ 図面の浄ＩＦ（内容に変更なし） ＦＩＧ．−２ ＦＩＧ．−６Ｇ ＦＩＧ．−６８ ＦＩＧ．−６Ｉ ＦＩＧ．−６Ｊ ＦＩＧ．−６Ｌ ＦＩＧ．−７ Ｓ ＦＩＧ．−９ 手 続 補 正 ！！（方式） 時，；乍ＩＹ長ｒイ 吉田文殺 殿 １′バ＋’ｌの表示 平成２年特１作願第１４４０号 ３．　ｈｌｉ　＋Ｅをする者 Ｌ％件との関係 出願 人 ４代 ＪｌｌＩ 人 ５８補正命令の日付 平成２年４月２４日

Claims (13)

    【特許請求の範囲】
  1. （１）ある導電型の表面領域を有する半導体本体と、 上記表面領域に形成された逆の導電型の第１及び第２の
    ドープされた領域とを具備し、これらの第１及び第２の
    領域は、互いに離間されていて、トランジスタセルのソ
    ース及びドレイン領域を形成しており、そしてそれらの
    間にある表面領域がトランジスタのチャンネル領域を形
    成し、 更に、上記チャンネル領域上にある絶縁層と、上記ソー
    ス領域とドレイン領域との間で上記絶縁層上に配置され
    た制御ゲート接点と、 上記ソース領域とドレイン領域との間で上記絶縁層上に
    配置されたフローティングゲート接点とを具備し、この
    フローティングゲートは、上記制御ゲートから離間され
    且つそれと一般的に同一平面でありそして上記ソース及
    びドレイン領域の少なくとも１つにオーバーラップして
    いることを特徴とするフラッシュＥＰＲＯＭトランジス
    タセル。
  2. （２）上記制御ゲートは、第１のドープされた多結晶シ
    リコン層（Ｐｏｌｙ１）から形成され、上記フローティ
    ングゲート接点は、第２のドープされた多結晶シリコン
    層（Ｐｏｌｙ２）から形成される請求項１に記載のフラ
    ッシュＥＰＲＯＭトランジスタセル。
  3. （３）上記フローティングゲート接点は、上記制御ゲー
    トの両側に隣接する請求項２に記載のフラッシュＥＰＲ
    ＯＭトランジスタ。
  4. （４）上記フローティングゲート接点は、上記ソース領
    域及びドレイン領域の両方にオーバーラップし、上記ト
    ランジスタセルはその構造及び適用が対称的である請求
    項３に記載のフラッシュＥＰＲＯＭトランジスタセル。
  5. （５）上記フローティングゲート接点は、上記制御ゲー
    トの周囲を少なくとも部分的に取り巻く請求項４に記載
    のフラッシュＥＰＲＯＭトランジスタセル。
  6. （６）上記フローティングゲートは、上記制御ゲートの
    両側の上記フローティングゲート接点を相互接続するブ
    リッジ部分を上記制御ゲートの上に備えている請求項４
    に記載のフラッシュＥＰＲＯＭトランジスタセル。
  7. （７）上記ソース領域及びドレイン領域の各々は、上記
    逆の導電型のドーパントの濃度が変化する請求項４に記
    載のフラッシュＥＰＲＯＭトランジスタセル。
  8. （８）上記ドーパントの変化する濃度は、ｎ＋ドーパン
    トの濃度を形成する砒素と、ｎ−ドーパントの濃度を形
    成する燐とを含む請求項７に記載のフラッシュＥＰＲＯ
    Ｍトランジスタセル。
  9. （９）シリコン本体にフラッシュＥＰＲＯＭトランジス
    タセルを形成する方法において、 ａ）上記シリコン本体にアクティブなトランジスタ領域
    を定め、これはそのアクティブなトランジスタ領域の周
    りにフィールドシリコン酸化物層を成長させることによ
    って行ない、 ｂ）上記アクティブなトランジスタ領域上にシリコン酸
    化物層を成長させ、 ｃ）上記アクティブなトランジスタ領域上に第１のドー
    プされたポリシリコン層を付着させ、ｄ）上記第１のド
    ープされたポリシリコン層をエッチングして、上記アク
    ティブなトランジスタ領域の中間部分に制御ゲート電極
    を形成し、ｅ）上記制御ゲート電極の表面を酸化し、 ｆ）上記アクティブなトランジスタ領域の上及び上記制
    御ゲート電極の上に第２のドープされたポリシリコン層
    を付着し、 ｇ）上記制御ゲート電極の少なくとも片側に隣接すると
    ころを除いて上記第２のドープされたポリシリコン層を
    エッチングによって除去して、上記制御ゲート電極の付
    近にフローティングゲート電極を形成し、そして ｈ）上記アクティブなトランジスタ領域にソース及びド
    レイン領域を形成し、このソース及びドレイン領域はチ
    ャンネル領域によって分離されており、上記制御ゲート
    電極及び上記フローティングゲート電極は上記チャンネ
    ル領域にオーバーラップすることを特徴とする方法。
  10. （１０）上記段階ｇ）は、上記制御ゲート電極の両側に
    フローティングゲート電極を形成する請求項９に記載の
    方法。
  11. （１１）上記フローティングゲート電極は、上記制御ゲ
    ート電極の周囲を取り巻く請求項１０に記載の方法。
  12. （１２）上記段階ｇ）は、上記制御ゲート電極の片側に
    のみフローティングゲート電極を形成する請求項９に記
    載の方法。
  13. （１３）上記段階ｈ）は、少なくとも上記ドレイン領域
    に砒素及び燐を導入することを含み、上記砒素はｎ＋領
    域を形成しそして上記燐はｎ−領域を形成する請求項９
    に記載の方法。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69219669T2 (de) * 1991-06-07 1997-11-13 Sharp Kk Nichtflüchtiger Speicher
US5338952A (en) * 1991-06-07 1994-08-16 Sharp Kabushiki Kaisha Non-volatile memory
US5268585A (en) * 1991-07-01 1993-12-07 Sharp Kabushiki Kaisha Non-volatile memory and method of manufacturing the same
US5461249A (en) * 1991-10-31 1995-10-24 Rohm Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method therefor
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
FR2691289A1 (fr) * 1992-05-15 1993-11-19 Thomson Csf Dispositif semiconducteur à effet de champ, procédé de réalisation et application à un dispositif à commande matricielle.
US5424979A (en) * 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
DE69316298T2 (de) * 1992-10-02 1998-04-23 Matsushita Electric Ind Co Ltd Nichtflüchtige Speicherzelle
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5467308A (en) * 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5585293A (en) * 1994-06-03 1996-12-17 Motorola Inc. Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation
KR0151621B1 (ko) * 1994-11-05 1998-10-01 문정환 비휘발성 메모리 반도체 소자 및 이의 제조방법
DE19612676C2 (de) * 1996-03-29 2002-06-06 Infineon Technologies Ag Anordnung von Halbleiter-Speicherzellen mit zwei Floating-Gates in einem Zellenfeld und Verfahren zum Betrieb einer nichtflüchtigen Halbleiter-Speicherzelle
EP0926260A3 (en) * 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
US6180461B1 (en) * 1998-08-03 2001-01-30 Halo Lsi Design & Device Technology, Inc. Double sidewall short channel split gate flash memory
EP1079395B1 (en) * 1999-07-26 2003-12-03 STMicroelectronics S.r.l. Method for programming EEPROM memory devices with improved reliability, and corresponding EEPROM memory device
US6525371B2 (en) 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
US6563167B2 (en) 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
WO2002067320A1 (fr) * 2001-02-22 2002-08-29 Sharp Kabushiki Kaisha Dispositif de stockage a semi-conducteurs et circuit integre a semi-conducteurs
US6627942B2 (en) 2001-03-29 2003-09-30 Silicon Storage Technology, Inc Self-aligned floating gate poly for a flash E2PROM cell
US6967372B2 (en) 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US6743674B2 (en) 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
US6917069B2 (en) 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6952033B2 (en) 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US6566706B1 (en) 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US20030102504A1 (en) 2001-12-05 2003-06-05 Geeng-Chuan Chern Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
US6756633B2 (en) 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6861698B2 (en) 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
US6878591B2 (en) 2002-02-07 2005-04-12 Silicon Storage Technology, Inc. Self aligned method of forming non-volatile memory cells with flat word line
US7411246B2 (en) 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6891220B2 (en) 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6952034B2 (en) 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6706592B2 (en) 2002-05-14 2004-03-16 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor array of non-volatile memory cells
JP4104133B2 (ja) * 2002-05-31 2008-06-18 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
US6873006B2 (en) 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
US6958273B2 (en) 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6906379B2 (en) 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US20060255398A1 (en) * 2003-09-09 2006-11-16 Tower Semiconductor Ltd. Ultra-violet protected tamper resistant embedded EEPROM
US6959920B2 (en) * 2003-09-09 2005-11-01 Tower Semiconductor Ltd. Protection against in-process charging in silicon-oxide-nitride-oxide-silicon (SONOS) memories
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US8148768B2 (en) 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4258466A (en) * 1978-11-02 1981-03-31 Texas Instruments Incorporated High density electrically programmable ROM
US4302766A (en) * 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
US4514897A (en) * 1979-09-04 1985-05-07 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
JPS5854668A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 電気的消去型読出し専用メモリおよびその製造方法
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
JPS60189971A (ja) * 1984-03-09 1985-09-27 Toshiba Corp 半導体装置の製造方法
US4795719A (en) * 1984-05-15 1989-01-03 Waferscale Integration, Inc. Self-aligned split gate eprom process
US4868629A (en) * 1984-05-15 1989-09-19 Waferscale Integration, Inc. Self-aligned split gate EPROM
US4590665A (en) * 1984-12-10 1986-05-27 Solid State Scientific, Inc. Method for double doping sources and drains in an EPROM
US4754320A (en) * 1985-02-25 1988-06-28 Kabushiki Kaisha Toshiba EEPROM with sidewall control gate
US4742491A (en) * 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
JPS6286764A (ja) * 1985-10-11 1987-04-21 Sony Corp 半導体装置
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
JPS62136880A (ja) * 1985-12-11 1987-06-19 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
JPS6336576A (ja) * 1986-07-30 1988-02-17 Toshiba Corp 半導体装置及びその製造方法
JPS6353978A (ja) * 1986-08-22 1988-03-08 Toshiba Corp 半導体記憶装置の製造方法
JPS6366972A (ja) * 1986-09-08 1988-03-25 Fuji Xerox Co Ltd 半導体記憶装置およびその製造方法
US4806201A (en) * 1986-12-04 1989-02-21 Texas Instruments Incorporated Use of sidewall oxide to reduce filaments
US4814286A (en) * 1987-02-02 1989-03-21 Intel Corporation EEPROM cell with integral select transistor
JPS63215079A (ja) * 1987-03-04 1988-09-07 Oki Electric Ind Co Ltd Ｅｐｒｏｍ半導体装置およびその製造方法
US4852062A (en) * 1987-09-28 1989-07-25 Motorola, Inc. EPROM device using asymmetrical transistor characteristics
JPH01120862A (ja) * 1987-11-04 1989-05-12 Oki Electric Ind Co Ltd 半導体メモリ装置の製造方法
US4888734A (en) * 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. EPROM/flash EEPROM cell and array configuration
US4868617A (en) * 1988-04-25 1989-09-19 Elite Semiconductor & Sytems International, Inc. Gate controllable lightly doped drain mosfet devices

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