KR100295685B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본발명의 목적을 달성하기 위하여, 메모리 셀들과 주변회로 소자로 구성되는 반도체 메모리 소자에 있어서, 상기 메모리 셀은 반도체 기판(500)상에 형성된 턴넬 산화막(502)과, 상기 턴넬 산화막(502) 위에 형성된 플로팅 게이트 전극(503)과, 상기 플로팅 게이트 전극(503) 위에 형성된 층간 절연막(504)과, 상기 층간 절연막(504) 위에 형성된 제어 게이트 전극(505)과, 상기 제어 게이트 전극의 일측 반도체 기판내에 형성된 상대적으로 불순물의 농도가 높은 제1 고농도 불순물 영역과(501a), 상기 제어 게이트 전극의 다른측 반도체 기판내에 형성되고 상기 제1 고농도 불순물 영역과 같은 정도의 불순물 농도를 갖는 제2 고농도 불순물 영역(501b)과, 상기 반도체 기판내에 상기 제2 고농도 불순물 영역(501b)과 상기 제어 게이트 전극의 일측 끝 사이에 형성된 상기 제1 및 제2 고농도 불순물 영역(501a, 501b)에 비해 상대적으로 불순물 농도가 낮은 저농도 불순물 영역(501c)과, 상기 반도체 기판내에 상기 저농도 불순물 영역(501c) 근방에 형성된 할로 이온주입층(501d)을 구비하고 있고, 상기 주변회로 소자는, 그 소스 및 드레인 근방에 할로 이온주입층 및 LDD영역을 갖추고 있는 것을 특징으로 한다.
Description
본발명은 반도체 메모리 소자에 관한 것으로 특히 플래쉬 이이피롬(flash electrically erasable programmable read only memory ; flash EEPROM) 소자의 구조 및 제조방법에 관한 것이다.
도1은 종래 반도체 메모리 소자의 셀 레이아웃을 도시하고 있다.
즉 반도체 기판(100)에 다수의 필드산화막(101)이 형성되어 있다. 상기 필드산화막(101)은 비액티브 영역 혹은 소자격리영역에 해당하며, 상기 필드산화막 이외의 영역은 액티브 영역(102)이다. 상기 액티브 영역(102)과 수직인 방향으로 뻗은 다수의 플로팅 게이트(FG)가 형성되어 있다. 상기 플로팅 게이트(FG)상에는 절연막(미도시)을 개재하여 상기 플로팅 게이트(FG)와 같은 방향을로 뻗어있는 제어게이트(CG)이 형성되어 있다. 또한, 상기 플로팅 게이트(FG)의 양측 액티브 영역(202)내에는 소스(103)/드레인(104)이 각각 형성되어 있다. 또 상기 드레인(104)의 소정영역에는 비트라인(BL)과 드레인 영역(104)을 연결하기 위한 컨택홀(105)이 형성되어 있다. 또, 상기 컨트롤 게이트(CG)와 교차하는 방향으로 비트라인(BL)이 뻗어 있으며, 상기 컨택홀(105)을 통하여 상기 드레인(104)과 연결되어 있다. 도1에서 도면부호 110으로 지시된 점선의 내부의 구조가 플래쉬 EEPROM의 단위 셀을 나타낸다.
도2는 ETOX(EPROM with Tunnel Oxide)형 플래쉬 EEPROM의 단위 셀을 도시한 것으로, 도1의 II-II선에 따른 종단면도이다. 도시된 바와 같이, 반도체 기판(200)상에 플로팅 게이트의 게이트 산화막인 턴넬 산화막(201)이 형성되어 있고, 상기 턴넬 산화막(201)위에 폴리실리콘으로 된 플로팅 게이트 전극(202)과, 층간절연막(interpoly dielectric)(203)과 제어 게이트 전극(204)가 차례로 적층되어 있다. 상기 플로팅 게이트 전극 (202)의 양측 반도체 기판(200)내에는 소스(205)와 드레인(206)이 형성되어 있다. 상기 소스(205)는 상대적으로 불순물 농도가 높은 불순물층(n+층)인 제1소스(205a)와 상기 제1소스(205a)에 비해 상대적으로 불순물 농도가 낮은 불순물층(n-층)인 제2소스(205b)로 이루어져 있다. 그러한 구조의 소스를 그래디드 정션 소스(graded source)라 한다. 상기 드레인(206)의 불순물 농도는 상기 제1소스(205a)와 같은 상대적으로 높은 불순물 농도를 갖는 고농도 불순물층(n+층)이다. 상기와 같은 종래 플래쉬 EEPROM 소자에 있어서, 소스는 n-/n+구조, 드레인은 p+/n+ 구조로 하는 비대칭 구조를 채택한 이유는 다음과 같다.
플래쉬 EEPROM의 프로그램 동작시, 상기 드레인에는 8V, 게이트 전극에는 12V의 고전압이 인가되고, 드레인에서 열전자가 발생하여 상기 터널 산화막을 통과하여 상기 플로팅 게이트로 뛰어들게 된다. 따라서 드레인/기판간에 n+/p+의 급정션(abrupt junction)을 형성하여 열전자(hot electron)의 발생을 용이하게 하여 프로그램 속도를 향상시키도록 하였다. 또 소거시에는 소스에 10V이상의 고전압을 인가함으로써, 플로팅 게이트 내의 열전자가 소스로 방출되도록 하는데, 이때 소스 정션이 고전압에 견딜 수 있도록 하기 위하여, n형 소스의 불순물 농도가 완만히 감소되도록 하였다. 상기와 같은 구조의 플래쉬 메모리 셀은, 소스의 측면 확산(lateral diffusion)으로 인하여 셀면적이 증가하는 단점이 있다.
따라서 측면 확산에 의한 셀면적 증가를 억제하고, 또한 소스 정션의 신뢰성을 향상시키기 위해 게이트 전극에 부전압을 인가하고 소스에 5V이하의 전압을 인가하는 방법이 고안되었다. 그러한 구조의 플래쉬 메모리는 소스 구조가 도1에 도시한 ETOX와 같이 깊고 완만한 정션 구조(그래디드 정션 구조)를 필요로 하지 않는다. 따라서, 소스측의 측면 확산에 의한 셀 면적 증가를 억제할 수 있다. 그러나 소거시 플로팅 게이트와 소스영역간의 오버랩이 반드시 존재해야 되고, 프로그램시 소스 전압에 의한 전압강하를 방지할 수 있도록 소스측의 불순물 농도가 충분히 높아야 한다. 예를들면 소스형성시 도즈가 2x 1015원자/cm2이하이면 터널링시, 부유게이트와의 중첩영역에서 공핍층이 생겨서, 게이트 전류가 대폭으로 저하되는 문제가 있다. 따라서, 소스의 구조가 완만한 정션 구조를 필요로 하지는 않을 지라도 소스/드레인의 도핑농도가 다른 비대칭 구조를 갖는다.
상기 도1, 도2의 플래쉬 메모리 소자의 제조방법을 도3a 내지 도3e를 참조하여 설명하면 다음과 같다. 도3a 내지 도3e의 좌측에 도시한 것은 플래쉬 메모리 소자의 여러 제조공정 단계에서의 도1의 IIIe-IIIe선에 따른 종단면도이다. 도3a 내지 도3e의 우측에 도시한 것은 플래쉬 메모리 소자의 주변회로부의 제조공정 순서를 도시한 것이다.
먼저, 도3a와 같이, 반도체 기판(300)을 준비하고, 일반적으로 잘 알려져 있는 부분적인 실리콘 산화 공정을 이용하여 소자격리영역(301) 즉 필드 산화막(301)을 형성한다. 상기 소자격리영역 이외의 영역을 액티브 영역(302)이라 하고, 상기 필드 산화막(301)이 형성되어 있는 영역을 비액티브 영역이라 한다. 이때, 도3a의 좌측에는 도1의 IIIe-IIIe선에 따른 종단면도이므로 필드산화막이 도시되어 있지 않고 도3a의 우측에만 도시되어 있다.
다음으로, 도3a에 도시된 바와 같이, 플래쉬 메모리 셀부가 제조될 부위의 반도체 기판(300) 상면에 터널링 산화막(303)을 형성한다. 다음으로 상기 터널링 산화막(303)위에 제1폴리실리콘층을 형성한 다음, 상기 액티브 영역(302)상에만 상기 제1폴리실리콘층이 남도록 패터닝하여 제1폴리실리콘층 패턴(304)을 형성한다. 다음으로 반도체 기판(300)상의 전체 구조 위에 산화막/질화막/산화막(이하 ONO막이라 함)으로 된 층간절연막(305)을 형성한다. 상기 ONO막(305)은 플로팅 게이트와 제어 게이트를 절연하는 역할을 하며 후속하는 공정에서 형성하게 될 제어게이트의 게이트 절연막이 된다. 다음으로 도3a의 우측에 도시한 바와 같이, 주변회로부의 반도체 기판상의 ONO막(305)을 제거한다.
다음으로, 세정공정을 수행하고, 도3b의 우측도와 같이, 반도체 기판상의 전면을 열산화하여, 주변회로부의 반도체 기판(300)상면에 게이트 산화막(306)을 형성한다.
다음으로, 도3b와 같이, 상기 반도체 기판(300) 상면 전체에 제2폴리실리콘층을 형성한 다음, 일반적으로잘 알려져 있는 스택 게이트 에치법을 이용하여 상기 제2폴리실리콘층, ONO막(305), 제1폴리실리콘층 패턴(304)을 식각하여, 제2폴리실리콘층 패턴(307a) 즉 컨트롤 게이트 전극(307a)와, 상기 컨트롤 게이트 전극(307a)과 자기정렬하여 패터닝된 상기 컨트롤 게이트 전극(307a)하방의 플로팅 게이트 전극(304a)를 형성한다. 상기 플로팅 게이트 전극(304a)는 제1폴리실리콘층 패턴(304)을 일반적으로 잘 알려진 스택 게이트 에치법으로 패터닝함으로써 형성된 것이다. 이때, 주변회로부에는 도3b의 우측도에 도시한 바와 같이, 상기 제2폴리실리콘층을 패터닝하여 형성된 게이트전극(307b)가 동시에 형성된다.
다음으로, 도3c의 우측도와 같이 주변회로부의 반도체 기판상에 제1 이온주입 마스크(320)를 형성하고 도3c의 좌측도와 같이, 메모리 셀부의 소스(308)/드레인(309) 형성을 위한 이온주입을 실시한다.
다음으로, 상기 제1 이온주입 마스크(320)를 제거하고, 도3d의 좌측도와 같이, 메모리 셀부의 반도체 기판 상부에 제2 이온주입 마스크(330)를 형성하고, 도3d의 우측도와 같이 주변회로부의 게이트 전극(307')의 양측 반도체 기판(300)내에 불순물 이온을 주입하여, 소위 LDD라고 부르는 저농도 불순물 영역(lightly doped region)(310)을 형성한다.
다음으로, 상기 제2 이온주입 마스크(330)을 제거하고, 도3e에 도시된 바와 같이, 메모리셀부의 플로팅 게이트 전극(304a) 및 제어 게이트 전극(307a)의 양측벽과 주변회로부의 게이트 전극(307b)의 양측벽에 각각 측벽 스페이서(311)들을 형성한다.
다음으로, 도3f와 같이, 공통 소스를 형성하기 위해 메모리 셀부와 주변회로부의 반도체 기판 상부에 공통 소스 마스크(340)를 형성하고, 상기 공통 소스 마스크(340)를 이용하여, 메모리 셀의 소스와 소스간을 전기적으로 분리하고 있는 필드 산화막을 제거하는 공통 소스 식각을 수행한다. 다음으로, 상기 공통 소스영역에 불순물 이온을 고농도로 주입하여 공통 소스(308a)를 형성 한다.
다음으로, 상기 메모리 셀부의 반도체 기판 상부에 제3이온주입 마스크(350)를 형성하고, 도3g의 우측도와 같이 상기 주변회로부의 측벽 스페이서 양측 반도체 기판내에 불순물 이온을 주입하여 주변회로부 트랜지스터의 소스/드레인(312)을 형성한다.
상기 설명한 바와 같이, 일반적으로 플래쉬 메모리 소자의 주변회로부의 트랜지스터는 LDD(lightly doped drain) 영역을 갖는 소스/드레인 구조로 되어 있고, 또한 소스와 드레인의 형상 및 불순물 농도가 같은 대칭 구조를 취하고 있다. 반면, 플래쉬 메모리 소자의 메모리 셀 부의 소스/드레인의 구조는 LDD구조를 채택하지 않으며, 소스와 드레인이 농도와 구조면에서 비대칭을 이루고 있다는 점에서 주변회로부의 소스/드레인 구조와는 다르다. 결과적으로, 종래 플래쉬 메모리 소자의 제조에 있어서, 셀 어레이부의 소스/드레인을 형성한 다음, 주변회로부의 소스/드레인을 별도의 공정으로 형성하기 때문에 공정이 번잡해 지는 문제점이 있었다.
본발명은 상기와 같은 종래의 문제점에 비추어 안출한 것으로, 주변회로부와 셀 어레이부의 소스/드레인 제조 공정의 통일을 꾀하여, 주변회로부의 소스/드레인 형성과 셀 어레이부의 소스/드레인 형성을 동시에 수행함으로써 공정을 단순화한 반도체 메모리 소자의 제조방법을 제공하는 것을 목적으로 한다.
본발명은 또한, 메모리 셀 부 및 주변회로부의 소스/드레인을 LDD영역을 갖는 구조로 형성하고, 상기 LDD영역 근방에 할로 이온주입층을 형성한 구조의 플래쉬 메모리 소자의 구조를 갖도록 하여 펀치 쓰루 내압을 향상시킨 반도체 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로한다.
상기와 같은 본발명의 목적을 달성하기 위하여, 메모리 셀들과 주변회로 소자로 구성되는 반도체 메모리 소자에 있어서, 상기 메모리 셀은, 메모리 셀을 형성하기 위한 위치의 반도체 기판상에 형성된 턴넬 산화막과, 상기 턴넬 산화막 위에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극의 일측 반도체 기판내에 형성된 상대적으로 불순물의 농도가 높은 제1 고농도 불순물 영역과, 상기 제어 게이트 전극의 다른측 반도체 기판내에 형성되고 상기 제1 고농도 불순물 영역과 같은 정도의 불순물 농도를 갖는 제2 고농도 불순물 영역과, 상기 반도체 기판내에 상기 제2 고농도 불순물 영역과 상기 제어 게이트 전극의 일측 끝 사이에 형성된 상기 제1 및 제2 고농도 불순물 영역에 비해 상대적으로 불순물 농도가 낮은 저농도 불순물 영역과, 상기 반도체 기판내에 상기 저농도 불순물 영역 근방에 형성된 할로 이온주입층을 구비하고 있고, 상기 주변회로 소자는, 주변회로부 소자를 형성하기 위한 반도체 기판상에 형성된 게이트 산화막과, 상기 게이트 산화막위에 형성된 게이트 전극과, 상기 게이트 전극의 양측 반도체 기판내에 각각 형성된 상대적으로 불순물 농도가 낮은 저농도 불순물 영역과, 상기 저농도 불순물 영역 바깥측의 반도체 기판내에 형성된 상기 저농도 불순물 영역에 비해 상대적으로 불순물 농도가 높은 고농도 불순물 영역과, 상기 저농도 불순물 영역 근방에 형성된 할로이온주입층을 갖는 반도체 메모리 소자를 제공한다.
상기 반도체 메모리 소자는, 프로그램시에 상기 메모리셀의 제어 게이트 전극에는 10V이상의 전압을 인가하고, 메모리셀의 드레인에는 5V의 전압을 인가하는 것이 바람직하다. 또한 상기 반도체 메모리 소자는, 소거시에 상기 메모리 셀의 제어 게이트 전극에는 부전압이 인가되고, 소스에는 5V이하의 저전압이 인가되는 것이 바람직하다.
또한 본발명의 목적을 달성하기 위하여, 반도체 기판 소정부위에 필드산화막을 형성하여 액티브 영역과 비액티브 영역을 정의하는 공정과, 메모리 셀부에 대응하는 반도체 기판상의 전면에 턴넬 산화막을 형성하는 공정과, 상기 턴넬 산화막위에 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴위에 층간절연막을 형성하는 공정과, 주변회로부에 대응하는 상기 반도체 기판의 상면에 게이트 절연막을 형성하는 공정과, 상기 층간절연막위에 메모리 셀의 제어게이트 전극을 형성함과 동시에 상기 게이트 절연막 위에 주변회로부 소자의 게이트 전극을 형성하는 공정과, 상기 제어게이트 전극을 마스크로하여 상기 폴리실리콘 패턴을 식각하여 플로팅 게이트 전극을 형성하는 공정과, 상기 제어게이트 전극의 양측의 반도체 기판내와 상기 게이트 전극의 양측 반도체 기판내에 제1 도전형의 불순물 이온을 주입하여 상대적으로 불순물 농도가 낮은 저농도 불순물 영역을 형성하는 공정과, 상기 저농도 불순물 영역 근방에 제2 도전형의 불순물 이온을 주입하여 할로 이온주입층을 형성하는 공정과, 상기 제어게이트 전극 및 상기 플로팅 게이트 전극과, 상기 게이트 전극의 양측벽에 측벽 스페이서를 형성하는 공정과, 상기 메모리 셀의 공통 소스 영역만을 노출시키도록 상기 반도체 기판상의 전면에 공통 소스 마스크를 형성하는공정과, 상기 공통 소스 마스크를 이용하여 상기 필드산화막을 부분적으로 식각함과 동시에 공통 소스 영역에 인접한 측벽 스페이서들을 부분적으로 식각하는 공정과, 상기 공통 소스 마스크를 제거하는 공정과, 제어게이트 전극 및 상기 게이트 전극 및 상기 측벽 스페이서들을 마스크로하여 상기 반도체 기판내에 제1 도전형의 불순물 이온을 상기 저농도 불순물 영역에 비해 상대적으로 고농도로 주입하고 열처리하여 고농도 불순물 영역을 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
도1은 종래 반도체 메모리 소자의 평면 레이아웃도이다.
도2는 도1의 II-II선에 따른 종단면도이다.
도3a내지 도3g는 종래 반도체 메모리 소자의 제조공정 순서도이다.
도4a, 도4b는 본발명에 따른 반도체 소자의 종단면도이다.
도5a 내지 도5f는 본발명에 따른 반도체 메모리 소자의 제조공정 순서도이다.
도6은 본발명에 따른 반도체 소자의 프로그램 특성을 나타내는 그래프로서, 프로그램 시간에 대한 문턱전압값의 변화를 나타내고 있다.
도7은 본발명에 따른 반도체 소자의 소거특성을 나타내는 그래프로서, 소거 시간에 대한 문턱전압값의 변화를 나타내고 있다.
도8은 본발명에 따른 반도체 소자의 신뢰성을 평가한 그래프로서, 프로그램/소거 횟수에 따른, 프로그램 및 소거시의 문턱전압값의 변화를 나타내고 있다.
***** 도면부호의 설명 *****
FG : 플로팅 게이트 전극 CG : 제어 게이트 전극
BL : 지트라인 100 : 반도체 기판
101 : 비액티브 영역, 필드산화막 102 : 액티브 영역
103 : 소스 104 : 드레인
105 : 컨택홀 110 : 단위 메모리 셀
200 : 반도체 기판 201 : 턴넬 산화막
202 : 플로팅 게이트 전극 203 : 층간 절연막
204 : 제어 게이트 전극 205 : 소스
205a :제1 소스 205b : 제2 소스
206 : 드레인 300 : 반도체 기판
301 : 필드산화막 302 : 액티브 영역
303 : 턴넬 산화막 304 : 제1 폴리실리콘층 패턴
304a : 플로팅 게이트 전극 305 : 층간 절연막
306 : 게이트 산화막 307a : 제어 게이트 전극
307b : 게이트 전극 308 : 소스
309, 310 : 저농도 불순물 영역 308a : 고농도 불순물 영역
311, 311a : 측벽스페이서 312 : 공통 소스 마스크
313 : 고농도 불순물 영역 320 : 제1이온주입 마스크
330 : 제2 이온주입 마스크 340 : 공통 소스 마스크
350 : 제3 이온주입 마스크 500 : 반도체 기판
501a : 소스 501b : 드레인
501c: 저농도 불순물 영역 501d : 할로 이온 주입층
502 : 턴넬 산화막 503 : 플로팅 게이트 전극
504 : 층간 절연막 505 : 제어 게이트 전극
506 : 측벽스페이서 511 : 게이트 산화막
512 : 게이트 전극 513a, 513b : 저농도 불순물 영역
514 : 측벽 스페이서 515a, 515b : 고농도 불순물 영역
600 : 반도체 기판 601 : 필드산화막
602 : 액티브 영역 603 : 턴넬 산화막
604 : 폴리실리콘 패턴 604a : 플로팅 게이트 전극
605 : 층간절연막 606 : 게이트산화막
607a : 제어 게이트 전극 607b : 게이트 전극
608 : 할로 이온주입층 609 : 저농도 불순물 영역
610 : 측벽 스페이서 611 : 고농도 불순물 영역
612 : 공통 소스 마스크
도4a는 본발명에 따른 반도체 메모리 소자의 메모리 셀부의 종단면도를 도시한 것이고, 도4b는 주변회로부의 종단면도를 도시한 것이다.
먼저, 도4a의 메모리 셀부의 구조에 대해 설명하면, 메모리 셀부에 대응하는 반도체 기판(500) 상면에는 실리콘산화막으로 된 턴넬 산화막(502)이 형성되어 있고, 상기 턴넬 산화막(502)의 상면에는 폴리실리콘으로 된 플로팅 게이트 전극(503)이 형성되어 있고, 상기 플로팅 게이트 전극(503)의 상면에는 산화막/질화막/산화막의 다층막 구조로 된 층간 절연막(504)이 형성되어 있고, 상기 층간 절연막(504)의 상면에는 제어 게이트 전극(505)이 형성되어 있다. 또한 제어 게이트 전극(505)의 일측 측벽에는 측벽 스페이서(506)가 형성되어 있다.
상기 제어 게이트 전극(505)의 양측 반도체 가판(500) 내에는 상대적으로 불순물 농도가 높은 고농도 불순물 영역(501a)(501b)이 형성되어 있다. 상기 고농도 불순물 영역(501a)에는 2 x 1015원자/cm2이상의 이온이 주입되어 있다. 상기 제어게이트 전극(505)의 일측 반도체 기판내에 형성된 고농도 불순물 영역(501a)은 메모리 셀의 소스이고, 다른측 반도체 기판내에 형성된 고농도 불순물 영역(501b)는 드레인이다.
상기 드레인(501b)측에 인접한 상기 제어게이트 전극(505) 및 상기 플로팅 게이트 전극(503)의 측벽에는 측벽 스페이서(506)이 형성되어 있다. 상기 측벽 스페이서(506) 아래의 반도체 기판내에는 상기 고농도 불순물 영역(501b)에 비해 상대적으로 불순물 농도가 약 100배 정도 낮은 저농도 불순물 영역(501c)이 형성되어 있다. 상기 저농도 불순물 영역(501c)는 일반적인 반도체 소자의 제조공정에서 LDD로 불리는 영역이다. 또한 상기 저농도 불순물 영역(501c)의 근방에는 할로 이온주입층(501d)이 형성되어 있다. 상기 고농도 불순물 영역(501b)와 상기 저농도 불순물 영역(501c)의 불순물의 도전형은 같고, 상기 할로 이온주입층(501d)의 불순물의 도전형은 상기 고농도 불순물 영역(501b)의 도전형과는 반대되는 도전형으로 형성되어 있다.
본발명의 메모리 셀에서 상기 소스(501a)는 종래와 달리 그래디드 정션 구조를 취하지 않았다. 또한, 상기 고농도의 불순물 영역인 소스는 플로팅 게이트 전극과 충분히 오버랩 하도록 형성되어 있다.
한편, 다음으로, 주변회로부의 소자에 대해 설명하면 다음과 같다. 즉 주변회로부의 반도체 기판(500) 상면에 게이트절연막(511)이 형성되어 있고, 상기 게이트 절연막(511)의 상면에 게이트 전극(512)이 형성되어 있다. 상기 게이트 전극(512)아래의 양측 반도체기판(500)내에 저농도 이온주입층(513a, 513b)이 형성되어 있다.상기 저농도 이온주입층(513a, 513b)는 이후에 설명된 고농도 이온주입층에 비해 상대적으로 농도가 낮은 이온주입층을 말한다. 상기 저농도 이온주입층(513a, 513b)은 전계의 집중을 방지하여 핫 캐리어 발생을 억제하는 역할을 한다. 또, 상기 게이트 전극(912)의 양측 측벽에는 측벽 스페이서(514)가 형성되어 있고, 상기 측벽 스페이서(514)의 바깥측 반도체 기판(500)내에는 고농도 이온주입층(515a, 515b)이 형성되어 있다. 상기 고농도 이온주입층(515a, 515b)은 소스/드레인에 상응한다. 또, 상기 저농도 이온주입층(513a, 513b) 근방의 게이트 전극(512)아래의 반도체 기판(500)내에 상기 저농도 이온주입층(513a, 513b)와는 반대되는 도전형의 불순물층 소위 할로 이온주입층(516)이 형성되어 있다. 상기 할로 이온주입층(516)은 펀치??쓰루에 의한 쇼트 채널 효과를 억제하기 위한 것이다.
상기 설명한 바와 같이, 본발명의 플래쉬 메모리 소자는 메모리 셀부의 드레인 및 주변회로부의 소스/드레인에 LDD영역을 갖는 구조로 되어 있고, LDD 영역 근방에 할로 이온주입층이 형성되어 있다. 또, 메모리 셀부의 소스는 LDD구조 또는 완화된 정션(graded junction) 구조가 아닌 단일 PN 정션인 어브럽트 정션 구조를 취하고 있다.
상기와 같은 본발명의 플래쉬 메모리 소자의 동작에 대해 설명하면 다음과 같다. 우선 프로그램 동작시에는, 상기 할로이온주입층과 상기 드레인영역이 어브럽트 정션을 형성하여 핫 캐리어의 발생을 용이하게 함으로써 프로그래밍 동작속도가 빨라진다.
한편 소거 동작시에는, 게이트전극에는 부의 전압을 인가하고, 소스에는 5V 이하의저전압을 인가하기 때문에, 종래의 고전압에 견딜 수 있는 완만한 정션 구조가 아닌 어브럽트 정션을 갖는 소스를 형성하였다. 즉, 본발명에 따른 플래쉬 메모리 소자는 소거시에 종래에 비해 소스 전압이 낮은 5V 이하의 전압을 인가하는 것을 특징으로 한다. 그 이상의 높은 전압에서는 본발명의 소스와 같은 어브럽트 정션의 소스는 소거시 쉽게 정션 파괴가 일어나기 때문이다. 즉 본발명의 플래쉬 메모리 셀 구조는 소거 동작시 게이트에 부 전압(negative voltage)을, 소스에는 5V 이하의 저전압을 인가하는 소자에 적합한 구조이다.
상기 설명한 본발명의 플래쉬 메모리 소자의 제조방법은 다음과 같다. 도5a 내지 도5f에서 좌측에 도시한 좌측도는 메모리 셀부의 제조공정 순서이고, 도5a 내지 도5f의 우측에 도시한 우측도는 주변회로부의 제조공정 순서를 도시한 것이다. 실제 플래쉬 메모리 소자 제조공정은 메모리 셀부와 주변회로부의 공정이 따로 진행되는 것이 아니므로, 전체 플래쉬 메모리 소자의 제조공정 순서에 따라 메모리 셀부, 주변회로부의 트랜지스터 제조공정순서를 통합하여 설명한다.
먼저, 도5a 좌측도에 도시하는 바와 같이, 반도체 기판(600) 소정부위에 다수의 필드 산화막(601)을 형성한다. 상기 필드 산화막(601)이 형성되지 않은 부위를 액티브 영역(602)이라 하고 상기 필드산화막(601)으로 덮인 부분을 비액티브 영역 또는 소자 격리 영역이라 한다.
다음으로, 도5a 좌측도에 도시된 바와 같이, 메모리 셀부에 대응하는 상기 반도체 기판(600)상의 전면에 턴넬 산화막(603)을 형성한다. 다음으로, 상기 턴넬 산화막(603)위에 제1폴리실리콘층을 형성한 다음 패터닝하여 폴리실리콘 패턴(604)을 형성한다. 다음으로, 도5a 좌측도에 도시된 바와 같이, 상기 반도체 기판(600)상에 형성된 구조의 전면에 산화막/질화막/산화막(이하 ONO막이라 함)으로 된 층간 절연막(605)을 형성한다.
다음으로, 도5b 우측도와 같이, 주변회로부의 ONO막(605)을 제거하고, 상기 ONO막(605)이 제거된 부위에 게이트산화막(606)을 형성한다. 상기 게이트 산화막(606)은 열산화법으로 형성된 실리콘 산화막이다.
다음으로, 도b 좌우측에 도시된 바와 같이, 상기 메모리 셀부의 ONO막(605) 및 주변회로부의 게이트 산화막(606)위에 제2폴리실리콘층을 형성한 다음, 상기 제2폴리실리콘층을 패터닝하여 상기 메모리 셀부의 ONO막(605)위에는 메모리 셀 트랜지스터의 제어 게이트 전극(607a)을 형성하고, 주변회로부의 게이트 산화막(606) 위에는 주변회로부 트랜지스터의 게이트 전극(607b)을 형성한다. 이때, 메모리 셀부의 제2폴리실리콘층 패터닝하여 상기 제어 게이트 전극(607a)를 형성한 다음, 상기 제어 게이트 전극(607a)를 자기정렬 마스크로 이용하여 그 하방의 폴리실리콘 패턴(604)까지 계속 식각함으로써 폴리실리콘으로 된 플로팅 게이트 전극(604a)을 형성한다.
다음으로, 도5c에 도시된 바와 같이, 메모리셀 트랜지스터의 제어 게이트 전극(607a), 주변회로 트랜지스터의 게이트 전극(607b)을 마스크로하여, 상기 제어 게이트 전극(607) 및 게이트 전극(607b)의 양측 반도체 기판내에 제1도전형의 불순물 이온 예를들면 인(P) 또는 비소(As) 이온 또는 그 둘 모두를 주입하여 얕은 불순물층 또는 저농도 불순물층(609)을 형성한다. 이때, 상기 반도체 기판(600)은도2 도전형의 불순물 이온으로 도핑되어 있다. 만일, 상기 반도체 기판(600)이 상기 인 또는 비소 이온과 같이 제1도전형의 불순물 이온으로 도핑되어 있는 경우에는 제2 도전형의 불순물 이온 즉 붕소(B)를 이온 주입하여 저농도 불순물층(609)을 형성한다. 상기 저농도 불순물층(609)은 일반적인 반도체 소자의 제조공정에서 LDD라는 명칭으로 알려져 있다. 상기 저농도 불순물층(609)는 후속하는 공정에서 형성될 깊은 불순물층 또는 고농도 불순물층과 같은 도전형이며 그 불순물의 농도는 약 100배 정도 낮다. 다음으로, 상기 저농도 불순물층(609) 근방의 반도체 기판(600) 내에 약 30。의 경사를 둔 경사각 이온 주입법을 실시하여 제2도전형의 이온 예를들면 붕소(B)을 주입한다. 상기 제2도전형 이온이 주입된 영역을 할로 이온 주입 영역(608)이라 한다. 상기 제2도전형은 반도체 기판(600)의 도전형과 동일한 도전형인 것이 바람직하고 또한 제1 도전형과는 반대되는 도전형이다. 또한 상기 제2도전형의 이온은 반도체 기판(600) 대신, 상기 반도체 기판(600)내에 형성된 n형 또는 p형 웰내에 주입할 수도 있는데 그러한 경우에는 웰의 도전형과 같은 도전형의 불순물 이온을 주입한다.
다음으로, 도5d에 도시하는 바와 같이, 메모리 셀부의 상기 제어게이트 전극(607a) 및 주변회로부의 게이트 전극(607b)의 양측 측벽에 측벽스페이서(610)들을 각각 형성한다. 상기 측벽 스페이서(610)를 형성하는 공정은, 상기 도5c의 전체 구조위에 실리콘 산화막 또는 실리콘 질화막을 형성한 다음, 상기 실리콘 산화막 또는 실리콘 질화막을 이방성 식각하여 형성한다.
다음으로, 도5e에 도시한 바와 같이, 소스를 공통으로 연결하기 위해, 공통 소스영역(613)을 제외한 반도체 기판(600) 상부의 전면에 공통소스마스크(612)를 형성한다. 상기 공통 소스 마스크(612)를 이용하여, 각 메모리 셀의 소스와 소스를 격리하고 있는 필드산화막(미도시)을 식각하여 공통소스를 형성할 준비를 한다. 이때, 상기 식각 공정동안, 공통 소스 영역(613)에 인접해 있는 측벽 스페이서(610)들도 식각되어 도면부호 610a로 도시한 바와 같이, 측벽 스페이서의 크기(폭)가 매우 작아 지고 플로팅 게이트 전극(604a)의 측벽에만 조금 남게 된다.
다음으로, 도5f에 도시한 바와 같이, 상기 공통 소스 마스크(612)를 제거한 다음, 상기 각 측벽 스페이서(610)(610a)들을 마스크로하여 상기 반도체 기판(600)내에 제1도전형의 불순물 이온을 상기 저농도 불순물층(609)을 형성할 때에 비해 약 100배 정도 더 높은 농도로 주입하고 열처리하여 고농도 불순물층(611a, 611b, 611c, 611d)을 형성한다. 상기 고농도 불순물층(611a, 611b, 611c, 611d)은 각각 메모리 셀트랜지스터의 소스(611a) 및 드레인(611b) 그리고 주변회로 트랜지스터의 소스(611c) 및 드레인(611d)이다. 이때, 메모리 셀부 및 주변회로부의 소스/드레인(611a, 611b, 611c. 611d)을 동일한 이온 주입 공정으로 형성하였으나, 도5f에 도시된 바와 같이, 메모리 셀부의 드레인(611b) 및 주변회로부의 소스/드레인(611c, 611d)은 그 주변에 저농도 불순물층(609) 즉 LDD영역을 갖고 있으며, 상기 저농도 불순믈층(609) 주위에 할로 이온 주입층이 형성되어 있는 다중 졍선 구조로 되어 있다. 그러나, 메모리 셀 부의 소스(611a)는 고농도 불순물층(611a)으로 된 단일 정션 구조로 되어 있다. 그 이유는, 도5e의 구조와 관련하여 설명한, 공통 소스 영역 형성시, 공통 소스 영역에 인접해 있는 측벽 스페이서(610)들이 필드 산화막 제거시 식각되어 대부분이 제거된다. 따라서, 상기 공통 소스영역에 주입된 고농도 불순물 이온은 후속하는 열처리 공정의 진행에 의해 게이트 전극 아래로까지 측방확산되면서 할로 이온주입층 및 얕은 이온 주입층을 모두 감싸게 된다. 결과적으로 공통 소스 영역은 고농도 불순물영역으로 모두 변하게 된다. 또, 상기와 같은 측방확산에 의해 소스(611a)와 플로팅 게이트 전극(604a)가 충분히 오버랩이 된다. 반면, 메모리 셀의 드레인에 인접한 측벽 스페이서 및 주변회로부의 게이트 전극 양측의 측벽 스페이서는 그대로 남아 있기 때문에, 고농도 불순물 이온이 주입된 후 열처리가 실시되어도 할로 이온주입층까지 감쌀 정도로 게이트 전극 아래에까지 측방확산되지 않는다. 따라서, 메모리 셀부의 드레인은 프로그램 효율을 향상시킬 수 있는 할로-LDD구조가 되고, 소스 영역은 부유 게이트 전극과 충분한 오버랩 면적이 확보되므로 소거 효율을 향상시킬 수 있다.
상기 4a, 도4b에 도시된 본발명에 따른 반도체 소자를 이용하여 그 전기적인 특성 및 프로그램/소거 횟수에 따른 신뢰성을 평가한 결과를 도6 내지 도8에 나타내었다.
도8은 본발명에 따른 반도체 메모리 소자의 프로그램 특성을 나타내는 그래프이다. 프로그램을 하기전의 메모리 소자의 문턱전압(Vth)은 0.5V였으며, 제어 게이트 전극에는 10V를 인가하고, 드레인에 5V를 인가한 상태에서 프로그램 시간을 2㎲씩 증가시켰을 때의 문턱전압의 변화를 도시하고 있다. 프로그램된 셀의 문턱전압값을 5V로 정할 때, 약 2us 시간내에 프로그램이 완료되어 우수한 프로그램 특성을 나타내고 있다.
도7는 프로그램된 메모리 셀을 소거하였을 때, 소거시간에 따른 문턱전압의 변동치를 나타내는 소거 특성 그래프이다. 소거전의 문턱전압은 5.5V였고, 제어게이트 전극에 -10V, 소스에 5V의 전압을 인가하여 소거 실험한 결과값이다. 도시된 바와 같이 약 200ms 내에 문턱전압값이 2.5V이하가 되어 우수한 소거 특성을 보여주고 있다.
한편 도8은 프로그램/소거를 반복했을 경우의 반복횟수에 따른 문턱전압의 변화값을 나타내고 있다. 상기 도8의 프로그램/소거 횟수에 따른 문턱 전압값 변화 그래프는, 프로그램 시간을 2us로 하고 소거시간을 2ms로 했을 때의 결과 값이다. 도시된 바와 같이, 프로그램/소거 횟수가 1000회가 될 때까지 프로그램시 문턱전압값 변동 및 소거시의 문턱전압값의 변동이 거의 없고, 10000회의 프로그램/소거시에도 문턱전압값의 변동폭이 적어서 10000회까지의 프로그램/소거는 충분히 신뢰성이 있음을 알 수 있다.
본발명에 따르면 플래쉬 메모리 소자의 메모리 셀부의 드레인을 LDD 및 할로 이온주입 구조를 갖도록 함으로써 프로그램 특성을 향상시키는 효과와 함께 주변회로부 트랜지스터의 소스/드레인 구조와 동일화 함으로써 공정이 용이해지도록 하는 효과가 있다. 결과적으로 주변회로부와 메모리셀부의 소스/드레인 형성을 위한 이온 주입 공정을 별도로 수행하지 않으므로 포토리소그라피 공정이 줄어들어 공정이 간단해져 반도체 소자의 제조기간이 단축되고 또한 제조비용이 낮아지는 효과가 있다.
또한, 본발명의 플래쉬 메모리 소자의 메모리 셀부의 소스 구조는, 어브럽트 정션 구조를 채택함으로써, 종래의 그래디드 정션 소스구조에 비해 메모리 셀의 점유면적을 줄였다. 결과적으로 반도체 소자 제조의 생산성이 향상되는 효과가 있다.
Claims (5)
- 메모리 셀들과 주변회로 소자로 구성되는 반도체 메모리 소자에 있어서,상기 메모리 셀은,메모리 셀을 형성하기 위한 위치의 반도체 기판상에 형성된 턴넬 산화막과,상기 턴넬 산화막 위에 형성된 플로팅 게이트 전극과,상기 플로팅 게이트 전극 위에 형성된 층간 절연막과,상기 층간 절연막 위에 형성된 제어 게이트 전극과,상기 제어 게이트 전극의 일측 반도체 기판내에 형성된 상대적으로 불순물의 농도가 높은 제1 고농도 불순물 영역과,상기 제어 게이트 전극의 다른측 반도체 기판내에 형성되고 상기 제1 고농도 불순물 영역과 같은 정도의 불순물 농도를 갖는 제2 고농도 불순물 영역과, 상기 반도체 기판내에 상기 제2 고농도 불순물 영역과 상기 제어 게이트 전극의 일측 끝 사이에 형성된 상기 제1 및 제2 고농도 불순물 영역에 비해 상대적으로 불순물 농도가 낮은 저농도 불순물 영역과,상기 반도체 기판내에 상기 저농도 불순물 영역 근방에 형성된 할로 이온주입층을 구비하고 있고,상기 주변회로 소자는,주변회로부 소자를 형성하기 위한 반도체 기판상에 형성된 게이트 산화막과,상기 게이트 산화막위에 형성된 게이트 전극과,상기 게이트 전극의 양측 반도체 기판내에 각각 형성된 상대적으로 불순물 농도가 낮은 저농도 불순물 영역과,상기 저농도 불순물 영역 바깥측의 반도체 기판내에 형성된 상기 저농도 불순물 영역에 비해 상대적으로 불순물 농도가 높은 고농도 불순물 영역과,상기 저농도 불순물 영역 근방에 형성된 할로이온주입층을 갖는 반도체 메모리 소자.
- 제1항에 있어서, 상기 메모리 셀을 구성하는 상기 제1 고농도 불순물 영역은 메모리 셀의 소스이고, 제2 고농도 불순물 영역은 메모리 셀의 드레인인 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 소거시에 상기 메모리 셀의 제어 게이트 전극에는 부전압이 인가되고, 소스에는 5V이하의 저전압이 인가되는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판 소정부위에 필드산화막을 형성하여 액티브 영역과 비액티브 영역을 정의하는 공정과,메모리 셀부에 대응하는 반도체 기판상의 전면에 턴넬 산화막을 형성하는 공정과,상기 턴넬 산화막위에 폴리실리콘 패턴을 형성하는 공정과,상기 폴리실리콘 패턴위에 층간절연막을 형성하는 공정과,주변회로부에 대응하는 상기 반도체 기판의 상면에 게이트 절연막을 형성하는 공정과,상기 층간절연막위에 메모리 셀의 제어게이트 전극을 형성함과 동시에 상기 게이트 절연막 위에 주변회로부 소자의 게이트 전극을 형성하는 공정과,상기 제어게이트 전극을 마스크로하여 상기 폴리실리콘 패턴을 식각하여 플로팅 게이트 전극을 형성하는 공정과,상기 제어게이트 전극의 양측의 반도체 기판내와 상기 게이트 전극의 양측 반도체 기판내에 제1 도전형의 불순물 이온을 주입하여 상대적으로 불순물 농도가 낮은 저농도 불순물 영역을 형성하는 공정과,상기 저농도 불순물 영역 근방에 제2 도전형의 불순물 이온을 주입하여 할로 이온주입층을 형성하는 공정과,상기 제어게이트 전극 및 상기 플로팅 게이트 전극과, 상기 게이트 전극의 양측벽에 측벽 스페이서를 형성하는 공정과,상기 메모리 셀의 공통 소스 영역만을 노출시키도록 상기 반도체 기판상의 전면에 공통 소스 마스크를 형성하는 공정과,상기 공통 소스 마스크를 이용하여 상기 필드산화막을 부분적으로 식각함과 동시에 공통 소스 영역에 인접한 측벽 스페이서들을 부분적으로 식각하는 공정과,상기 공통 소스 마스크를 제거하는 공정과,제어게이트 전극 및 상기 게이트 전극 및 상기 측벽 스페이서들을 마스크로하여 상기 반도체 기판내에 제1 도전형의 불순물 이온을 상기 저농도 불순물 영역에 비해상대적으로 고농도로 주입하고 열처리하여 고농도 불순물 영역을 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 고농도 불순물 영역중 공통 소스 영역에 주입된 고농도 불순물 영역은 저농도 불순물 영역과 할로 이온주입층을 모두 감싸 결과적으로 고농도 불순물 영역으로 변화시켜 단일 정션을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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