KR100731145B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents

Abstract

본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다. 종래에는 메모리 셀 영역의 적층 게이트와 주변 회로 영역의 단일 게이트를 형성하는 공정을 따로 진행하였으나, 본 발명은 메모리 셀 영역과 주변 회로 영역을 구분하는 서로 다른 노광 레티클을 이용하여 동일한 포토레지스트층에 각각 서로 다른 패턴을 형성함으로써 포토레지스트 도포, 폴리실리콘 식각, 포토레지스트 제거 등을 포함하는 영역별 게이트 형성 공정을 동시에 진행한다. 따라서 공정이 대폭 줄어들고 공정 원가가 절감되며 공정 소요시간이 단축된다.

플래시 메모리 소자, 메모리 셀 영역, 주변 회로 영역, 적층 게이트, 단일 게이트, 포토레지스트 패턴, 노광 레티클

Description

플래시 메모리 소자의 게이트 형성 방법{Method for Forming Gate of Flash Memory Device}

도 1a 내지 도 1e는 종래 기술에 따른 플래시 메모리 소자의 게이트 형성 방법을 나타내는 단면도들이다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법을 나타내는 단면도들이다.

<도면에 사용된 참조 번호의 설명>

10a, 20a: 메모리 셀 영역 10b, 20b: 주변 회로 영역

11, 21: 실리콘 기판 12, 22: 터널 산화막

13, 23: 플로팅 게이트 14, 24: 층간 유전막

15, 25: 폴리실리콘층 15a, 25a: 컨트롤 게이트

15b, 25b: 단일 게이트 16, 18, 26: 포토레지스트층

16a, 18b, 26a, 26b: 포토레지스트 패턴

17, 27: 적층 게이트

본 발명은 플래시 메모리 소자에 관한 것으로서, 보다 구체적으로는 메모리 셀 영역의 적층 게이트와 주변 회로 영역의 단일 게이트를 동시에 형성하여 공정 단순화를 구현한 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.

플래시 메모리 소자는 이피롬(EPROM)의 작은 셀 면적과 이이피롬(EEPROM)의 전기적 소거가 가능하다는 장점을 모두 가진 대표적인 비휘발성 메모리 소자이다. 플래시 메모리 소자는 디램(DRAM)과 달리 전원이 끊기더라도 저장된 데이터를 그대로 보존할 수 있을 뿐 아니라 데이터 입출력이 자유로워 휴대 전화, 디지털 텔레비전, 디지털 캠코더, 디지털 카메라, 개인휴대 단말기, 게임기, MP3 플레이어 등에 널리 이용되고 있다.

플래시 메모리 소자의 메모리 셀 영역에 형성된 게이트는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 층간 유전막을 사이에 두고 적층되는 적층 게이트(stack gate) 구조를 가진다. 반면에 주변 회로 영역에 형성된 게이트는 통상적인 반도체 소자와 마찬가지로 단일 게이트 구조를 가진다.

이하, 도 1a 내지 도 1e를 참조하여 종래 기술에 따른 플래시 메모리 소자의 게이트 형성 방법을 설명하겠다. 도면을 통틀어 메모리 셀 영역(또는 플래시 영역)은 참조 번호 10a번으로, 주변 회로 영역(또는 로직 영역)은 참조 번호 10b번으로 표시하였다.

먼저, 도 1a를 참조하면, 소자 분리 영역(도시되지 않음)에 의하여 활성 영역(active area)이 정의된 실리콘 기판(11) 상에 터널 산화막(12, tunnel oxide)을 형성한다. 이어서, 터널 산화막(12) 위에 폴리실리콘층과 ONO막을 증착하고 패터닝 하여 메모리 셀 영역(10a)에만 플로팅 게이트(13)와 층간 유전막(14)을 형성한다.

그리고 나서, 도 1b에 도시된 바와 같이, 메모리 셀 영역(10a)과 주변 회로 영역(10b) 전면에 폴리실리콘층(15)을 증착한다. 이 폴리실리콘층(15)은 메모리 셀 영역(10a)의 컨트롤 게이트와 주변 회로 영역(10b)의 단일 게이트를 형성하기 위한 것이다. 이어서, 폴리실리콘층(15) 위에 제1 포토레지스트층(16)을 도포하고 메모리 셀 영역(10a)의 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴(16a)을 형성한다. 이때, 주변 회로 영역(10b)은 제1 포토레지스트층(16)에 의하여 완전히 덮여 있는 상태이다.

계속해서, 제1 포토레지스트 패턴(16a)을 이용하여 메모리 셀 영역(10a)의 폴리실리콘층(15)을 식각함으로써, 도 1c에 도시된 바와 같이, 플로팅 게이트(13), 층간 유전막(14), 컨트롤 게이트(15a)로 이루어지는 적층 게이트(17)를 메모리 셀 영역(10a)에 형성한다.

메모리 셀 영역(10a)의 적층 게이트(17)를 형성한 후, 메모리 셀 영역(10a)의 제1 포토레지스트 패턴(16a)과 주변 회로 영역(10b)의 제1 포토레지스트층(16)을 제거한다. 그리고 나서, 도 1d에 도시된 바와 같이, 메모리 셀 영역(10a)과 주변 회로 영역(10b) 전면에 제2 포토레지스트층(18)을 도포하고 주변 회로 영역(10b)의 포토레지스트층을 패터닝하여 제2 포토레지스트 패턴(18b)을 형성한다. 이때, 메모리 셀 영역(10a)은 제2 포토레지스트층(18)에 의하여 완전히 덮여 있는 상태이다.

계속해서, 제2 포토레지스트 패턴(16b)을 이용하여 주변 회로 영역(10b)의 폴리실리콘층(15)을 식각함으로써, 도 1e에 도시된 바와 같이, 단일 게이트(15b)를 주변 회로 영역(10b)에 형성한다.

이와 같이 메모리 셀 영역(10a)의 적층 게이트(17)와 주변 회로 영역(10b)의 단일 게이트(15b)를 형성하는 공정이 기본적으로 동일한 공정임에도 불구하고, 종래 기술에서는 이를 따로따로 진행하고 있다. 그 이유는 플로팅 게이트(13)의 유무로 인하여 메모리 셀 영역(10a)과 주변 회로 영역(10b) 사이에 표면 단차가 존재하기 때문이다. 즉, 컨트롤 게이트(15a)와 단일 게이트(15b)를 형성하기 위하여 폴리실리콘층(15)을 증착할 때 이 폴리실리콘층(15)은 표면 단차를 그대로 따라가기 때문에, 종래 기술에서는 게이트를 형성하기 위한 공정을 한번에 진행하지 못하고 영역별로 따로따로 실시하고 있다. 그 결과, 종래의 게이트 형성 방법은 공정 원가 및 공정 소요시간의 측면에서 효율성이 떨어지는 실정이다.

본 발명은 전술한 종래 기술에서의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 공정 단순화를 구현함으로써 공정 원가를 절감하고 공정 소요시간을 단축할 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공하고자 하는 것이다.

이러한 목적을 달성하기 위하여, 본 발명은 메모리 셀 영역의 적층 게이트와 주변 회로 영역의 단일 게이트를 동시에 형성하여 공정 단순화를 구현한 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.

본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은, 메모리 셀 영역과 주변 회로 영역을 포함하는 실리콘 기판 상에 터널 산화막을 형성하는 단계와, 터널 산화막 위에 폴리실리콘층과 ONO막을 증착하고 패터닝하여 메모리 셀 영역에만 플로팅 게이트와 층간 유전막을 형성하는 단계와, 메모리 셀 영역과 주변 회로 영역 전면에 폴리실리콘층을 증착하는 단계와, 폴리실리콘층 위에 포토레지스트층을 도포하는 단계와, 메모리 셀 영역의 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴을 형성하는 단계와, 주변 회로 영역의 포토레지스트층을 패터닝하여 제2 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴과 제2 포토레지스트 패턴을 동시에 이용하여 폴리실리콘층을 건식 식각함으로써 메모리 셀 영역에는 컨트롤 게이트를 형성하고 주변 회로 영역에는 단일 게이트를 형성하는 단계를 포함하여 구성된다.

본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법에 있어서, 제1 포토레지스트 패턴의 형성 단계는 주변 회로 영역을 완전히 차단하는 제1 노광 레티클을 이용하여 메모리 셀 영역만 노광하는 단계를 포함할 수 있고, 제2 포토레지스트 패턴의 형성 단계는 메모리 셀 영역을 완전히 차단하는 제2 노광 레티클을 이용하여 주변 회로 영역만 노광하는 단계를 포함할 수 있다.

또한, 본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법에 있어서, 폴리실리콘층의 건식 식각 단계는 반응성 이온 식각을 이용하여 진행할 수 있다.

또한, 본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은, 포토레지스트층의 도포 단계 전에, 폴리실리콘층 위에 반사 방지막을 형성하는 단계를 더 포함할 수 있다. 그리고 이 경우, 폴리실리콘층의 건식 식각 단계 전에, 반사 방지막을 건식 식각하는 단계를 더 포함할 수 있다. 아울러, 제2 포토레지스트 패턴의 형성 단계는 포토레지스트 잔류물이 남도록 진행하는 것이 바람직하다. 포토레지스트 잔류물은 반사 방지막의 건식 식각 단계에서 제거될 수 있으며, 포토레지스트 잔류물의 두께는 메모리 셀 영역의 폴리실리콘층과 주변 회로 영역의 폴리실리콘층 사이의 두께 차이와 실질적으로 동일한 것이 바람직하다. 또한, 반사 방지막의 건식 식각 단계 후 메모리 셀 영역에 남아 있는 폴리실리콘층의 두께와 주변 회로 영역에 남아 있는 폴리실리콘층의 두께는 실질적으로 동일한 것이 바람직하다.

실시예

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법을 나타내는 단면도들이다. 도면을 통틀어 메모리 셀 영역(또는 플래시 영역)은 참조 번호 20a번으로, 주변 회로 영역(또는 로직 영역)은 참조 번호 20b번 으로 표시하였다.

먼저, 도 2a를 참조하면, 소자 분리 영역(도시되지 않음)에 의하여 활성 영역이 정의된 실리콘 기판(21) 상에 터널 산화막(22)을 형성한다. 이어서, 터널 산화막(22) 위에 폴리실리콘층과 ONO막을 증착하고 패터닝하여 메모리 셀 영역(20a)에만 플로팅 게이트(23)와 층간 유전막(24)을 형성한다.

그리고 나서, 도 2b에 도시된 바와 같이, 메모리 셀 영역(20a)과 주변 회로 영역(20b) 전면에 폴리실리콘층(25)을 증착한다. 이 폴리실리콘층(25)은 메모리 셀 영역(20a)의 컨트롤 게이트와 주변 회로 영역(20b)의 단일 게이트를 형성하기 위한 것이다. 이어서, 폴리실리콘층(25) 위에 포토레지스트층(26)을 도포하고 메모리 셀 영역(20a)의 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴(26a)을 형성한다. 이때, 주변 회로 영역(20b)은 포토레지스트층(26)에 의하여 완전히 덮여 있는 상태이다.

계속해서, 종래 기술에서처럼 메모리 셀 영역(20a)의 폴리실리콘층(25)을 식각하는 것이 아니라, 도 2c에 도시된 바와 같이, 곧바로 주변 회로 영역(20b)의 포토레지스트층(26)을 패터닝하여 제2 포토레지스트 패턴(26b)을 형성한다. 이와 같이 포토레지스트층(26)을 한 번만 사용하고 두 번의 노광/현상을 통하여 각 영역 별로 포토레지스트 패턴(26a, 26b)을 형성하는 것이 본 발명의 특징이다.

이에 대하여 좀더 자세히 설명한다. 다시 도 2b를 참조하면, 메모리 셀 영역(20a)에 제1 포토레지스트 패턴(26a)을 형성하기 위하여 노광을 진행할 때, 주변 회로 영역(20b)은 노광 레티클(도시되지 않음, reticle)을 이용하여 완전히 차단시 킨다. 한편, 도 2c에 도시된 바와 같이, 주변 회로 영역(20b)에 제2 포토레지스트 패턴(26b)을 형성하기 위하여 노광을 진행할 때에는 다른 노광 레티클(도시되지 않음)을 이용하여 메모리 셀 영역(20a)을 완전히 차단시킨다. 이와 같이 메모리 셀 영역(20a)과 주변 회로 영역(20b)을 구분하는 서로 다른 노광 레티클을 이용함으로써 동일한 포토레지스트층에 각각 서로 다른 패턴(26a, 26b)을 형성할 수 있다.

이어서, 도 2d에 도시된 바와 같이, 게이트를 형성하기 위한 후속 공정은 영역에 관계없이 동시에 진행한다. 즉, 제1 포토레지스트 패턴(26a)과 제2 포토레지스트 패턴(26b)을 동시에 이용하여 반응성 이온 식각(reactive ion etching; RIE)과 같은 건식 식각을 진행한다. 따라서 폴리실리콘층이 식각되면서 메모리 셀 영역(20a)에는 플로팅 게이트(23), 층간 유전막(24), 컨트롤 게이트(25a)로 이루어지는 적층 게이트(27)가 형성되고, 주변 회로 영역(20b)에는 단일 게이트(25b)가 형성된다.

한편, 도 2c에 도시된 바와 같이, 플로팅 게이트(23)로 인하여 메모리 셀 영역(20a)의 폴리실리콘층(25) 두께가 주변 회로 영역(20b)의 폴리실리콘층(25) 두께보다 다소 두껍다. 따라서 전술한 바와 같이 건식 식각을 동시에 진행하게 되면, 메모리 셀 영역(20a)의 식각이 불충분하여 잔류물이 남거나 주변 회로 영역(20b)의 식각이 과도하게 이루어질 수 있다. 이를 감안하여 제2 포토레지스트 패턴(26b)을 형성할 때 의도적으로 주변 회로 영역(20b)에 포토레지스트 잔류물이 남도록 할 수 있다.

위 실시예의 설명에서는 생략하였지만, 폴리실리콘층(25) 위에는 포토레지스 트층(26)을 도포하기 전에 반사 방지막(Anti-Reflective coating; ARC)이 형성된다. 반사 방지막은 폴리실리콘층(25)을 식각하기 전에 먼저 식각되는데, 이 때 반사 방지막 하부의 폴리실리콘층도 어느 정도 식각되는 것이 일반적이다. 따라서 주변 회로 영역(20b)에 포토레지스트 잔류물을 남기게 되면, 반사 방지막의 식각 단계에서 메모리 셀 영역(20a)에서는 반사 방지막이 식각되면서 그 하부의 폴리실리콘층도 일부 식각되고, 주변 회로 영역(20b)에서는 반사 방지막이 식각되면서 그 상부의 포토레지스트 잔류물도 함께 제거된다. 그러므로 반사 방지막의 식각 완료 후 남아 있는 폴리실리콘층의 두께는 영역에 상관없이 실질적으로 동일해지며, 건식 식각을 동시에 진행하더라도 불충분 식각이나 과도 식각이 발생하지 않는다.

이러한 연유로, 제2 포토레지스트 패턴(26b)을 형성할 때 의도적으로 주변 회로 영역(20b)에 남기는 포토레지스트 잔류물은 그 두께가 두 영역간 폴리실리콘층(25)의 두께 차이에 해당하는 것이 바람직하다.

지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은 메모리 셀 영역과 주변 회로 영역을 구분하는 서로 다른 노광 레티클을 이용하여 동일한 포토레지스트층에 각각 서로 다른 패턴을 형성함으로써 각 영역에 게이트를 형성하는 후속 공정을 동시에 진행할 수 있다.

따라서 영역 별로 게이트 형성 공정을 따로 진행하는 종래 기술에 비하여, 본 발명의 게이트 형성 방법은 공정이 대폭 줄어들고 그에 따라 공정 원가가 절감되며 공정 소요시간이 단축된다.

구체적으로, 종래 기술은 (1) 제1 포토레지스트층을 도포하는 단계, (2) 메모리 셀 영역의 제1 포토레지스트층을 노광/현상하여 제1 포토레지스트 패턴을 형성하는 단계, (3) 제1 포토레지스트 패턴을 이용하여 폴리실리콘층을 식각함으로써 메모리 셀 영역에 적층 게이트를 형성하는 단계, (4) 제1 포토레지스트 패턴을 제거하는 단계, (5) 제2 포토레지스트층을 도포하는 단계, (6) 주변 회로 영역의 제2 포토레지스트층을 노광/현상하여 제2 포토레지스트 패턴을 형성하는 단계, (7) 제2 포토레지스트 패턴을 이용하여 폴리실리콘층을 식각함으로써 주변 회로 영역에 단일 게이트를 형성하는 단계, (8) 제2 포토레지스트 패턴을 제거하는 단계로 이루어진다.

이에 비하여, 본 발명은 (1) 포토레지스트층을 도포하는 단계, (2) 메모리 셀 영역의 포토레지스트층을 노광/현상하여 제1 포토레지스트 패턴을 형성하는 단계, (3) 주변 회로 영역의 포토레지스트층을 노광/현상하여 제2 포토레지스트 패턴을 형성하는 단계, (4) 제1 포토레지스트 패턴과 제2 포토레지스트 패턴을 동시에 이용하여 폴리실리콘층을 식각함으로써 메모리 셀 영역에 적층 게이트를 형성하고 주변 회로 영역에 단일 게이트를 형성하는 단계, (5) 포토레지스트 패턴들을 제거하는 단계로 이루어진다. 따라서 본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은 종래에 비하여 공정 단계가 대폭 줄어드는 이점이 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정 하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (10)

1. 메모리 셀 영역과 주변 회로 영역을 포함하는 실리콘 기판 상에 터널 산화막을 형성하는 단계와;

   상기 터널 산화막 위에 폴리실리콘층과 ONO막을 증착하고 패터닝하여 상기 메모리 셀 영역에만 플로팅 게이트와 층간 유전막을 형성하는 단계와;

   상기 메모리 셀 영역과 상기 주변 회로 영역 전면에 폴리실리콘층을 증착하는 단계와;

   상기 폴리실리콘층 위에 반사 방지막과 포토레지스트층을 순차적으로 도포하는 단계와;

   상기 메모리 셀 영역의 상기 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴을 형성하는 단계와;

   상기 주변 회로 영역의 상기 포토레지스트층을 패터닝하여 제2 포토레지스트 패턴을 형성하는 단계와;

   상기 반사 방지막을 건식 식각하는 단계와;

   상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴을 동시에 이용하여 상기 폴리실리콘층을 건식 식각함으로써 상기 메모리 셀 영역에는 컨트롤 게이트를 형성하고 상기 주변 회로 영역에는 단일 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
2. 제1항에 있어서, 상기 제1 포토레지스트 패턴의 형성 단계는 상기 주변 회로 영역을 완전히 차단하는 제1 노광 레티클을 이용하여 상기 메모리 셀 영역만 노광 하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
3. 제1항에 있어서, 상기 제2 포토레지스트 패턴의 형성 단계는 상기 메모리 셀 영역을 완전히 차단하는 제2 노광 레티클을 이용하여 상기 주변 회로 영역만 노광하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
4. 제1항에 있어서, 상기 폴리실리콘층의 건식 식각 단계는 반응성 이온 식각을 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
5. 삭제
6. 삭제
7. 제1항에 있어서, 상기 제2 포토레지스트 패턴의 형성 단계는 포토레지스트 잔류물이 남도록 진행하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
8. 제7항에 있어서, 상기 포토레지스트 잔류물은 상기 반사 방지막의 건식 식각 단계에서 제거되는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
9. 제7항에 있어서, 상기 포토레지스트 잔류물의 두께는 상기 메모리 셀 영역의 상기 폴리실리콘층과 상기 주변 회로 영역의 상기 폴리실리콘층 사이의 두께 차이와 동일한 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
10. 제7항에 있어서, 상기 반사 방지막의 건식 식각 단계 후 상기 메모리 셀 영역에 남아 있는 상기 폴리실리콘층의 두께와 상기 주변 회로 영역에 남아 있는 상기 폴리실리콘층의 두께는 동일한 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.

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