KR100639467B1 - 플래시 메모리 소자의 소자 분리 영역 형성 방법 - Google Patents

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Abstract

본 발명의 실시예에 다른 플래시 메모리 소자의 소자 분리 영역 형성 방법은 기판 위에 희생막 및 하드 마스크를 적층하는 단계, 선택적 식각 공정으로 하드 마스크, 희생막 및 기판을 제거하여 기판에 트렌치를 형성하는 단계, 트렌치 내부를 따라 얇은 열산화막을 형성하는 단계, 트렌치를 메우도록 열산화막 위에 절연막을 형성하는 단계, 하드 마스크를 소정 두께만큼 남기도록 절연막 및 하드 마스크를 연마하는 단계, 남겨진 하드 마스크 및 희생막을 제거하는 단계, 습식 식각으로 소자 분리 영역의 상부를 일부 제거하여 소자 분리 영역과 기판의 단차를 제거하는 단계를 포함한다.
플래시, STI, 평탄화

Description

플래시 메모리 소자의 소자 분리 영역 형성 방법{Method for forming STI in flash memory device}
도 1의 종래 기술에 따른 플래시 메모리 소자의 게이트를 형성한 후의 소자 분리 영역의 전자 사진이다.
도 2 내지 도 7은 발명의 실시예에 의한 플래시 메모리 소자를 형성하는 공정을 순서대로 도시한 단면도이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 플래시 메모리(flash memory)를 가지는 반도체 소자의 소자 분리 영역의 형성 방법에 관한 것이다.
노아형(NOR type) 플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 게이트 구조를 가지고 있다. 터널(tunnel) 산화막 상에 플로팅 게이트 및 컨트롤 게이트의 적층 구조가 2층의 도전성 폴리실리콘 구조로 구비되고 있다. 플로팅 게이트와 컨트롤 게이트 사이에는 층간 유전층으로 ONO(Oxide - Nitride - Oxide) 구조의 커패시터 구조가 도 입된다. 컨트롤 게이트에 바이어스(bias)를 인가해 ONO층을 거쳐 커플링 비(coupling ratio)에 따라 플로팅 게이트에 바이어스를 인가한다. 플래시 메모리는 프로그램(program)과 이레이즈(erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
종래의 플래시 메모리 소자는 반도체 기판 상에 활성 영역(active region)을 설정하는 소자 분리 영역(field region)이 STI 방법으로 형성되고 있다. 그리고, 활성 영역 상에 터널 산화막, 플로팅 게이트, 층간 유전층 및 컨트롤 게이트가 형성된다. 워드 라인, 즉, 게이트는 비트 라인과 교차하게 레이아웃이 구성된다. 이때, 워드 라인과 비트 라인이 교차되는 지점이 하나의 셀이 구현된다. 그리고, 활성 영역 일단에는 비트 라인 콘택(bit line contact)이 드레인 콘택(drain contact)으로 구비되게 된다.
STI로 소자 분리 영역을 형성하는 공정은 반도체 기판을 건식 식각하여 트렌치를 형성한 후 트렌치를 메우도록 반도체 기판 전면에 옥사이드를 두껍게 증착하고 화학적 기계적 연마(Chemical mechanical polishing, CVD)를 진행하여 반도체 기판을 평탄화하는 공정으로 형성된다.
이후 활성 영역 위의 절연막을 제거하여 소자 분리 영역을 완성하게 되면 활성 영역과 소자 분리 영역 사이에 절연막의 제거로 인해서 단차가 발생한다. 즉, 소자 분리 영역이 활성 영역보다 돌출되어 형성된다.
또한, 소자 분리 영역과 활성 영역의 경계 부위에서 식각 속도차로 인해서 홈(divot)이 발생할 수 있다.
이러한 단차는 도 1의 종래 기술에 따른 플래시 메모리 소자의 게이트를 형성한 후의 소자 분리 영역의 전자 사진에 도시한 바와 같이, 후속 공정으로 플로팅 게이트, ONO막, 컨트롤 게이트를 형성할 때 발생된 불순물이 홈에 부착되어 이웃하는 워드 라인과 단락(short) 등으로 인해서 플래쉬 메모리 소자의 동작 불량을 유발하여 소자의 신뢰성을 떨어뜨린다.
이러한 플래시 메모리 소자의 동작 불량을 해소하기 위해서는 소자 분리 영역의 단차 및 홈을 최소화하여야 한다.
그래서 본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 소자의 소자 분리 영역을 STI 방식으로 형성할 때 소자 분리 영역과 활성 영역의 단차 또는 홈 등의 형성을 최소화하여 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 소자 분리 영역 형성 방법에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 다른 플래시 메모리 소자의 소자 분리 영역 형성 방법은 기판 위에 희생막 및 하드 마스크를 적층하는 단계, 선택적 식각 공정으로 하드 마스크, 희생막 및 기판을 제거하여 기판에 트렌치를 형성하는 단계, 트렌치 내부를 따라 얇은 열산화막을 형성하는 단계, 트렌치를 메우도록 열산화막 위에 절연막을 형성하는 단계, 하드 마스크를 소정 두께만큼 남기도록 절연막 및 하드 마스크를 연마하는 단계, 남겨진 하드 마스크 및 희생막을 제거하는 단계, 습식 식각으로 소자 분리 영역의 상부를 일부 제거하여 소자 분리 영역과 기판의 단차를 제거하는 단계를 포함한다.
여기서 단차를 제거하는 단계에서 소자 분리 영역은 남겨진 하드 마스크 및 희생막 두께만큼 제거하는 것이 바람직하다.
그리고 기판 위에 폴리 실리콘층/유전층/폴리실리콘층으로 이루어지는 게이트를 형성하는 단계를 더 포함할 수 있다.
이때, 유전층은 산화막/질화막/산화막을 적층하여 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 플래시 메모리 소자의 소자 분리 영역을 형성할 때 화학적 기계적 연마 후 습식 식각을 추가함으로써 소자 분리 영역과 활성 영역의 단차를 최소화한다.
이에 대해서 첨부한 도면을 참조하여 플래시 메모리 소자를 형성하는 방법에 대해서 설명한다.
도 2 내지 도 5는 본 발명의 실시예에 의한 플래시 메모리 소자의 소자 분리 영역을 STI 방법으로 형성하는 공정을 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(10) 위에 열 산화(oxidation) 공정으로 수십의 두께를 가지는 희생막(12)을 형성한다. 그리고 희생막(12) 위에 화학 기상 증착 공정으로 수백의 두께를 가지며 질화 규소로 이루어지는 하드 마스크(14)를 형성한다. 그런 다음 하드 마스크(14) 위에 화학적 기상 증착 공정으로 TEOS(tetra ethyl ortho silicate) 등을 증착하여 제2 희생막을 더 형성할 수 있다.
제1 희생막(12)은 하드 마스크(14)과 기판(10) 사이의 스트레스를 완화시켜 주며, 하드 마스크(14)은 트렌치를 형성하는 식각 마스크로 사용될 수 있으며, 연마시에 식각 정지막으로 사용할 수 있다.
이후 선택적 식각 공정으로 하드 마스크(14) 및 희생막(12) 및 기판을 식각하여 트렌치(T)를 형성한다.
다음 도 3에 도시한 바와 같이, 트렌치(T)의 내부에 얇은 열산화막(16)을 형성한다. 열산화막(16)은 기판(10)과 이후의 절연 물질과의 접착성을 향상시켜 주고 기판(10)의 손상된 부분을 치유(passivation)하여 누설 전류 등을 감소시킨다.
그리고 트렌치(T)를 채우도록 HDP-USG(High Density Plasma - Undoped Silicate Glass) 등의 절연 물질을 두껍게 증착하여 절연막을 형성한다. 이후 화학적 기계적 연마로 절연막, 하드 마스크를 제거하여 소자 분리 영역(18)을 형성한다. 이때 연마는 하드 마스크을 일부 남겨지도록 연마한다.
다음 도 4에 도시한 바와 같이, 하드 마스크(14) 및 희생막(12)을 제거하여 소자 분리 영역(18)을 형성한다.
이후 도 5에 도시한 바와 같이, 습식 식각으로 소자 분리 영역(18)의 상부를 제거하여 활성 영역과의 단차를 최소화한다.
여기서 플래시 메모리 셀(cell)은 주변 회로와 함께 형성될 수 있는데 주변 회로 영역은 감광막으로 보호하고 셀 영역만을 노출시킨 후 습식 식각 한다. 이때, 감광막(도시하지 않음)과 함께 소자 분리 영역(18)이 제거된다. 이후 감광막을 형성한 후 셀 영역에 Vt 조절용 이온을 주입한다. 이때, Vt 조절용 이온 주입과 습식 식각을 위한 감광막은 동일한 광마스크를 이용하여 노광 및 현상하여 형성하므로 동일한 평면 패턴을 가질 수 있다.
다음 6에 도시한 바와 같이, 기판(10) 위에 산화막을 형성한다. 그리고 산화막 위에 도핑된 폴리 실리콘 또는 비정질 실리콘을 증착한 후 도핑하여 플로팅 게이트를 위한 제1 폴리 실리콘막을 형성한다.
그런 다음 제1 폴리 실리콘막 및 산화막을 패터닝하여 플로팅 게이트(22) 및 터널 산화막(20)을 형성한다.
이후 질화막 또는 산화막을 적층하여 유전막(24A)을 형성한다. 이때 유전막(24A)은 산화막, 질화막, 산화막의 순으로 적층하여 형성하는 것이 바람직하다. 그리고 유전막(24A) 위에 제1 폴리 실리콘막과 동일한 방법으로 제2 폴리 실리콘막(26A)을 형성한다.
이때 컨트롤 게이트를 위한 층을 형성하기 이전에 플래시 셀 이외의 영역의 유전막, 플로팅게이트, 터널 산화막은 마스크를 이용한 식각으로 선택적으로 제거한다.
다음 도 7에 도시한 바와 같이 제2 폴리 실리콘막(26A)을 선택적 식각으로 제거하여 컨트롤 게이트(26)를 형성하고 연속해서 유전막(24A)을 식각하여 ONO층(24)을 완성하여 플래시 메모리의 셀 영역의 게이트를 완성한다.
이후 컨트롤 게이트를 형성시에 발생한 불순물 등을 제거하기 위해서 세정(clean) 또는 애슁(ashing) 공정을 수행한다.
이상 설명한 바와 같이, 본 발명은 게이트 형성 공정 전에 습식 식각을 추가하여 소자 분리영역과 활성 영역의 단차 및 홈을 최소화한다. 이로 인해서 불순물 찌꺼기 등이 소자의 동작 불량을 유발하는 것을 방지하여 소자의 신뢰성이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (4)

  1. 기판 위에 희생막 및 하드 마스크를 적층하는 단계,
    선택적 식각 공정으로 상기 하드 마스크, 희생막 및 기판을 제거하여 상기 기판에 트렌치를 형성하는 단계,
    상기 트렌치 내부를 따라 얇은 열산화막을 형성하는 단계,
    상기 트렌치를 메우도록 상기 열산화막 위에 절연막을 형성하는 단계,
    상기 하드 마스크를 소정 두께만큼 남기도록 상기 절연막 및 하드 마스크를 연마하는 단계,
    상기 남겨진 하드 마스크 및 희생막을 제거하는 단계,
    습식 식각으로 상기 소자 분리 영역의 상부를 일부 제거하여 상기 소자 분리 영역과 상기 기판의 단차를 제거하는 단계를 포함하는 플래시 메모리 소자의 소자 분리 영역 형성 방법.
  2. 제1항에서,
    상기 단차를 제거하는 단계에서 상기 소자 분리 영역은 상기 남겨진 하드 마스크 및 희생막 두께만큼 제거하는 플래시 메모리 소자의 소자 분리 영역 형성 방법.
  3. 제1항에서,
    상기 기판 위에 폴리 실리콘층/유전층/폴리실리콘층으로 이루어지는 게이트를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리 영역 형성 방법.
  4. 제3항에서,
    상기 유전층은 산화막/질화막/산화막을 적층하여 형성하는 플래시 메모리 소자의 소자 분리 영역 형성 방법.
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