KR20070011828A - 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법 - Google Patents

디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20070011828A
KR20070011828A KR1020050066426A KR20050066426A KR20070011828A KR 20070011828 A KR20070011828 A KR 20070011828A KR 1020050066426 A KR1020050066426 A KR 1020050066426A KR 20050066426 A KR20050066426 A KR 20050066426A KR 20070011828 A KR20070011828 A KR 20070011828A
Authority
KR
South Korea
Prior art keywords
trench
pad
layer
oxide film
nitride film
Prior art date
Application number
KR1020050066426A
Other languages
English (en)
Other versions
KR100741876B1 (ko
Inventor
남상우
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050066426A priority Critical patent/KR100741876B1/ko
Priority to US11/319,411 priority patent/US7361571B2/en
Publication of KR20070011828A publication Critical patent/KR20070011828A/ko
Application granted granted Critical
Publication of KR100741876B1 publication Critical patent/KR100741876B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

반도체 소자의 트렌치 소자 분리막 형성 방법 및 이 방법에 의해 제조된 반도체 소자를 개시한다. 본 발명에 따르면, 반도체 소자의 트렌치 소자 분리막 형성 방법은, 실리콘 기판 위에 패드 산화막, 패드 질화막을 순차적으로 형성한 후, 패드 질화막과, 패드 산화막 및 실리콘 기판을 순차적으로 식각하여 실리콘 기판의 소자 분리 영역에 소정의 깊이로 트렌치를 형성한다. 이어서, 트렌치 내부를 매립하도록 매립 산화막을 증착한 후, 매립 산화막을 패드 질화막까지 연마한다. 그후, 패드 질화막 및 트랜치 내부의 매립 산화막을 포함하는 기판의 전면에 보호용 질화막을 증착하고, 보호용 질화막과 패드 질화막을 이방성 식각하여 스페이서를 형성한다. 이렇게 형성된 스페이서를 통해서 세정 공정 또는 습식 식각 공정 동안에 소자 분리막에 디보트가 발생하는 것을 방지할 수 있다. 또한 패드 산화막을 희생 산화막으로 사용할 수 있으므로, 반도체 소자의 제조 공정이 단순해진다.
트렌치 소자 분리막, STI(shallow trench isolation), 질화막 스페이서, 디보트

Description

디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자 및 그의 제조 방법{Semiconductor Device Having Trench Isolation Prevented from Divot, and Manufacturing Method Thereof}
도 1 내지 도 7은 본 발명의 실시예에 따른 트렌치 소자 분리막 형성 방법을 나타내는 도면들로서,
도 1은 패드 산화막과 패드 질화막, 그리고 하드마스크 산화막을 형성하는 공정을 나타내는 단면도이고,
도 2는 트렌치 식각 공정을 나타내는 단면도이고,
도 3은 트렌치 매립 산화막 형성 공정을 나타내는 단면도이고,
도 4는 트렌치 매립 산화막을 패드 질화막까지 연마하는 공정을 나타내는 단면도이고,
도 5는 보호용 질화막 형성 공정을 나타내는 단면도이고,
도 6은 스페이서 형성 공정을 나타내는 단면도이고,
도 7은 스페이서 식각 공정을 나타내는 단면도이고,
도 8은 디보트가 형성된 트랜치 소자 분리막을 나타내는 단면도이다.
<도면에 사용된 참조 번호의 설명>
10: 트렌치 소자 분리막 11: 실리콘 기판
12: 패드 산화막 12a:하드마스크 산화막
13: 패드 질화막 13a: 보호용 질화막
13c: 스페이서 14: 트렌치
15: 트렌치 매립 산화막 16: 디보트
본 발명은 반도체 소자의 트렌치 소자 분리막 형성 방법에 관한 것으로서, 보다 구체적으로는 스페이서를 이용해 디보트를 방지 할 수 있는 트렌치 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 소자 분리 기술로서 트렌치를 이용한 소자 분리(STI; shallow trench isolation) 기술이 널리 이용되고 있다. 트렌치 소자 분리막은 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 적합한 기술이다.
트렌치 소자 분리막의 일반적인 형성 방법은 다음과 같다. 우선, 실리콘 기판 위에 패드 산화막과 패드 질화막을 형성한 후, 실리콘 기판의 소자 분리 영역을 노출시키는 마스크 패턴을 형성한다. 이어서, 패드 질화막, 패드 산화막 및 실리콘 기판의 노출 영역을 식각하여 트렌치를 형성하고, 트렌치 내부를 매립하도록 산화막을 두껍게 증착한 후 화학적 기계적 연마 공정을 진행한다. 이후 패드 질화막과 패드 산화막을 제거하여 트렌치 소자 분리막을 완성한다.
그러나 이상과 같은 트렌치 소자 분리막은 모서리가 활성 영역과 필드 경계면에 노출되어 있다. 그래서 후속하는 공정들, 즉 희생 산화막을 증착하기 전의 세정 공정과, 웰 및 문턱전압용 이온주입 공정 전의 세정 공정 그리고 희생 산화막 습식 식각 공정에서 영향을 받는다. 각각의 세정 공정과 희생 산화막 습식 식각 공정은 황산과 불산 용액을 사용하여 진행하기 때문에 트렌치 소자 분리막의 모서리가 식각된다. 즉, 도 8과 같이 트렌치 소자 분리막의 모서리 부분이 식각되는 디보트(Divot, 16)가 형성된다.
디보트가 형성되는 부분에서는 게이트 옥사이드의 성장이 불안정하여 두께가 얇아지고, 게이트 폴리실리콘 모서리 부분의 두께가 두꺼워진다. 이에 따라 문턱전압이 변하고 전기장이 집중되어 HCI(Hot Carrier Injection) 문제를 야기한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 소자의 트렌치 소자 분리막 형성 방법에서 스페이서를 이용해 디보트 형성을 방지하기 위한 것이다.
본 발명의 또 다른 목적은 패드 산화막을 기존의 희생 산화막으로 사용함으로써 공정을 단순화하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다음의 구성을 가지는 반도체 소자의 트렌치 소자 분리막 형성 방법을 제공한다. 본 발명에 따른 반도체 소자의 트렌치 소자 분리막 형성 방법은, (a) 실리콘 기판 위에 패드 산화막, 패드 질화막을 순차적으로 형성하는 단계와, (b) 상기 패드 질화막과, 상기 패드 산화막 및 상기 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판의 소자 분리 영역에 소정의 깊이로 트렌치를 형성하는 단계와, (c) 상기 트렌치 내부를 매립하도록 매립 산화막을 증착하는 단계와, (d) 상기 매립 산화막을 상기 패드 질화막까지 연마하는 단계와, (e) 상기 패드 질화막 및 상기 트랜치 내부의 매립 산화막을 포함하는 상기 기판의 전면에 보호용 질화막을 증착하는 단계와, (f) 상기 보호용 질화막과 상기 패드 질화막을 이방성 식각하여 스페이서를 형성하는 단계를 포함한다.
또한, 본 발명에 따른 트렌치 소자 분리막 형성 방법에 있어서, 상기 (a) 단계 이후에, (a1) 상기 패드 질화막 위에 하드마스크 산화막을 형성하는 단계와, (a2) 상기 하드마스크 산화막을 식각하여 상기 소자 분리막이 형성될 영역을 노출시키는 단계를 포함하고, 상기 (b) 단계에서는, 상기 하드마스크 산화막을 식각 마스크로 하여 상기 패드 질화막, 상기 패드 산화막 및 상기 실리콘 기판을 순차적으로 식각하게 된다.
또한, 본 발명에 따른 트렌치 소자 분리막 형성 방법은 상기 (f) 단계에서, 상기 스페이서는 상기 소자 분리막 상단부에 배치되어 상기 소자 분리막의 모서리를 보호하도록 형성되는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 1 내지 도 7은 본 발명의 실시예에 따른 트렌치 소자 분리막 형성 방법을 나타내는 도면들이다.
도 1을 참조하면, 먼저 실리콘 기판(11) 위에 패드 산화막(12)과 패드 질화막(13), 그리고 하드마스크 산화막(12a)을 순차적으로 형성한다. 패드 산화막(12)은 예컨대 열산화 공정을 진행하여 형성하고, 패드 질화막(13)과 하드마스크 산화막(12a)은 증착 공정을 진행하여 형성한다. 하드마스크 산화막(12a)은 이후 진행될 트렌치 식각 공정에서 마스크로 사용되며, 패드 질화막(13)은 트렌치 매립 산화막의 연마 공정에서 정지막의 역할을 수행한다.
이어서, 실리콘 기판(11)의 소자 분리 영역을 한정하는 포토마스크 패턴을 형성하고, 포토마스크 패턴을 식각 마스크로 이용하여 하드마스크 산화막(12a)을 식각한다. 이후, 도 2와 같이 하드마스크 산화막(12a)을 식각 마스크로 하여 패드 질화막(13)과 패드 산화막(12)과 실리콘 기판(11)을 순차적으로 식각함으로써 실리콘 기판(11)의 소자 분리 영역에 소정 깊이의 트렌치(14)를 형성한다.
계속해서, 도 3에 도시된 바와 같이 트렌치 매립 산화막(15)을 형성한다. 트렌치 매립 산화막(15)은 예컨대 TEOS이며, 트렌치(14) 내부를 완전히 매립하도록 두껍게 증착된다. 이후, 도 4와 같이 패드 질화막(13)까지 화학적 기계적 연마(CMP) 공정을 진행하여 트렌치 소자 분리막(10)을 형성한다.
다음으로, 도 5에 도시된 바와 같이 보호용 질화막(13a)을 적층한다. 보호용 질화막(13a)은 증착 공정을 진행하여 형성한다. 이후, 도 6과 같이 패드 산화막(12)이 노출될 때까지 보호용 질화막(13a)과 패드 질화막(13)을 이방성 식각하여 스페이서(13b)를 형성한다. 이 스페이서(13b)는 트렌치 소자 분리막이 필요 이상으로 식각되는 것을 방지하기 위한 것이다. 또한, 보호용 질화막(13a)은 스페이서(13b)를 형성하기 위한 식각 공정에서, 트렌치 상부가 손상되는 것을 방지하기 위한 것이다.
이후, 일반적으로 진행하는 황산 및 불산을 사용한 세정공정과 웰과 문턱전압용 이온주입 공정을 실시한다. 이때, 스페이서(13b)는 세정공정 중에 트렌치 소자 분리막의 모서리가 식각되지 않도록 하는 보호막으로 작용하며, 패드 산화막(12)은 이온 주입 공정을 진행할 때 활성 영역을 보호하는 희생 산화막으로 사용된다. 여기서, 종래의 방법에서는 습식 식각 공정으로 패드 질화막을 제거하게 되므로, 이 때 패드 산화막도 소량 식각되어 두께가 얇아지게 된다. 이 때문에 패드 산화막은 희생 산화막으로 대용할 수 없었으나, 본 발명에서는 건식 식각 공정으로 패드 질화막(13b)을 정확히 식각함으로써 패드 산화막(12)이 식각되지 않기 때문에 패드 산화막(12)을 희생 산화막으로 대용할 수 있다.
다음으로, 도 7에 도시된 바와 같이 스페이서(13b)와 패드 산화막(12)을 순차적으로 제거하면, 디보트가 없는 트렌치 소자 분리막(10)이 완성된다. 이때, 스 페이서(13b)는 스페이서(13b)를 구성하는 질화막과, 트렌치 소자 분리막(10)을 구성하는 산화막의 고 선태비를 이용하여 습식 식각 공정으로 제거하기 때문에 디보트가 발생하지 않는다.
이렇게 형성된 트렌치 소자 분리막에는 디보트가 발생하지 않으므로, 이후 진행되는 게이트 옥사이드 공정과 게이트 폴리실리콘 공정에서 각 막의 두께를 균일하게 조정 할 수 있다. 이에 따라 문턱전압에 변화를 주지 않고, 게이트 모서리 부분에 전기장 밀도가 높지 않은 안정된 소자의 특성을 구현할 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자 분리막 형성 방법은 스페이서를 이용함으로써 트렌치 소자 분리막에 디보트를 방지할 수 있는 이점이 있다.
또한, 트렌치 소자 분리막에 디보트가 형성되지 않으므로 게이트 옥사이드와 게이트 폴리실리콘의 두께가 균일해져서 안정된 소자 특성을 구현할 수 있다.
또한, 패드 산화막을 기존 공정의 희생 산화막으로 이용할 수 있는 이점이 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분 야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. (a) 실리콘 기판 위에 패드 산화막, 패드 질화막을 순차적으로 형성하는 단계와,
    (b) 상기 패드 질화막과, 상기 패드 산화막 및 상기 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판의 소자 분리 영역에 소정의 깊이로 트렌치를 형성하는 단계와,
    (c) 상기 트렌치 내부를 매립하도록 매립 산화막을 증착하는 단계와,
    (d) 상기 매립 산화막을 상기 패드 질화막까지 연마하는 단계와,
    (e) 상기 패드 질화막 및 상기 트랜치 내부의 매립 산화막을 포함하는 상기 기판의 전면에 보호용 질화막을 증착하는 단계와,
    (f) 상기 보호용 질화막과 상기 패드 질화막을 이방성 식각하여 스페이서를 형성하는 단계를 포함하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
  2. 제1항에서,
    상기 (a) 단계 이후에,
    (a1) 상기 패드 질화막 위에 하드마스크 산화막을 형성하는 단계와,
    (a2) 상기 하드마스크 산화막을 식각하여 상기 소자 분리막이 형성될 영역을 노출시키는 단계를 포함하고,
    상기 (b) 단계에서는, 상기 하드마스크 산화막을 식각 마스크로 하여 상기 패드 질화막, 상기 패드 산화막 및 상기 실리콘 기판을 순차적으로 식각하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
  3. 제1항에서,
    상기 (f) 단계에서, 상기 스페이서는 상기 소자 분리막 상단부에 배치되어 상기 소자 분리막의 모서리를 보호하도록 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 따른 방법에 의해 트렌치 소자 분리막을 형성하는 단계와,
    상기 패드 산화막을 희생 산화막으로 이용하여 웰 형성을 위한 이온 주입 공정 및 문턱 전압 형성을 위한 이온 공정을 수행하는 단계와,
    상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 스페이서의 제거 단계에서는 습식 식각법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 따른 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 소자.
KR1020050066426A 2005-07-21 2005-07-21 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법 KR100741876B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050066426A KR100741876B1 (ko) 2005-07-21 2005-07-21 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
US11/319,411 US7361571B2 (en) 2005-07-21 2005-12-29 Method for fabricating a trench isolation with spacers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050066426A KR100741876B1 (ko) 2005-07-21 2005-07-21 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070011828A true KR20070011828A (ko) 2007-01-25
KR100741876B1 KR100741876B1 (ko) 2007-07-23

Family

ID=37679614

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050066426A KR100741876B1 (ko) 2005-07-21 2005-07-21 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US7361571B2 (ko)
KR (1) KR100741876B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811441B1 (ko) * 2006-08-02 2008-03-07 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조 방법
US7927990B2 (en) * 2007-06-29 2011-04-19 Sandisk Corporation Forming complimentary metal features using conformal insulator layer
US8043947B2 (en) * 2007-11-16 2011-10-25 Texas Instruments Incorporated Method to eliminate re-crystallization border defects generated during solid phase epitaxy of a DSB substrate
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
US8163625B2 (en) * 2009-04-07 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8404561B2 (en) * 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8853052B2 (en) * 2011-08-05 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
US9246005B2 (en) 2014-02-12 2016-01-26 International Business Machines Corporation Stressed channel bulk fin field effect transistor
US11791379B2 (en) 2021-12-16 2023-10-17 Globalfoundries Singapore Pte Ltd Galvanic isolation using isolation break between redistribution layer electrodes

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
KR960005552B1 (ko) * 1993-03-31 1996-04-26 현대전자산업주식회사 반도체 소자의 분리막 형성 방법
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
KR100287182B1 (ko) * 1998-10-20 2001-04-16 윤종용 반도체장치의소자분리막형성방법
TW406405B (en) * 1998-11-26 2000-09-21 Nanya Plastics Corp Manufacture method of the trench-type capacitor
FR2807206A1 (fr) * 2000-03-31 2001-10-05 St Microelectronics Sa Transistor mos dans un circuit integre et procede de formation de zone active
KR100349350B1 (ko) * 2000-09-21 2002-08-21 주식회사 하이닉스반도체 반도체장치의 소자격리방법
KR100353832B1 (ko) * 2000-12-14 2002-09-28 주식회사 하이닉스반도체 반도체 소자의 소자 격리막 형성 방법
US6355539B1 (en) * 2001-05-07 2002-03-12 Macronix International Co., Ltd. Method for forming shallow trench isolation
KR100458732B1 (ko) * 2002-06-27 2004-12-03 동부전자 주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US20070020878A1 (en) 2007-01-25
US7361571B2 (en) 2008-04-22
KR100741876B1 (ko) 2007-07-23

Similar Documents

Publication Publication Date Title
KR100512939B1 (ko) 트렌치 소자분리 방법
KR100741876B1 (ko) 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
KR20080081398A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100766232B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100772554B1 (ko) 비휘발성 메모리 소자의 소자 분리막 형성방법
KR101205066B1 (ko) 반도체 소자의 소자 분리 방법
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
KR100403627B1 (ko) 트랜치 소자분리 방법
KR100937661B1 (ko) 반도체 소자 및 이의 제조방법
TW201436109A (zh) 3d記憶體製造方法及結構
US20090170276A1 (en) Method of Forming Trench of Semiconductor Device
KR100632034B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100979713B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
CN115132648A (zh) 半导体结构的制作方法以及半导体结构
KR100905781B1 (ko) 반도체 소자의 제조 방법
KR20080004302A (ko) 플래시 메모리 소자의 제조방법
KR20060128152A (ko) 반도체 소자의 제조방법
KR20030000136A (ko) 반도체소자의 제조방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20060057162A (ko) 반도체 소자의 제조방법
KR20030008053A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee