KR100979713B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 서로 다른 폭을 갖는 소자 분리막 형성시 발생하는 소자 분리막의 디싱현상과 험프 현상을 방지할 수 있고, 소자 분리막의 평탄성 효율을 증가시킴으로써, 후속 감광막 패터닝의 마진을 확보할 수 있고, 후속 게이트 식각시 폴리 잔류 제거가 용이한 반도체 소자의 소자 분리막 형성 방법을 제공한다.
소자 분리막, 더미 활성영역, 질화막 스페이서
Description
도 1a 및 도 1b는 종래의 서로 다른 사이즈를 갖는 반도체 소자의 소자 분리막의 문제점을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 30 : 산화막
32, 132 : 소자 분리막 112 : 패드 산화막
114, 120 : 질화막 116 : 희생산화막
118 : 감광막 패턴 122 : 질화막 스페이서
124 : 트렌치 130 : 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 서로다른 사이즈를 갖는 소자 분리막의 형성방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하는 소자분리영역(Isolation Region)을 형성한다.
소자 분리 공정에는 일반적으로, 반도체 기판에 패드 산화막과 패드 질화막을 형성한 다음, 패드 질화막 및 패드 산화막을 패터닝하고, 패터닝된 부위에 산화 공정을 실시하여 소자를 분리하는 LOCOS(Local Oxidation of Silicon) 공정과, 패드 질화막, 패드 산화막 및 반도체 기판을 패터닝하여 트렌치를 형성하고, 상기의 트렌치에 산화물질을 증착시킨 후 화학 기계전 연마를 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 새부리(Bird Beak)가 발생하여 약 0.25㎛ 이하의 디자인 룰을 갖는 공정에는 필드 산화막을 형성하기 어려운 한계가 있다. 또한 필드 산화막의 깊이를 늘릴 때에는 반도체 기판에 과도한 스트레스(Stress)와 평탄성이 좋지 않고, 필드 영역이 얇아지는 효과(Field Thinning Effect)에 의해 소자 분리 특성 저하와 같은 문제점이 발생한다.
LOCOS의 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리형성 방법으로 STI 공정을 사용하고 있다. STI 공정은 LOCOS 공정의 단점인 새 부리현상이 발생하지 않아 고립 능력이 우수하다.
도 1a 및 도 1b는 종래의 서로 다른 사이즈를 갖는 반도체 소자의 소자 분리막의 문제점을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제 1 소자 분리막이 형성될 제 1 영역(A)과 제 2 소자 분리막이 형성될 제 2 영역(B)이 정의된 반도체 기판(110)을 패터닝 하여 제 1 영역(A)에 제 1 소자 분리막용 제 1 트렌치와 제 2 영역(B)에 제 2 소자 분리막용 제 2 트렌치를 형성한다. 제 1 소자 분리막은 제 2 소자 분리막보다 그 폭이 더 작은 소자 분리막을 지칭한다.
전체 구조상에 산화막(30)을 형성하여 상기 제 1 및 제 2 트렌치를 매립한다. 이때, 제 2 트랜치의 폭이 제 1 트렌치보다 넓음으로 인해 제 2 트렌치 상부의 산화막이 리세스된다(도 1a의 K 영역 참조). 즉, 산화막에 단차가 발생하게 된다.
도 1b를 참조하면, 화학 기계적 연마(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 통해 반도체 기판(10)상에 형성된 산화막(30)을 제거하여 제 1 영역(A)에 제 1 소자 분리막(32a)을 형성하고, 제 2 영역(B)에 제 2 소자 분리막(32b)을 형성한다. 하지만, 앞서 발생한 산화막(30)의 단차에 의해 평탄화 공정을 통해 형성된 제 2 소자 분리막(32b)에 디싱(Dishing) 현상이 발생하게 된다(도 1b의 N 영역 참조). 이로써, 소자의 험프(Hump) 특성이 나빠지는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 서로 다른 폭을 갖는 소자 분리막 형성시에 큰 폭의 소자 분리막 내에 더미 활성영역을 형성하여 소자 분리막의 디싱현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
본 발명은 제 1 영역 및 제 2 영역을 갖는 반도체 기판 상에 버퍼 산화막 및 버퍼 질화막을 순차적으로 형성하는 단계; 상기 버퍼 산화막 및 버퍼 질화막을 패터닝하여 상기 제 1 영역에 제 1 소자 분리막이 형성될 반도체 기판을 노출시킴과 동시에 상기 제 2 영역에 상기 제 1 소자 분리막보다 큰 폭을 갖는 제 2 소자 분리막이 형성될 반도체 기판을 노출시키는 단계; 상기 제 2 소자 분리막이 형성될 반도체 기판 상에 더미 활성영역을 형성하기 위한 질화막 스페이서를 형성하는 단계; 상기 버퍼 질화막 및 상기 질화막 스페이서를 식각마스크로 상기 반도체 기판을 식각하여 제 1 영역에 제 1 트렌치를 형성함과 동시에 상기 제 2 영역에 더미 활성영역을 정의하는 제 2 트렌치를 형성하는 단계; 및 상기 제 1 및 제 2 트렌치를 절연막을 이용하여 매립, 평탄화 하여 제 1 영역에 제 1 소자 분리막을 형성함과 동시에 상기 제 2 영역에 제 2 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 단면도들이다.
도 2a를 참조하면, 제 1 소자 분리막이 형성될 제 1 영역(A)과 제 2 소자 분리막이 형성될 제 2 영역(B)이 정의된 반도체 기판(110)에 버퍼 산화막(112) 및 버퍼 질화막(114)을 순차적으로 형성한다. 패터닝 공정을 통해 버퍼 산화막(112) 및 버퍼 질화막(114)을 패터닝 하여 제 1 소자 분리막 형성영역(도 2a의 K1영역 참조)과 제 2 소자 분리막 형성영역(도 2a의 K2 영역 참조)의 반도체 기판(110)을 노출한다. 제 1 소자 분리막은 제 2 소자 분리막보다 그 폭이 더 작은 소자 분리막을 지칭한다.
버퍼 산화막(112)은 반도체 기판(110) 표면의 안정화를 위해 건식 또는 습식 식각을 실시하여 형성하는 것이 바람직하다. 버퍼 질화막(114)은 STI 식각공정시 활서영역의 반도체 기판(110)을 보호하기 위한 하드 마스크 역할을 위해 1000 내지 2000Å 두께로 형성하는 것이 바람직하다.
버퍼 질화막(114)을 형성한 다음, 전체 구조상에 감광막을 도포한다. STI 마스크를 이용한 사진 식각공정을 실시하여 제 1 영역(A)의 제 1 소자 분리막 형성영역과 제 2 영역의 제 2 소자 분리막 형성영역을 노출하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 버퍼 질화막(114)과 버퍼 산화막(112)을 식각한다. 상기 식각공정은 건식 식각을 실시하는 것이 바람직하다. 소정의 스트립 공정을 실시하여 감광막 패턴을 제거한다. 제 1 소자 분리막 형성영역 및 제 2 소자 분리막 형성영역은 반도체 소자의 필드 영역을 지칭한다.
도 2b를 참조하면, 패터닝된 버퍼 질화막(114)과 버퍼 산화막(112) 상에 희생 산화막(116)을 형성한다. 감광막을 이용한 패터닝 공정을 통해 희생 산화막(116)을 제거하여 제 2 소자 분리막영역(도 2b의 K2 참조)의 반도체 기판(110) 소정 부분을 개방한다(도 2b의 L 참조).
희생 산화막(116)은 반도체 소자에서 사용하는 산화막 계열의 물질막을 이용하여 형성하는 것이 바람직하다. 희생산화막(116) 상에 감광막을 도포한 다음, 마스크를 이용한 사진 식각공정을 실시하여 상기 제 2 영역(B)의 노출된 반도체 기판(110)의 1/5 내지 4/5를 개방하는 제 2 감광막 패턴(118)을 형성하는 것이 바람직하다. 제 2 감광막 패턴(118)을 식각마스크로 하는 식각공정을 실시하여 희생산화막(116)을 제거하여 반도체 기판(110)의 소정 영역을 개방한다. 이때 반도체 기판(110)의 개방되는 영역은 패터닝된 버퍼 질화막(114)과 버퍼 산화막(112)에 의해 노출된 영역(도 2b의 L 참조)의 2/3을 개방하는 것이 바람직하다. 또한, 제 2 영역(A)의 1/3을 개방하는 희생산화막(116) 패턴을 형성할 수도 있다. 소정의 스트립 공정을 실시하여 제 2 감광막 패턴(118)을 제거한다. 제 2 감광막 패턴(118) 제거후, 패터닝된 희생산화막(116)의 형상은, 제 1 영역(A) 상에는 희생산화막(116)이 잔류 하게 된다. 또한, 제 1 영역(A)과 제 2 영역(B)사이의 패터닝된 버퍼 질화막(114)과 버퍼 산화막(112) 및 노출된 반도체 기판(110)이 소정 영역에도 희생산화막(116)이 잔류하게 되고, 나머지 제 2 영역(B)에는 희생산화막(116)이 잔류하지 않게 될 수도 있다.
도 2c 및 도 2d를 참조하면, 전체 구조상에 질화막(120)을 증착한 다음 전면식각공정을 실시하여 패터닝된 희생산화막(116)의 측벽에 질화막 스페이서(122)를 형성한다.
질화막(120)은 후속 공정에 의해 제 2 소자 분리막 내에 형성된 더미 활성영역의 폭만큼의 두께로 형성하는 것이 바람직하다. 건식 식각을 이용하여 패터닝된 희생산화막(116)의 측벽을 제외한 영역의 질화막(120)을 제거하여 질화막 스페이서(122)를 형성한다. 제 2 영역(B)의 소자 분리막이 형성될 반도체 기판(110) 상에 만 더미 활성영역 폭만큼 두께의 질화막 스페이서(122)가 형성되는 것이 바람직하다.
도 2e를 참조하면, 희생 산화막(116)을 제거한 다음, 패터닝된 패드 질화막(114)과 질화막 스페이서(122)를 식각마스크로 하는 식각공정을 실시하여 제 1 영역(A)에 제 1 소자 분리막용 제 1 트렌치(124a)와 제 2 영역(B)에 제 2 소자 분리막용 제 2 트렌치(124b)를 형성한다.
희생산화막(116)은 HF 수용액 또는 BOE 수용액을 이용하여 제거하는 것이 바람직하다. 트렌치 형성을 위한 식각공정은 건식 식각공정을 통해 노출된 반도체 기판(110)의 일부를 제거하여 형성하는 것이 바람직하다. 제 2 영역(B)의 제 2 트렌치(124b) 내에는 더미 활성영역이 형성된다(도 2e의 D영역 참조). 더미 활성영역을 통해 후속 트렌치 매립 공정시 트렌치의 사이즈 차에 따른 산화막의 단차를 최소화할 수 있다.
도 2f 및 2g를 참조하면, 제 1 및 제 2 영역(A 및 B)의 제 1 및 제 2 트렌치(124a 및 124b)가 충분히 매립되도록 절연막(130)을 형성한다. 평탄화 공정을 통해 패드 질화막(114) 상의 절연막(130)을 제거하여 제 1 영역(A)에는 제 1 소자 분리막(132a)을 형성하고, 제 2 영역(B)에는 제 2 소자 분리막(132b)을 형성한다.
절연막(130)은 CVD(Chemical Vapor Deposition) 계열의 증착방법을 이용한 산화막 계열의 물질막을 이용하여 형성하는 것이 바람직하다. 평탄화 공정은 화학 기계적 연마 공정 또는 전면식각공정을 실시하는 것이 바람직하고, 과도한 평탄화 공정을 실시하여 패드 질화막(114)의 소정부분이 함께 제거되면서 절연막(130)을 평탄화 하는 것이 바람직하다. 폭이 넓은 제 2 소자 분리막 내에는 더미 활성영역이 존재하게 되어 소자 분리막의 디싱현상을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명은 서로 다른 폭을 갖는 소자 분리막 형성시 발생하는 소자 분리막의 디싱현상과 험프 현상을 방지할 수 있다.
또한, 소자 분리막의 평탄성 효율을 증가시킴으로써, 후속 감광막 패터닝의 마진을 확보할 수 있고, 후속 게이트 식각시 폴리 잔류 제거가 용이하다.
Claims (2)
- 제 1 영역 및 제 2 영역을 갖는 반도체 기판 상에 버퍼 산화막 및 버퍼 질화막을 순차적으로 형성하는 단계;상기 버퍼 산화막 및 버퍼 질화막을 패터닝하여 상기 제 1 영역에 제 1 소자 분리막이 형성될 반도체 기판을 노출시킴과 동시에 상기 제 2 영역에 상기 제 1 소자 분리막보다 큰 폭을 갖는 제 2 소자 분리막이 형성될 반도체 기판을 노출시키는 단계;상기 제 2 소자 분리막이 형성될 반도체 기판 상에 더미 활성영역을 형성하기 위한 질화막 스페이서를 형성하는 단계;상기 버퍼 질화막 및 상기 질화막 스페이서를 식각마스크로 상기 반도체 기판을 식각하여 제 1 영역에 제 1 트렌치를 형성함과 동시에 상기 제 2 영역에 더미 활성영역을 정의하는 제 2 트렌치를 형성하는 단계; 및상기 제 1 및 제 2 트렌치를 절연막을 이용하여 매립, 평탄화 하여 제 1 영역에 제 1 소자 분리막을 형성함과 동시에 상기 제 2 영역에 제 2 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 질화막 스페이서를 형성하는 단계는,상기 반도체 기판 전면에 희생산화막을 형성하는 단계;상기 제 2 소자분리막이 형성될 반도체 기판의 일부가 개방되도록 상기 희생산화막을 패터닝하는 단계;패터닝된 상기 희생산화막을 포함하는 반도체 기판 전면에 질화막을 형성하는 단계;건식 식각을 이용하여 패터닝된 상기 희생산화막의 일측벽을 제외한 영역의 상기 질화막을 제거하는 단계; 및잔류하는 상기 희생산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
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