KR100881413B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역과 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 상기 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막을 제거하는 단계와, 상기 기판 필드 영역 및 이에 인접한 기판 액티브 영역을 가리는 식각 장벽을 형성하는 단계와, 상기 액티브 영역과 필드 영역 경계 부분에 패드산화막이 잔류되도록 상기 식각 장벽을 이용해서 노출된 패드산화막 부분을 제거하는 단계와, 상기 식각 장벽을 제거하는 단계를 포함한다. 본 발명에 따르면, 액티브 영역과 필드 영역의 경계에 패드산화막을 잔류시킴으로써 후속의 세정 공정에서 상기 액티브 영역과 필드 영역 경계에서의 산화막 손실을 억제시킬 수 있으며, 그래서, 접합 누설 및 험프 발생을 방지할 수 있다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : 소자분리막 36 : 감광막 패턴
37 : 접합 영역 38 : 실리사이드막
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 액티브 영역과 필드 영역 경계에서의 산화막 손실에 의한 접합 누설 및 험프(hump) 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었고, 이에 따라, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 100∼150Å 및 1000∼2000Å의 두께로 패드산화막(2)과 패드질화막(3)을 차례로 형성한 상태에서 필드(field) 영역에 해당하는 기판 부분이 노출되도록 공지의 공정에 따라 상기 패드질화막과 패드산화막을 패터닝하고, 그런다음, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(4)를 형성한다.
도 1b를 참조하면, 식각 데미지를 회복시키기 위해 상기 기판 결과물에 대해 희생 산화 공정을 수행하고, 그런다음, 월 산화(wall oxidation) 공정을 수행한 후, 상기 트렌치(4)를 매립하도록 기판(1)의 전 영역 상에 산화막(5)을 증착한다. 그런다음, 상기 패드질화막(3)이 노출될 때까지 산화막(5)의 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1c를 참조하면, 트렌치 형성을 위한 기판 식각시에 식각 장벽으로 이용된 패드질화막을 식각 제거하여 트렌치형의 소자분리막(6)을 형성하고, 이어서, 후속 세정 공정을 행하여 소자분리막(6)의 형성을 완성한다.
그러나, 전술한 종래의 방법에 따르면, 그 자체로는 큰 문제는 없지만, 기판 표면으로부터 소자분리막의 높이를 높게 하더라도 후속의 세정 공정에서, 도 2에 도시된 바와 같이, 등방성 산화막 손실(loss)로 인해 액티브 영역과 필드 영역 경계에서 소자분리막(6), 즉, 산화막의 손실이 많이 일어나게 되고, 이에 따라, 토폴로지(topology) 측면에서 상기 소자분리막(6)이 실리사이드막(8) 보다 낮아 접합 누설(leakage current) 및 험프(hump) 등 소자 특성의 저하가 발생된다. 도 2에서, 미설명된 도면부호 7은 접합 영역을 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역과 필드 영역 경계에서의 산화막 손실에 의한 접합 누설 및 험프 등의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역과 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계; 상기 노출된 실리콘 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 산화막을 증착하는 단계; 상기 패터닝된 패드질화막이 노출되도록 상기 산화막을 CMP하는 단계; 상기 패터닝된 패드산화막이 노출되도록 상기 노출된 패드질화막을 제거하는 단계; 상기 실리콘 기판의 필드 영역 및 이에 인접한 실리콘 기판의 액티브 영역을 가리는 식각 장벽을 형성하는 단계; 상기 액티브 영역과 필드 영역 경계 부분에 패드산화막이 잔류되도록 상기 식각 장벽을 이용해서 노출된 패드산화막 부분을 제거하는 단계; 및 상기 식각 장벽을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드산화막은 400∼600Å의 두께로 형성한다.
상기 식각 장벽은 바람직하게 감광막 패턴으로서, 필드 영역과 접한 액티브 영역을 400∼600Å의 폭만큼 가리도록 형성한다.
상기 노출된 패드산화막 부분을 제거하는 단계는 건식 식각으로 수행한다.
본 발명에 따르면, 액티브 영역과 필드 영역의 경계에 패드산화막을 잔류시킴으로써 후속의 세정 공정에서 상기 액티브 영역과 필드 영역 경계에서의 산화막 손실을 억제시킬 수 있으며, 그래서, 접합 누설 및 험프 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 액티브 영역과 필드 영역을 갖는 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 이때, 상기 패드질화막(33)은 종래와 동일하게 1000∼2000Å의 두께로 증착하는 반면, 상기 패드산화막(32)은 종래의 100∼150Å의 두께 보다 두꺼운 400∼600Å의 두께로 형성한다.
여기서, 상기 패드산화막(32)의 두께를 400∼600Å 정도로 증가시킨 것은 후속 세정 공정에서 통상 소자분리막의 손실 두께가 대략 500Å 정도인 것과 관련해서 이를 보상해주기 위함이다.
계속해서, 공지의 포토리소그라피 공정에 따라 상기 패드질화막(33)과 패드산화막(32)을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시킨 후, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(34)를 형성한다. 그런다음, 상기 기판 결과물에 대해 트렌치 식각시에 발생된 기판 데미지를 회복시키기 위해 희생 산화 공정을 수행하고, 연이어, 트렌치 상단 코너부가 라운딩(rounding)지도록 월 산화 공정을 수행한다.
이어서, 상기 단계까지의 기판 결과물 상에 트렌치를 완전 매립하도록 트렌치 매립 산화막, 예컨데, HDP(High Density Plasma)-산화막을 증착한 후, 패드질화막(33)이 노출되도록 HDP-산화막의 표면을 CMP하여 트렌치형의 소자분리막(35)을 형성한다.
도 3b를 참조하면, 기판 트렌치 식각시에 식각 장벽으로 이용된 패드산화막을 식각 제거한다. 그런다음, 기판 결과물 상에 기판 필드 영역 및 이에 인접된 액티브 영역의 일부를 가리는 식각 장벽, 예컨데, 감광막 패턴(36)을 형성한다. 이때, 상기 감광막 패턴(36)은 필드 영역과 접한 액티브 영역을 400∼600Å, 바람직하게 500Å의 폭만큼을 가리도록 형성하며, 이를 위해, 기존 액티브 마스크에서 0.04∼0.06㎛ 정도 작게 마스크 툴링(tooling)을 한다.
도 3c를 참조하면, 감광막 패턴을 식각 장벽으로 이용해서 상기 감광막 패턴에 의해 가려지지 않은 패드산화막 부분을, 기존의 웨트 딥(wet dip)이 아닌, 실리콘 기판(31)과의 식각 선택비를 갖는 건식 식각 공정으로 제거한다. 그런다음, 상기 식각 장벽으로 이용된 감광막 패턴을 제거한다.
도 3d를 참조하면, 상기 단계까지의 기판 결과물에 대해 세정 공정을 수행한다. 이때, 등방성 산화막 손실이 일어나게 되는 바, 소자분리막(35)의 표면 일부 두께가 손실되지만, 전 공정 단계에서 소자분리막, 즉, 필드 영역과 접한 액티브 영역 부분에 패드산화막을 잔류시켰고, 이 패드산화막은 종래 보다 두꺼운 두께, 특히, 소자분리막의 손실 두께와 유사한 두께를 갖도록 하였으므로, 액티브 영역과 필드 영역 경계에서의 소자분리막 손실은 일어나지 않는다.
결국, 본 발명은 액티브 영역과 필드 영역 경계에 패드산화막을 남겨둠으로써 후속의 세정 공정에서 손실되는 산화막을 보상해줄 수 있으며, 그래서, 산화막 손실에 의한 접합 누설 및 험프 등의 발생을 방지할 수 있게 된다.
도 3d에서, 미설명된 도면부호 37은 접합 영역, 그리고, 38은 실리사이드막을 각각 나타낸다.
이상에서와 같이, 본 발명은 액티브 영역과 필드 영역의 경계에 패드산화막을 잔류시킴으로써 후속의 세정 공정에서 상기 액티브 영역과 필드 영역 경계에서의 소자분리막의 손실을 억제시킬 수 있으며, 그래서, 접합 누설 및 험프 발생을 방지할 수 있는 바, 소자 특성을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이므로, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경 및 부가 등이 가능할 것이며, 따라서, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 액티브 영역과 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계;상기 노출된 실리콘 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 매립하도록 기판 전면 상에 산화막을 증착하는 단계;상기 패터닝된 패드질화막이 노출되도록 상기 산화막을 CMP하는 단계;상기 패터닝된 패드산화막이 노출되도록 상기 노출된 패드질화막을 제거하는 단계;상기 실리콘 기판의 필드 영역 및 이에 인접한 실리콘 기판의 액티브 영역을 가리는 식각 장벽을 형성하는 단계;상기 액티브 영역과 필드 영역 경계 부분에 패드산화막이 잔류되도록 상기 식각 장벽을 이용해서 노출된 패드산화막 부분을 제거하는 단계; 및상기 식각 장벽을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 패드산화막은 400∼600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 식각 장벽은 감광막 패턴인 것을 특징으로 하는 반 도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 식각 장벽은 필드 영역과 접한 액티브 영역을 400∼600Å의 폭만큼 가리도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 노출된 패드산화막 부분을 제거하는 단계는 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Legal Events
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