KR100272183B1 - 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법 - Google Patents

반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법 Download PDF

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Abstract

반도체 소자 제조 공정중 콘택홀이나 트랜치와 같이 물질 매입을 하기 위한 패턴을 식각하는 방법에 관한 것으로, 반도체 소자 제조 공정에서 하부 박막의 상부에 물질 매입을 위한 소정의 감광막 패턴을 형성하고, 감광막 패턴의 에지 일부분을 식각하여 라운딩되게 형성한 다음, 이를 마스크로 드러난 하부 박막을 식각함과 동시에 감광막 패턴의 라운딩된 에지를 따라 식각되는 하부 박막 에지의 일부분을 식각하여 라운딩되게 형성함으로써, 후속의 물질 증착시 보이드의 발생 없이 완전히 매입되도록 하여, 물질 매입 부분의 절연 특성 또는 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 공정 수율을 향상시킨다.

Description

반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정중 콘택홀이나 트랜치와 같이 물질 매입을 하기 위한 패턴을 식각하는 방법에 관한 것이다.
일반적으로 반도체 소자는 실리콘웨이퍼에 절연막과 금속 도선을 적층하여 소정의 회로 동작을 하도록 형성한다. 이때, 금속 도선 상부에는 절연막이 증착되어 금속 도선 간의 전기적 쇼트(short)를 방지할 뿐만 아니라 포토리소그래피(photolithography) 공정에 의한 금속 도선 패턴 사이에도 절연막이 매입된다. 또한, 금속 모선간 및 금속 도선과 실리콘웨이퍼 사이의 전기적 접속을 하기 위하여 절연막에 콘택홀(또는 스루홀, VIA)을 형성하여 텅스텐 등의 금속막을 매입한다. 그리고, 반도체 소자간의 격리를 위한 얕은 트랜치의 형성에서도 실리콘웨이퍼에 트랜치를 형성한 후, 절연막으로 트랜치를 매입하다.
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래의 물질 매입을 위한 패턴 식각 방법에 의해 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 그 상부에 질화막(3)을 증착한 후, 감광막을 도포한다. 그리고, 반도체 소자 분리용 마스크를 통해 감광막을 노광 현상하여 반도체 소자 분리 영역을 정의하기 위한 감광막 패턴(4)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이, 감광막 패턴(4)을 마스크로 하여 드러난 질화막(3)을 식각하여 제거하고, 다시 드러난 패드 산화막(2)을 식각하여 제거한다. 그리고, 다시 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 실리콘웨이퍼의 소자 분리 영역에 얕은 트랜치를 형성한다.
그 다음, 도 1c에 도시한 바와 같이, 질화막(3) 상부의 감광막 패턴(4)을 제거하고, 화학 기상 증착법(CVD ; chemical vapor deposition)에 의해 트랜치를 포함한 실리콘웨이퍼(1) 전면에 산화막 등의 절연막(5)을 두껍게 증착하여 트랜치를 절연막으로 메운다.
그 다음, 포토리소그래피 공정에 의해 질화막 상부의 절연막을 제거하여 트랜치 영역에만 절연막이 남도록 패터닝(patterning)한 후, 기계 화학적 연마 공정(CMP ; chemical mechanical polishing)에 의해 질화막 상부와 절연막 상부가 같아지도록 평탄화한다. 그리고, 남은 질화막을 제거함으로서 반도체 소자 분리를 위한 얕은 트랜치를 완성한다.
이와 같은 종래의 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법에 의해 물질 매입을 위한 패턴을 식각할 경우, 포토리소그래피 공정에 의해 식각된 감광막 하부 박막의 에지(edge) 부분이 직각이 되어 후속 공정의 물질 매입을 위한 물질의 증착시, 패턴이 완전히 채워지지 않아 보이드(void)(도 1c의 6)가 형성되는 문제가 있다. 이러한 보이드의 형성에 의해 콘택홀과 같은 전기적 접속 부분에서는 저항이 증가되거나 쇼트가 발생하게 되며, 반도체 소자 분리를 위한 트랜치와 같은 전기적 절연 부분에서는 절연 특성이 저하되어 반도체 소자의 신뢰성이 저감될 뿐만 아니라 공정 수율이 저감된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자 제조 공정에서 소정의 패턴을 통해 물질을 증착할 경우, 패턴 내부에서의 보이드 발생을 방지할 수 있는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 물질 매입을 위한 패턴 식각 방법에 의해 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 물질 매입을 위한 패턴 식각 방법에 의해 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자 제조 공정에서 물질 매입을 위한 패턴의 식각시, 패턴의 에지 부분이 라운딩되게 형성하여 후속의 물질 증착시 보이드의 발생 없이 완전히 매입되도록 하는 것을 특징으로 한다.
상기에서 패턴의 에지 부분이 라운딩되도록 형성하기 위하여, 본 발명에서는 반도체 소자 제조 공정에서 하부 박막의 상부에 물질 매입을 위한 소정의 감광막 패턴을 형성하고, 감광막 패턴의 에지 일부분을 식각하여 라운딩되게 형성한 다음, 이를 마스크로 드러난 하부 박막을 식각함과 동시에 감광막 패턴의 라운딩된 에지를 따라 식각되는 하부 박막 에지의 일부분을 식각하여 라운딩되게 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 물질 매입을 위한 패턴 식각 방법에 의해 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 개략적으로 도시한 공정도이다. 먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 패드 산화막(12)을 성장시키고, 그 상부에 질화막(13)을 증착한 후, 감광막을 도포한다. 그리고, 반도체 소자 분리용 마스크를 통해 감광막을 노광 현상하여 반도체 소자 분리를 위한 트랜치 영역을 정의하기 위한 감광막 패턴(14)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11)를 식각 챔버에 장입한 후, 감광막 패턴(14)을 마스크로 플라즈마 식각 등의 건식 식각 방법에 의해 드러난 질화막(12)을 식각한다. 이때, 식각 조건은 감광막 패턴(14)과 질화막(13)의 식각 선택비가 1:1 내지 2:1 정도가 되게 하며, 식각 챔버를 높은 압력으로 유지하여 감광막 패턴(14)의 에지 부분이 직각이 아닌 둔각 형태로 라운딩되도록 한다.
그 다음, 도 2c에 도시한 바와 같이, 에지 부분이 둔각 형태로 라운딩된 감광막 패턴(14)을 마스크로 드러난 패드 산화막(12)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(11)를 일정 깊이로 식각하여 얕은 트랜치를 형성한다. 이때, 얕은 트랜치 형성을 위한 실리콘웨이퍼(11)의 플라즈마 식각 공정에 따른 이방성 식각에 의해 에지 부분이 라운딩된 감광막 패턴(14) 및 질화막(13)도 에치백(etchback) 공정에서와 같이 어느 정도 식각되도록 하여, 질화막(13)의 에지 부분도 직각이 아닌 둔각 형태로 라운딩되도록 한다.
그 다음, 도 2d에 도시한 바와 같이, 질화막(13) 상부에 남은 감광막 패턴(14)을 제거한다. 이후, 실리콘웨이퍼(11)를 세정하고, 열산화하여 트랜치 내부의 실리콘웨이퍼 계면에 라이너 산화막을 형성하여 식각에 의한 트랜치 내부 실리콘웨이퍼 계면의 손상을 보상하고, 후속의 트랜치에 매입되는 절연막과 실리콘웨이퍼의 접착력을 강화시킬 수도 있다.
그 다음, 도 2e에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 화학 기상 증착법으로 산화막 등의 절연막(15)을 두껍게 증착하여 트랜치를 메운다. 이때, 질화막(13)의 에지 부분이 둔각 형태로 라운딩되어 있으므로, 절연막(15)의 증착시 트랜치 내부에 빈 공간의 발생에 의한 보이드의 형성 없이 절연막(15)이 트랜치 내부에 완전히 메워지도록 한다.
그 다음, 포토리소그래피 공정에 의해 질화막 상부의 절연막을 제거하여 트랜치 영역에만 절연막이 남도록 패터닝한 후, 기계 화학적 연마 공정에 의해 질화막 상부와 절연막 상부가 같아지도록 평탄화한다. 그리고, 남은 질화막을 제거함으로서 반도체 소자 분리를 위한 얕은 트랜치를 완성한다.
상기의 실시예에서는 반도체 소자 분리를 위한 얕은 트랜치를 식각하는 방법에 대해 설명하였지만, 절연막에 의해 절연된 금속 도선과 금속 도선 또는 금속 도선과 실리콘웨이퍼 사이의 전기적 접속을 위한 콘택홀 형성에서도 같은 방법으로 감광막의 라운딩된 에지를 따라 절연막 에지의 일부분을 식각하여 라운딩되게 콘택홀을 형성함으로써, 콘택홀 매입을 위한 금속막의 증착시 콘택홀 내부에 보이드의 발생 없이 금속막을 완전히 매입할 수 있다. 또한, 금속 패턴을 형성할 경우에도 같은 방법으로 감광막의 라운딩된 에지를 따라 금속막 에지의 일부분을 라운딩되게 형성함으로써, 금속막 상부에 절연막을 증착할 경우, 금속 패턴 사이의 공간에 보이드의 발생 없이 절연막이 완전히 매입되도록 한다.
이와 같이 본 발명은 반도체 소자 제조 공정에서 물질 매입을 위한 패턴의 식각시, 패턴의 에지 부분이 라운딩되게 형성하여 후속의 물질 증착시 보이드의 발생없이 완전히 매입함으로써, 물질 매입하다 부분의 절연 특성 또는 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 공정 수율을 향상시킨다.

Claims (5)

  1. 반도체 소자 제조 공정에서 물질 매입을 위한 소정의 패턴을 형성하는 방법에 있어서,
    하부 박막의 상부에 소정의 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴의 에지 일부분을 식각하여 에지 부분이 라운딩되게 형성하는 단계와;
    상기 에지 부분이 라운딩된 감광막 패턴을 마스크로 드러난 상기 하부 박막을 식각함과 동시에 상기 감광막 패턴의 라운딩된 에지를 따라 식각되는 하부 박막 에지의 일부분을 식각하여 라운딩되게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법.
  2. 제 1 항에 있어서, 반도체 소자 제조 공정에서 물질 매입을 위한 소정의 패턴이 절연막에 형성된 콘택홀 또는 VIA 중 어느 하나일 경우에는, 상기 감광막 패턴의 라운딩된 에지를 따라 절연막 에지의 일부분을 식각하여 라운딩되게 형성하는 것을 특징으로 하는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법.
  3. 제 1 항에 있어서, 반도체 소자 제조 공정에서 물질 매입을 위한 소정의 패턴이 절연막이 증착될 금속막 패턴일 경우에는, 상기 감광막 패턴의 라운딩된 에지를 따라 금속막 에지의 일부분을 식각하여 라운딩되게 형성하는 것을 특징으로 하는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법.
  4. 반도체 소자의 제조 공정중 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법에 있어서,
    패드 산화막과 질화막이 적층된 실리콘웨이퍼 상에 얕은 트랜치를 형성하기 위한 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴이 형성된 실리콘웨이퍼를 식각 챔버에 장입한 후, 플라즈마 식각에 의해 드러난 질화막을 식각하되, 상기 감광막 패턴 에지 부분의 일부를 식각하여 라운딩되도록 형성하는 단계와;
    상기 에지 부분이 라운딩된 감광막 패턴을 마스크로 드러난 패드 산화막을 식각하여 제거하고, 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 얕은 트랜치를 형성하되, 상기 감광막 패턴의 라운딩된 에지를 따라 상기 질화막 에지 부분의 일부를 식각하여 라운딩되도록 형성하는 단계와;
    상기 감광막 패턴을 제거하고, 트랜치가 형성된 실리콘웨이퍼를 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법.
  5. 제 4 항에 있어서, 상기 질화막을 식각하되, 상기 감광막 패턴 에지 부분의 일부를 식각하여 라운딩되도록 형성하는 단계에서, 식각 조건은 상기 감광막 패턴과 질화막의 식각 선택비를 1:1 내지 2:1로 하며, 식각 챔버의 압력을 높게 유지하는 것을 특징으로 하는 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법.
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