KR100274976B1

KR100274976B1 - 반도체 소자 분리를 위한 트랜치 제조 방법

Info

Publication number: KR100274976B1
Application number: KR1019980037126A
Authority: KR
Inventors: 조경수
Original assignee: 황인길; 아남반도체주식회사
Priority date: 1998-09-09
Filing date: 1998-09-09
Publication date: 2000-12-15
Also published as: KR20000019159A

Abstract

반도체 소자를 분리하기 위한 트랜치를 제조하는 방법에 관한 것으로, 반도체 소자 분리를 제조하는 공정에서 패턴화된 트랜치 산화막 패턴을 화학 기계적 연마 공정에 의해 평탄화 하기 전에, 아르곤, 헬륨 등의 불활성 가스를 이용한 스퍼터링 식각을 통해 트랜치 산화막 패턴의 상부 양 모서리의 각진 부분을 라운딩 처리하여, 후속 화학 기계적 연마 공정중 트랜치 산화막 패턴의 상부 모서리 부분이 떨어져 나가 파티클 소스로 작용하여 공정 오차를 발생하는 것을 방지함으로써, 수율을 향상시킬 뿐만 아니라 소자의 신뢰성을 향상시킨다.

Description

반도체 소자 분리를 위한 트랜치 제조 방법

본 발명은 반도체 소자 제조 공정에 관한 것으로, 더욱 상세하게는 반도체 소자를 분리하기 위한 트랜치를 제조하는 방법에 관한 것이다.

일반적으로 반도체 소자 분리 방법으로 LOCOS(local oxidation of silicon)소자 분리가 이용되어 왔다.

LOCOS는 질화막을 마스크로 해서 실리콘 기판 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.

이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트랜치 소자 분리가 있다.

트랜치 소자 분리에서는 실리콘 기판에 트랜치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 것으로, 종래의 소자 분리를 위한 트랜치 제조 방법을 첨부된 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.

먼저, 도 1a에서와 같이 실리콘웨이퍼(1)에 후속 공정에서 형성될 질화막과 실리콘웨이퍼 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(2)을 형성하고, 그 상부에 질화막(3)을 형성한다. 그리고, 패드 산화막(2)과 질화막(3)이 형성된 실리콘웨이퍼(1) 상에 감광막(4)을 도포하고, 트랜치 패턴이 형성된 마스크를 통해 감광막(4)을 노광 현상하여 트랜치 형성을 위한 감광막 패턴(4)을 형성한다.

그 다음, 감광막 패턴(4)을 베리어(barrier)로 하여 드러난 질화막(3)을 식각하여 제거하고, 드러난 패드 산화막(2)을 식각하여 제거하며, 다시 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 도 1b에서와 같이 소자 분리 영역을 트랜치(T1)로 형성한 후, 남은 감광막 패턴(4)을 제거한다(포토리소그래피 공정 ; photolithography).

그 다음, 도 1c에서와 같이 트랜치(T1)를 매립하기 위하여 실리콘웨이퍼(1) 전면에 화학 기상 증착법(CVD ; chemical vapor deposition)으로 트랜치 산화막(5)을 두껍게 증착한 후, 감광막(6)을 도포하고, 트랜치(T1)형성시 사용된 마스크와 반대 패턴이 형성된 리벌스(reverse) 마스크로 감광막(6)을 노광 현상하여 감광막 패턴(6)을 형성한다. 이때, 트랜치 산화막(5)을 증착하기 전, 식각에 의한 트랜치(T1) 내부와 실리콘웨이퍼(1) 경계면의 손상을 보상하기 위하여 질화막(3)을 베리어로 실리콘웨이퍼(1)를 열산화하여 트랜치(T1)의 하부 및 측벽에 라이너 산화막을 형성할 수도 있다.

그 다음, 도 1d에서와 같이 감광막 패턴(6)을 베리어로 하며, 질화막(3)을 식각 정지층으로 트랜치 산화막(5)을 식각하여 트랜치(T1) 영역에만 트랜치 산화막이 남도록 트랜치 산화막 패턴(5)을 형성한 후, 감광막 패턴(6)을 제거한다.

그 다음, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 트랜치 산화막 패턴(5)을 평탄화한 후, 질화막(3)과 패드 산화막(2)을 제거하여 도 1e에서와 같이 트랜치(T1) 내부에만 트랜치 산화막(5)이 매입되도록 함으로써 실리콘웨이퍼(1)의 소자 분리 영역을 정의하기 위한 트랜치를 완성한다.

이와 같은 종래의 방법에 의해 반도체 소자 분리를 위한 트랜치를 제조하는 공정에서, 도 1d에서와 같이 트랜치 산화막 패턴(5)의 상부 양 모서리 부분(A1)에 각이진 상태에서 화학 기계적 연마 공정에 의한 평탄화 공정을 실행하는 데, 이 트랜치 산화막 패턴(5)의 각진 모서리 부분(A1)이 화학 기계적 연마 공정중에 떨어져 나가 파티클 소스(particle source)로 작용하여 공정상의 오차를 발생함과 아울러 그에 따라 소자의 수율 및 신뢰성을 저하시키게 된다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자 분리를 위한 트랜치를 제조하는 공정에서 화학 기계적 연마 공정중, 트랜치 산화막 패턴의 상부 각진 모서리가 떨어져 나가 파티클 소스로 작용하는 것을 방지하는 데 있다.

도 1a 내지 도 1e는 종래의 방법에 따라 반도체 소자 분리를 위한 트랜치를 제조하는 방법을 공정 순서에 따라 도시한 공정도이고,

도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 반도체 소자 분리를 위한 트랜치를 제조하는 방법을 공정 순서에 따라 도시한 공정도이다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자 분리를 제조하는 공정에서 패턴화된 트랜치 산화막 패턴을 화학 기계적 연마 공정에 의해 평탄화 하기 전에, 불활성 가스를 이용한 스퍼터링 식각을 통해 트랜치 산화막 패턴의 상부 양 모서리의 각진 부분을 라운딩 되게 한 다음, 화학 기계적 연마 공정에 의해 평탄화 하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2a내지 도 2f는 본 발명의 일 실시예에 따라 반도체 소자 분리를 위한 트랜치를 제조하는 공정을 공정 순서에 따라 도시한 실리콘웨이퍼의 단면도이다. 먼저, 도 2a에서와 같이 실리콘웨이퍼(11)에 후속 공정에서 형성될 질화막과 실리콘웨이퍼 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(12)을 형성하고, 그 상부에 질화막(13)을 형성한다. 그리고, 패드 산화막(12)과 질화막(13)이 형성된 실리콘웨이퍼(11) 상에 감광막(14)을 도포하고, 트랜치 패턴이 형성된 마스크를 통해 감광막(14)을 노광 현상하여 트랜치 형성을 위한 감광막 패턴(14)을 형성한다.

그 다음, 감광막 패턴(14)을 베리어로 하여 드러난 질화막(13)을 식각하여 제거하고, 드러난 패드 산화막(12)을 식각하여 제거하며, 다시 드러난 실리콘웨이퍼(11)를 일정 깊이로 식각하여 도 2b에서와 같이 소자 분리 영역을 트랜치(T11)로 형성한 후, 남은 감광막 패턴(14)을 제거한다(포토리소그래피 공정).

그 다음, 도 2c에서와 같이 트랜치(T11)를 매입하기 위하여 실리콘웨이퍼(11) 전면에 화학 기상 증착법으로 트랜치 산화막(15)을 두껍게 증착한 후, 감광막(16)을 도포하고, 트랜치(T11)형성시 사용된 마스크와 반대 패턴이 형성된 리벌스 마스크로 감광막(16)을 노광 현상하여 감광막 패턴(16)을 형성한다. 이때, 트랜치 산화막(15)을 증착하기 전, 식각에 의한 트랜치(T11) 내부와 실리콘웨이퍼(11) 경계면의 손상을 보상하기 위하여 질화막(13)을 베리어로 실리콘웨이퍼(11)를 열산화하여 트랜치(T11)의 하부 및 측벽에 라이너 산화막을 형성할 수도 있다.

그 다음, 도 2d에서와 같이 감광막 패턴(16)을 베리어로 하며, 질화막(13)을 식각 정지층으로 트랜치 산화막(15)을 식각하여 트랜치(T11) 영역에만 트랜치 산화막이 남도록 트랜치 산화막 패턴(15)을 형성한 후, 감광막 패턴(16)을 제거한다. 이때, 트랜치 산화막 패턴(15)의 상부 양 모서리부(A11)는 종래와 같이 각진 형상을 이루게 된다.

그 다음, 후속의 화학 기계적 연마 공정에 의해 트랜치 산화막 패턴(15)의 상부 양 모서리의 각진 부분(A11)이 떨어져 나가 파티클 소스로 작용하는 것을 방지하기 위하여, 도 2e에서와 같이 스퍼터링 식각에 의해 트랜치 산화막 패턴(15)의 상부 양 모서리의 각진 부분(A11)을 식각하여 트랜치 산화막 패턴(15)의 상부 양 모서리 부분이 라운딩 되게 한다(B11). 이때, 스퍼터링 식각을 위한 식각 가스로는 아르곤(Ar), 헬륨(He) 등의 불활성 가스를 사용하는 것이 바람직하다.

그 다음, 화학 기계적 연마 공정에 의해 상부 양 모서리 부분(B11)이 라운딩된 트랜치 산화막 패턴(15)을 평탄화한 후, 질화막(13)과 패드 산화막(12)을 제거하여 도 2f에서와 같이 트랜치(T11) 내부에만 트랜치 산화막(15)이 매입되도록 함으로써 실리콘웨이퍼(11)의 소자 분리 영역을 정의하기 위한 트랜치를 완성한다.

이와 같이 본 발명은 반도체 소자 분리를 제조하는 공정에서 패턴화된 트랜치 산화막 패턴을 화학 기계적 연마 공정에 의해 평탄화하기 전에, 아르곤, 헬륨 등의 불활성 가스를 이용한 스퍼터링 식각을 통해 트랜치 산화막 패턴의 상부 양 모서리의 각진 부분을 라운딩 되게 하여, 후속 화학 기계적 연마 공정중 트랜치 산화막 패턴의 상부 모서리 부분이 떨어져 나가 파티클 소스로 작용하여 공정 오차를 발생하는 것을 방지함으로써, 수율을 향상시킬 뿐만 아니라 소자의 신뢰성을 향상시킨다.

Claims

실리콘웨이퍼 상에 패드 산화막과 질화막을 형성한 후, 포토리소그래피 공정에 의해 트랜치 형성을 위한 질화막 및 패드 산화막 패턴을 형성하는 단계와;

상기 질화막 및 패드 산화막 패턴을 베리어로 하여 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트랜치를 형성하는 단계와;

상기 트랜치가 형성된 실리콘웨이퍼 전면에 트랜치 산화막을 두껍게 증착한 후, 포토리소그래피 공정에 의해 상기 트랜치 영역에만 트랜치 산화막이 남도록 트랜치 산화막 패턴을 형성하는 단계와;

상기 트랜치 산화막 패턴을 화학 기계적 연마 공정에 의해 평탄화한 후, 상기 질화막 및 패드 산화막 패턴을 제거하는 단계를 포함하되,

상기 트랜치 산화막 패턴을 화학 기계적 연마 공정에 의해 평탄화하기 전, 상기 트랜치 산화막 패턴 상부 양 모서리의 각진 부분을 라운딩 되게 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 트랜치 제조 방법.
제 1 항에 있어서, 상기 트랜치 산화막 패턴 상부 양 모서리의 각진 부분을 라운딩 되게 하는 단계에서, 상기 트랜치 산화막 패턴을 스퍼터링 식각하여 각진 부분을 라운딩 되게 하는 것을 특징으로 하는 반도체 소자 분리를 위한 트랜치 제조 방법.
제 2 항에 있어서, 상기 스퍼터링 식각은 식각 가스로 불활성 가스를 사용하는 것을 특징으로 하는 반도체 소자 분리를 위한 트랜치 제조 방법.