JP2000164690A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000164690A
JP2000164690A JP10333997A JP33399798A JP2000164690A JP 2000164690 A JP2000164690 A JP 2000164690A JP 10333997 A JP10333997 A JP 10333997A JP 33399798 A JP33399798 A JP 33399798A JP 2000164690 A JP2000164690 A JP 2000164690A
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polishing
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oxide film
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Yasuaki Inoue
靖朗 井上
Yasuyoshi Itou
康悦 伊藤
Katsuyuki Hotta
勝之 堀田
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Mitsubishi Electric Corp
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract

(57)【要約】 【課題】 研磨の均一性を劣化させることなく製造工程
の簡略化を図ったトレンチ分離構造の半導体装置の製造
方法を得る。 【解決手段】 ＨＤＰ−ＣＤＶ法によるシリコン酸化膜
５の堆積に続いて、第１のＣＭＰ処理時に凸部領域の上
部領域のポリシリコン膜６が除去され、凹部領域のポリ
シリコン膜６が残存し、かつポリシリコン膜６が後段の
エッチング処理のマスクとして機能する膜厚でポリシリ
コン膜６を堆積する。その後、第１のＣＭＰ処理を行
い、第１のＣＭＰ処理後のポリシリコン膜６をマスクと
してシリコン酸化膜５に対するエッチング処理を実行し
て、凸部領域の上部領域のシリコン酸化膜５を除去した
後、さらに第２のＣＭＰ処理を行って半導体基板１上を
平坦化させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、トレンチ型の素
子分離構造を有する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路を製造する上で、動作時
に素子間の電気的な干渉を無くし、個々の素子を完全に
独立して制御するためには、素子分離領域を形成する必
要がある。素子分離領域を形成する方法の一つにトレン
チ分離法が広く知られており、数々の改良法が考案され
ている。このようなトレンチ分離法はＬＳＩ全般に用い
られている。
【０００３】トレンチ分離法は、基板にトレンチ（溝）
を形成し、トレンチ内部に絶縁物を充填することによ
り、隣接するＭＯＳトランジスタ等の素子間を電気的に
分離する方式であり、微細化されても必要な電気的分離
能力を保持できるため、今後の半導体集積回路を微細化
する上で不可欠な素子分離方法であるといえる。
【０００４】図１５〜図２１は、従来のトレンチ分離の
形成方法を示す断面図である。図１５に示すように、ま
ず単結晶よりなる半導体基板１（以下、単に「基板」と
称す場合あり）全面に、シリコン酸化膜とシリコン窒化
膜で構成された積層マスク層２をＣＶＤ法により堆積す
る。
【０００５】続いて、図１６に示すように、所定の領域
にトレンチを形成するための開口部が設けられたレジス
トマスク３を形成する。そして、図１７に示すように、
レジストマスク３をマスクとしてエッチング処理を施し
て複数のトレンチ４を形成した後、図１８に示すよう
に、レジストマスク３を除去する。
【０００６】続いて、図１９に示すように、ＨＤＰ−Ｃ
ＶＤ（High Density Plasma-Chemical Vaper Deposido
n）法を用いてトレンチ４の内部および積層マスク層２
上にシリコン酸化膜５を堆積する。 次に、図２０に示すように、化学機械研磨（ＣＭＰ:Che
mical Mechanical Polishing）法を用いて全面を研磨す
ることにより、積層マスク層２上のシリコン酸化膜５及
びトレンチ４内のシリコン酸化膜５の表面の一部を除去
して平坦化を行う。
【０００７】そして、図２１に示すように、積層マスク
層２のシリコン窒化膜部分を熱りん酸を用いたエッチン
グにより除去し、さらに、積層マスク層２のシリコン酸
化膜部分をＨＦを用いたウェットエッチングによって除
去することにより、トレンチ４に埋め込まれたシリコン
酸化膜５によるトレンチ分離構造が完成する。
【０００８】以降、トレンチ４に埋め込まれたシリコン
酸化膜５によってトレンチ分離された半導体基板１の複
数の素子形成領域ＡＳそれぞれに所望の半導体素子を形
成することにより、半導体集積回路装置を製造すること
ができる。
【０００９】なお、トレンチ４の形成において、必ずし
もレジストマスク３をマスクとして積層マスク層２及び
半導体基板１をエッチングする必要はなく、レジストマ
スク３を用いて積層マスク層２をパターニングし、パタ
ーニングされた積層マスク層２を半導体基板１のエッチ
ング用マスクとして用いることが広く行われている。ま
た、図示していないが、基板に形成したトレンチ（溝）
の内部に内壁酸化膜を形成することも行われている。
【００１０】
【発明が解決しようとする課題】しかしながら、図１５
〜図２１で示した従来のトレンチ分離法では、シリコン
酸化膜５の堆積後に単純に化学機械研磨を行っているた
め、比較的広い平坦領域Ａ１等の凸部領域のシリコン酸
化膜５（図２２参照）を完全に除去し、かつトレンチ４
内のシリコン酸化膜５が除去されないようにＣＭＰ法を
用いた研磨を行うことは困難であった。
【００１１】すなわち、トレンチ４内のシリコン酸化膜
５が確実に除去されないようにＣＭＰ法を用いた研磨を
行うと、図２３に示すように、シリコン酸化膜５の研磨
残５ａが発生しやすくなり、逆に研磨残５ａが確実に発
生しないようにＣＭＰ法を用いた研磨を行うと、図２４
に示すように、トレンチ４内やトレンチ４，４間の研磨
が必要以上に行われて研磨削れ５ｂが発生しやすくな
る。
【００１２】このように、図１５〜図２１で示した従来
のトレンチ分離法では、基板全面に渡って均一性よく研
磨することは困難でまるという問題点があった。
【００１３】そこで、図２５〜図２７に示すような、ト
レンチ分離法の改良が行われた。図２５は従来のトレン
チ分離法の図１５〜図１９で示した工程によって得られ
た構造である。
【００１４】図２５で示した構造からＣＭＰ法を用いた
研磨を行うに先だって、図２６に示すように、シリコン
酸化膜５の平坦領域Ａ１を選択的に除去するプリエッチ
ングを行う。
【００１５】そして、図２６で示した構造にＣＭＰ法を
用いた研磨を行うことにより、図２７に示すように、研
磨残５ａも研磨削れ５ｂも発生しない、精度の高いトレ
ンチ分離構造を得ることができる。
【００１６】しかしながら、図２５〜図２７で示した改
良方法ではＣＭＰの均一性を向上させるため、プリエッ
チング時に行われる写真製版の工程を追加することにな
る。したがって、プリエッチング用のマスクの追加によ
る工程数の増加に伴う製造コストの増加を招いてしまう
という問題点があった。
【００１７】この発明は、上記の問題点を解決するため
になされたもので、研磨の均一性の劣化を生じさせるこ
となく製造工程の簡略化を図った、あるいは研磨の均一
性のさらなる向上を図った、トレンチ分離構造の半導体
装置の製造方法を得ることを目的としている。
【００１８】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置の製造方法は、トレンチ分離構造を
有する半導体装置の製造方法であって、(a)半導体基板
上に補助層を形成するステップと、(b)前記補助層を含
む前記半導体基板の上層部に複数のトレンチを形成する
ステップと、(c)全面に絶縁膜を形成し、前記複数のト
レンチ内に絶縁膜が埋め込まれた凹部領域と、前記複数
のトレンチが形成されていない前記補助層上に絶縁膜が
突出して形成された凸部領域とを得るステップと、(d)
前記絶縁膜の前記凹部領域及び前記凸部領域上に研磨用
補助膜を形成するステップと、(e)前記凸部領域の上部
領域上の前記研磨用補助膜が除去され、前記凹部領域上
の前記研磨用補助膜が残存する研磨条件で、前記研磨用
補助膜に対する第１の化学機械研磨を行うステップと、
(f)前記ステップ(e)後に残存した前記研磨用補助膜をマ
スクとしたエッチング処理により、マスクされていない
前記絶縁膜を選択的に完全に除去するステップと、(g)
前記研磨用補助膜及び前記研磨用補助膜下の前記絶縁膜
に対して、前記補助層をストッパー層とした第２の化学
機械研磨を行い、前記研磨用補助膜及び前記研磨用補助
膜下の前記絶縁膜を除去するステップと、(h)前記補助
層を除去するステップとを備えている。
【００１９】また、請求項２記載の半導体装置の製造方
法において、前記第２の化学機械研磨における前記研磨
用補助膜と前記絶縁膜との研磨速度の選択比を同程度に
設定している。
【００２０】この発明に係る請求項３記載の半導体装置
の製造方法は、トレンチ分離構造を有する半導体装置の
製造方法であって、(a)半導体基板上に補助層を形成す
るステップと、(b)前記補助層を含む前記半導体基板の
上層部に複数のトレンチを形成するステップと、(c)全
面に絶縁膜を形成し、前記複数のトレンチ内に絶縁膜が
埋め込まれた凹部領域と、前記複数のトレンチが形成さ
れていない前記補助層上に絶縁膜が突出して形成された
凸部領域とを得るステップと、(d)前記絶縁膜の前記凹
部領域及び前記凸部領域上に研磨用補助膜を形成するス
テップと、(e)前記研磨用補助膜及び前記絶縁膜に対し
て、前記補助層をストッパー層として化学機械研磨を行
い、前記研磨用補助膜及び前記絶縁膜を完全に除去する
ステップとを備えている。
【００２１】請求項４記載の半導体装置の製造方法は、
(f)前記ステップ(c)の後で前記ステップ(d)の前に、前
記凸部領域のうち前記ステップ(e)で行われる前記化学
機械研磨によっても平坦化困難として予め定められた部
分を除去するステップをさらに備えている。
【００２２】
【発明の実施の形態】＜実施の形態１＞図１〜図６はこ
の発明の実施の形態１であるトレンチ分離構造の半導体
装置の製造方法を示す断面図である。以下、これらの図
を参照して実施の形態１の製造方法の説明を行う。
【００２３】まず、図１に示すように、素子分離用の複
数のトレンチ４にシリコン酸化膜５をＨＤＰ−ＣＶＤ法
で埋め込むことにより、複数のトレンチ４内にシリコン
酸化膜５が埋め込まれた凹部領域と、複数のトレンチ４
が形成されていない積層マスク層２上に絶縁膜が突出し
て形成される凸部領域とからなる凹凸構造のシリコン酸
化膜５が形成される。なお、図１で示した構造は、図１
５〜図１９で示した従来工程を経て得ることができる。
【００２４】次に、図２に示すように、ＣＶＤ法でポリ
シリコン膜６を図１で示した構造の基板全面に堆積す
る。
【００２５】この時、ポリシリコン膜６の膜厚は、第１
のＣＭＰ処理により、半導体基板１の表面から一番高く
形成される平坦領域Ａ１等の凸部の上部領域上に形成さ
れたポリシリコン膜６は確実に除去されるとともに、ト
レンチ４内のシリコン酸化膜５上のポリシリコン膜６は
確実に残存するという研磨条件を満足させる必要があ
る。なお、平坦領域Ａ１は大きな半導体素子形成領域を
設ける場合に、素子分離間隔が大きくなるために生じて
しまう領域である。
【００２６】さらに、ポリシリコン膜６の膜厚は、第１
のＣＭＰ処理後の酸化膜エッチング工程においてポリシ
リコン膜６がエッチング用のマスクとしての機能を果た
せる厚さを維持するエッチング条件をも満足させる必要
がある。
【００２７】すなわち、ポリシリコン膜６の膜厚は第１
のＣＭＰ処理の研磨条件と酸化膜エッチング処理におけ
るエッチング条件とを同時に満足させる必要がある。
【００２８】図７は、図１に示すような凸部領域と凹部
領域とを有する構造で、平坦部Ａ１を有する最も高い凸
部領域の高さが５０００オンク゛ストローム、トレンチ４の幅が
１００μｍで最も広い凹部領域を有するシリコン酸化膜
５に対するＣＭＰ処理で研磨した場合の、凸部領域のシ
リコン酸化膜５の高さ変化Ｌ１と、最も広い凹部領域の
シリコン酸化膜５の深さ変化Ｌ２とを示す実験結果であ
る。
【００２９】図７に示すように、ＣＭＰ処理によって最
も高い凸部領域のシリコン酸化膜５がΔＤ１（２０００
オンク゛ストローム）研磨された場合は、最も広い凹部領域のシ
リコン酸化膜５は約半分のΔＤ２（１０００オンク゛ストロー
ム）が研磨されている。すなわち、同じシリコン酸化膜
に対する研磨においても、最も高い凸部領域と最も広い
凹部領域との間で２：１の研磨速度比が生じ、この傾向
は最も高い凸部領域の高さが“０”になるまで続いてい
る。また、シリコン酸化膜とポリシリコンとの研磨速度
が同程度であることから以下の推測を行うことができ
る。
【００３０】平坦領域Ａ１等の凸部領域の上部領域上に
堆積されたポリシリコン膜６が後工程の第１のＣＭＰ処
理で全て研磨される期間に、最も広い凹部領域上に堆積
されたポリシリコン膜６が約半分程度の膜厚が研磨さ
れ、他の凹部領域上に堆積されたポリシリコン膜６が半
分以下の膜厚が研磨される。
【００３１】上記推測から、図２の工程におけるポリシ
リコン膜６の膜厚を、酸化膜のポリシリコンに対するエ
ッチング速度の選択比で割った値の２倍以上に設定する
必要があることがわかる。
【００３２】具体的には、５００ｎｍの膜厚のシリコン
酸化膜５を堆積し、酸化膜のポリシリコンに対するエッ
チング速度の選択比が１０（酸化膜がポリシリコンの１
０倍の速度でエッチングされる）の酸化膜エッチングを
行うのであれば、１００ｎｍ以上の膜厚のポリシリコン
膜６を堆積する必要がある。
【００３３】なぜならば、この場合、第１のＣＭＰ処理
時に凸部領域の上層領域１上に堆積されたポリシリコン
膜６を全て研磨しても、最も広い凹部領域上に堆積され
たポリシリコン膜６の膜厚は５０ｎｍ以上の膜厚で残存
させることができ、選択比が１０の酸化膜エッチングで
あれば、５００ｎｍの膜厚のシリコン酸化膜５のエッチ
ング用のマスクとして十分に機能するからである。
【００３４】ポリシリコン堆積後、図３に示すように、
平坦領域Ａ１等の凸部領域の上部領域上に堆積されたポ
リシリコン膜６が全て除去され、凸部領域の上部領域に
おいてシリコン酸化膜５の表面が露出されるまで第１の
ＣＭＰ処理を行う。このとき、前述したように、凹部領
域上に堆積されたポリシリコン膜６は続いて行われる酸
化膜エッチングのマスクとして機能する膜厚で残存す
る。
【００３５】次に、図４に示すように、残存したポリシ
リコン膜６をマスクとして、シリコン酸化膜５に対する
異方性エッチング（酸化膜エッチング）を行い、マスク
されていないシリコン酸化膜５を完全に除去して、シリ
コン酸化膜５下にある積層マスク層２の表面（上層のシ
リコン窒化膜（図示せず））を露出させる。このとき、
研磨残として残りやすい平坦領域Ａ１等の凸部領域の上
部領域のシリコン酸化膜５が確実に全て除去される。な
お、凸部領域下は第２のＣＭＰ処理時のストッパー膜と
なる積層マスク層２が形成されているため、凸部領域の
上部領域のシリコン酸化膜５が第２のＣＭＰ処理実行前
に除去されていて何等問題はない。
【００３６】続いて、図５に示すように、第２のＣＭＰ
処理を行い積層マスク層２をストッパとして全面を研磨
し、図６に示すように、積層マスク層２のシリコン窒化
膜部分を熱りん酸を用いたエッチングにより除去し、さ
らに、積層マスク層２のシリコン酸化膜部分をＨＦを用
いたウェットエッチングによって除去することにより、
トレンチ４に埋め込まれたシリコン酸化膜５によるトレ
ンチ分離構造が完成する。
【００３７】このとき、第２のＣＭＰ処理におけるポリ
シリコン膜６とシリコン酸化膜５と研磨の選択比を同程
度に設定することにより、第２のＣＭＰ処理による研磨
精度をより一層高めることができる。
【００３８】以降、トレンチ４に埋め込まれたシリコン
酸化膜５によってトレンチ分離された半導体基板１の複
数の素子形成領域ＡＳそれぞれに所望の半導体素子を形
成することにより、ＭＯＳトランジスタによる半導体集
積回路は勿論のこと、ＬＳＩ分野全般において様々な種
類の半導体集積回路を製造することができる。
【００３９】このように、実施の形態１の半導体装置の
製造方法は、シリコン酸化膜５の堆積に続いて、前述し
た研磨条件及びエッチング条件を満足する膜厚のポリシ
リコン膜６を堆積した後に第１のＣＭＰ処理を行い、第
１のＣＭＰ処理後のポリシリコン膜６をマスクとしてシ
リコン酸化膜５に対するエッチング処理を実行して、凸
部領域の上部領域のシリコン酸化膜５を除去した後、さ
らに第２のＣＭＰ処理を行って、半導体基板１上を平坦
化することにより、研磨の均一性を劣化させることな
く、トレンチ分離型の半導体装置を製造することができ
る。
【００４０】さらに、ポリシリコン膜６は第１のＣＭＰ
処理時に自己整合的にパターニングされる（凸部領域の
上部領域上のみ除去される）ため、ポリシリコン膜６を
パターニングするための写真製版プロセスを必要としな
い。したがって、写真製版プロセスを用いてプリエッチ
ングを行う従来の改良方法に比べて、製造工程の簡略化
を図ることができる。
【００４１】＜実施の形態２＞次に、図８〜図１０はこ
の発明の実施の形態２であるトレンチ分離構造の半導体
装置の製造方法を示す断面図である。以下、これらの図
を参照して実施の形態２の製造方法の説明を行う。
【００４２】まず、図８に示すように、実施の形態１と
同様、素子分離用の複数のトレンチ４にシリコン酸化膜
５をＨＤＰ−ＣＶＤ法で埋め込んだ構造を得る。図８で
示した構造は、図１５〜図１９で示した従来工程を経て
得ることができる。
【００４３】次に、図９に示すように、ＣＶＤ法でシリ
コン窒化膜７を図８で示した構造の基板全面に堆積す
る。
【００４４】続いて、図１０に示すように、ＣＭＰ処理
を行い積層マスク層２をストッパとして全面を研磨す
る。その後、実施の形態１と同様にして、積層マスク層
２を除去することにより、トレンチ４に埋め込まれたシ
リコン酸化膜５によるトレンチ分離構造が完成する。
【００４５】このように、実施の形態２の半導体装置の
製造方法では、シリコン窒化膜を全面に堆積することに
より、ＣＭＰ処理の研磨初期に、積層マスク層２上に形
成されたシリコン酸化膜５の形成領域である凸部領域の
研磨が先に進み、この凸部領域のシリコン窒化膜７が凹
部領域のシリコン窒化膜７より先に除去され、凸部領域
のシリコン酸化膜５の表面のみが先に露出する。
【００４６】さらに続けられるＣＭＰ処理では、シリコ
ン窒化膜の研磨速度とシリコン酸化膜の研磨速度との差
により、凸部領域に厚く堆積されたシリコン酸化膜の研
磨が速く進行し、凸部領域のシリコン酸化膜５の除去と
凹部領域のシリコン窒化膜７とがほぼ同時に完全に除去
される。その結果、基板表面上に凹凸構造のシリコン酸
化膜５が形成されていても、自己整合的に基板全面に渡
って基板面に対して均一な研磨を行うことができる。
【００４７】さらに、実施の形態２の製造方法は、シリ
コン窒化膜７のパターニングは全く必要なく、当然のこ
とながらシリコン窒化膜７のパターニング用の写真製版
プロセスを必要としないため、写真製版プロセスを用い
てプリエッチングを行う従来の改良方法に比べて、製造
工程の簡略化を図ることができる。
【００４８】なお、図９で示した工程で堆積するシリコ
ン窒化膜７の膜厚は、凸部領域のシリコン酸化膜５の除
去と凹部領域のシリコン窒化膜７とがほぼ同時に除去さ
れるように、シリコン酸化膜とシリコン窒化膜の研磨速
度の比でシリコン酸化膜５の膜厚を割った値以下に設定
する必要がある。具体的には、５００ｎｍのシリコン酸
化膜５を堆積し、酸化膜のシリコン窒化膜に対する研磨
速度の比が５であれば、シリコン窒化膜７の膜厚は１０
０ｎｍ以下に設定する必要がある。
【００４９】実際には、シリコン酸化膜５形成後の半導
体基板１表面の凹凸形状に依存し、さらにＣＭＰ処理の
初期時に上記凸部領域のシリコン窒化膜７の膜厚が早期
に薄くなるため、この膜厚減少分を考慮して設定する必
要があり、１０〜１００ｎｍ程度の範囲で設定すること
になる。この値は、シリコン酸化膜５の膜厚が厚くなれ
ば、当然、シリコン窒化膜７の膜厚も大きい値にする必
要がある。
【００５０】また、ＣＭＰ処理時に、凸部領域のシリコ
ン酸化膜５の除去と凹部領域のシリコン窒化膜７とがほ
ぼ同時に除去されるため、凹部領域のトレンチ４内のシ
リコン酸化膜５の表面も若干除去される危険性がある。
しかしながら、ＣＭＰ処理時におけるトレンチ４内のシ
リコン酸化膜５の表面除去分を想定し、トレンチ４内の
シリコン酸化膜５の膜厚を上記表面除去部分厚く形成す
る（積層マスク層２の膜厚を調整する等で）ことによ
り、最終的に得られるトレンチ分離構造が確実に悪影響
を受けないようにすることができる。
【００５１】一方、研磨の均一性を劣化させないという
観点から、酸化膜とシリコン窒化膜の化学機械研磨の速
度に関して、シリコン窒化膜の研磨速度をシリコン酸化
膜の研磨速度の１／３以下に設定する方が望ましい。
【００５２】なぜならば、シリコン窒化膜とシリコン酸
化膜との研磨速度の比が小さ過ぎる（シリコン窒化膜の
研磨速度がシリコン酸化膜の研磨速度の１／３を上回
り、１に近づく）と、ＣＭＰ処理の研磨初期においても
凹部領域のシリコン窒化膜７の削れを抑制することがで
きず研磨削れが発生する危険性があるからである。
【００５３】さらに、シリコン窒化膜の研磨速度がシリ
コン酸化膜の研磨速度の１／３を上回る場合、上記研磨
削れが起こりにくくするため比較的厚い膜厚のシリコン
窒化膜７を形成する必要が生じる。具体的には、５００
ｎｍのシリコン酸化膜５を堆積し、酸化膜のシリコン窒
化膜に対する研磨速度の比が２であれば、シリコン窒化
膜７の膜厚は１６０〜２５０ｎｍ程度の膜厚に設定する
必要がある。
【００５４】このため、シリコン窒化膜７の膜厚を図８
の半導体基板１の凹凸構造を十分に反映する程度に薄さ
で形成することができなくなり、シリコン窒化膜７の形
成により半導体基板１上のシリコン酸化膜５の凹凸構造
が平坦化され、後のＣＭＰ処理時に凸部領域のシリコン
窒化膜を先に除去することがでなくなり、研磨の均一性
に悪影響を与えてしまう。
【００５５】上記のような研磨の均一性の悪影響を回避
するために、シリコン窒化膜の研磨速度をシリコン酸化
膜の研磨速度の１／３以下に設定した方が望ましい。
【００５６】また、酸化膜とシリコン窒化膜の化学機械
研磨の速度に関して、シリコン窒化膜の研磨速度をシリ
コン酸化膜の研磨速度の１／１０以上に設定することが
研磨の均一性を向上させる点から望ましい。
【００５７】この理由は、研磨速度の比が大きすぎる
（シリコン窒化膜の研磨速度がシリコン酸化膜の研磨速
度の１／１０を下回る）と凸部領域のシリコン窒化膜７
が研磨初期に除去された後、凸部領域のシリコン酸化膜
５までも研磨されてしまった状態でも、凹部領域のシリ
コン窒化膜７が除去されず、シリコン窒化膜７が残って
しまう危険性があるためである。
【００５８】＜実施の形態３＞図１１〜図１４は、この
発明の実施の形態３であるトレンチ分離構造の半導体装
置の製造方法を示す断面図である。以下、これらの図を
参照して実施の形態３の製造方法の説明を行う。
【００５９】まず、図１１に示すように、素子分離用の
トレンチ４にシリコン酸化膜５をＨＤＰ−ＣＶＤ法で埋
め込んだ構造を得る。図１１で示した構造は、図１５〜
図１９で示した従来工程を経て得ることができる。
【００６０】そして、図１２に示すように、シリコン酸
化膜５の平坦領域Ａ１を選択的に除去するプリエッチン
グを行う。
【００６１】次に、図１３示すように、ＣＶＤ法でシリ
コン窒化膜７を図１２で示した構造の基板全面に堆積す
る。
【００６２】続いて、図１４に示すように、ＣＭＰ処理
を行い積層マスク層２をストッパとして全面を研磨す
る。その後、実施の形態１と同様にして、積層マスク層
２を除去することにより、トレンチ４に埋め込まれたシ
リコン酸化膜５によるトレンチ分離構造が完成する。な
お、シリコン窒化膜７の膜厚、シリコン窒化膜とシリコ
ン酸化膜との研磨速度の比等の条件は実施の形態２と同
様である。
【００６３】このように、実施の形態３の半導体装置の
製造方法では、ＣＭＰ処理に先立ってシリコン窒化膜を
全面に堆積することにより、シリコン窒化膜の研磨速度
とシリコン酸化膜の研磨速度との差により、凸部領域に
厚く堆積されたシリコン酸化膜の研磨が速く進行し、基
板表面上の厚さが異なるシリコン酸化膜５が形成されて
いても、自己整合的に基板全面に渡って基板面に対して
均一な研磨を行うことができる。
【００６４】さらに、シリコン窒化膜７の堆積によって
も均一な研磨を確実に行うことが困難な平坦領域Ａ１
を、図１２で示したプリエッチングにより確実に除去す
ることができるため、実施の形態２以上に基板面に対し
て均一な研磨を行うことができる。
【００６５】
【発明の効果】以上説明したように、この発明に係る請
求項１記載の半導体装置の製造方法は、絶縁膜の凹部領
域及び凸部領域上に研磨用補助膜を形成するステップ
(d)と、凸部領域の上部領域上に形成された研磨用補助
膜が除去され、凹部領域上の研磨用補助膜が残存する研
磨条件で、研磨用補助膜に対する第１の化学機械研磨を
行うステップ(e)と、ステップ(e)後に残存した研磨用補
助膜をマスクとしたエッチング処理により、マスクされ
ていない絶縁膜を選択的に完全に除去するステップ(f)
とを備えている。
【００６６】したがって、ステップ(e)で研磨用補助膜
が除去され表面が露出した凸部領域の上部領域の絶縁膜
がステップ(f)で確実に除去される。すなわち、第２の
化学機械研磨処理で除去が困難と推測される凸部領域の
上部領域の絶縁膜がステップ(f)で確実に除去される。
また、凸部領域下は第２の化学機械研磨のストッパー膜
となる補助層が形成されているため、凸部領域の上部領
域の絶縁膜が第２の化学機械研磨実行前に除去されてい
て何等問題はない。
【００６７】その結果、ステップ(g)，(h)を経て、研磨
の均一性を劣化させることなく、トレンチ分離型構造を
得るという効果を奏する。
【００６８】上記効果を得るためには、上記エッチング
処理における絶縁膜及び研磨用補助膜の選択比とステッ
プ(c)で形成される絶縁膜の膜厚と凹部領域及び凸部領
域の形状とに基づき、上記研磨条件を満足しかつ研磨用
補助膜がエッチング処理のマスクとして機能するよう
に、ステップ(d)で形成される研磨用補助膜の膜厚を設
定すれば良い。
【００６９】さらに、研磨用補助膜は第１の化学機械研
磨実行時に自己整合的にパターニングされる（凸部領域
の上部領域上のみ除去される）ため、研磨用補助膜をパ
ターニングするための写真製版プロセスを必要としな
い。したがって、写真製版プロセスを用いてプリエッチ
ングを行う従来の改良方法に比べて、製造工程の簡略化
を図ることができる。
【００７０】また、請求項２記載の半導体装置の製造方
法において、第２の化学機械研磨における研磨用補助膜
と絶縁膜との研磨速度の選択比を同程度に設定すること
により、第２の化学機械研磨処理による研磨精度をより
一層高めることができる。
【００７１】請求項３記載の半導体装置の製造方法にお
いて、ステップ(e)は、研磨用補助膜及び絶縁膜に対し
て、補助層をストッパー層として化学機械研磨を行い、
研磨用補助膜及び絶縁膜を完全に除去している。
【００７２】したがって、化学機械研磨における絶縁膜
と研磨用補助膜との選択比に基づきステップ(e)で行わ
れる化学機械研磨処理時に凹部領域上の研磨用補助膜と
凸部領域上の絶縁膜とがほぼ同時に除去されるように、
ステップ(d)で形成する研磨用補助膜の膜厚を設定する
ことにより、ステップ(c)形成後にステップ(d)，(e)を
経るだけで、研磨の均一性を劣化させることなく、トレ
ンチ分離型構造を得るという効果を奏する。
【００７３】さらに、研磨用補助膜は単に全面に形成す
るだけでよいため、研磨用補助膜をパターニングするた
めの写真製版プロセスを必要としない。したがって、ス
テップ(c)，(d)が連続して行われる場合において、写真
製版プロセスを用いてプリエッチングを行う従来の改良
方法に比べて、製造工程の簡略化を図ることができる。
【００７４】請求項４記載の半導体装置の製造方法は、
ステップ(c)の後でステップ(d)の前に、凸部領域のうち
ステップ(e)で行われる化学機械研磨によっても平坦化
困難として予め定められた部分を除去するステップを備
えることにより、研磨の均一性をより一層向上させるこ
とができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるトレンチ分離
構造の半導体装置の製造方法を示す断面図である。
【図２】 実施の形態１の製造方法を示す断面図であ
る。
【図３】 実施の形態１の製造方法を示す断面図であ
る。
【図４】 実施の形態１の製造方法を示す断面図であ
る。
【図５】 実施の形態１の製造方法を示す断面図であ
る。
【図６】 実施の形態１の製造方法を示す断面図であ
る。
【図７】 実施の形態１用の実験結果を示すグラフであ
る。
【図８】 この発明の実施の形態２であるトレンチ分離
構造の半導体装置の製造方法を示す断面図である。
【図９】 実施の形態２の製造方法を示す断面図であ
る。
【図１０】 実施の形態２の製造方法を示す断面図であ
る。
【図１１】 この発明の実施の形態３であるトレンチ分
離構造の半導体装置の製造方法を示す断面図である。
【図１２】 実施の形態３の製造方法を示す断面図であ
る。
【図１３】 実施の形態３の製造方法を示す断面図であ
る。
【図１４】 実施の形態３の製造方法を示す断面図であ
る。
【図１５】 従来のトレンチ分離構造の半導体装置の製
造方法を示す断面図である。
【図１６】 従来の製造方法を示す断面図である。
【図１７】 従来の製造方法を示す断面図である。
【図１８】 従来の製造方法を示す断面図である。
【図１９】 従来の製造方法を示す断面図である。
【図２０】 従来の製造方法を示す断面図である。
【図２１】 従来の製造方法を示す断面図である。
【図２２】 従来の製造方法の問題点の説明用の断面図
である。
【図２３】 従来の製造方法の問題点の説明用の断面図
である。
【図２４】 従来の製造方法の問題点の説明用の断面図
である。
【図２５】 従来のトレンチ分離構造の半導体装置の製
造方法の改良方法を示す断面図である。
【図２６】 従来の方法の改良方法を示す断面図であ
る。
【図２７】 従来の方法の改良方法を示す断面図であ
る。
【符号の説明】
４ トレンチ、５ シリコン酸化膜、６ ポリシリコン
膜、７ シリコン窒化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 勝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 BA02 DA04 DA24 DA28 DA33 DA78 DA80 5F033 QQ48 QQ49 RR04 SS15 XX01

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 トレンチ分離構造を有する半導体装置の
    製造方法であって、 (a)半導体基板上に補助層を形成するステップと、 (b)前記補助層を含む前記半導体基板の上層部に複数の
    トレンチを形成するステップと、 (c)全面に絶縁膜を形成し、前記複数のトレンチ内に絶
    縁膜が埋め込まれた凹部領域と、前記複数のトレンチが
    形成されていない前記補助層上に絶縁膜が突出して形成
    された凸部領域とを得るステップと、 (d)前記絶縁膜の前記凹部領域及び前記凸部領域上に研
    磨用補助膜を形成するステップと、 (e)前記凸部領域の上部領域上の前記研磨用補助膜が除
    去され、前記凹部領域上の前記研磨用補助膜が残存する
    研磨条件で、前記研磨用補助膜に対する第１の化学機械
    研磨を行うステップと、 (f)前記ステップ(e)後に残存した前記研磨用補助膜をマ
    スクとしたエッチング処理により、マスクされていない
    前記絶縁膜を選択的に完全に除去するステップと、 (g)前記研磨用補助膜及び前記研磨用補助膜下の前記絶
    縁膜に対して、前記補助層をストッパー層とした第２の
    化学機械研磨を行い、前記研磨用補助膜及び前記研磨用
    補助膜下の前記絶縁膜を除去するステップと、 (h)前記補助層を除去するステップと、を備えた半導体
    装置の製造方法。
  2. 【請求項２】 前記第２の化学機械研磨における前記研
    磨用補助膜と前記絶縁膜との研磨速度の選択比を同程度
    に設定したことを特徴とする、請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 トレンチ分離構造を有する半導体装置の
    製造方法であって、 (a)半導体基板上に補助層を形成するステップと、 (b)前記補助層を含む前記半導体基板の上層部に複数の
    トレンチを形成するステップと、 (c)全面に絶縁膜を形成し、前記複数のトレンチ内に絶
    縁膜が埋め込まれた凹部領域と、前記複数のトレンチが
    形成されていない前記補助層上に絶縁膜が突出して形成
    された凸部領域とを得るステップと、 (d)前記絶縁膜の前記凹部領域及び前記凸部領域上に研
    磨用補助膜を形成するステップと、 (e)前記研磨用補助膜及び前記絶縁膜に対して、前記補
    助層をストッパー層として化学機械研磨を行い、前記研
    磨用補助膜及び前記絶縁膜を完全に除去するステップ
    と、を備えた半導体装置の製造方法。
  4. 【請求項４】 (f)前記ステップ(c)の後で前記ステップ
    (d)の前に、前記凸部領域のうち前記ステップ(e)で行わ
    れる前記化学機械研磨によっても平坦化困難として予め
    定められた部分を除去するステップ、をさらに備える請
    求項３記載の半導体装置の製造方法。
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