JP3462174B2 - シリコン基板内にトレンチ構造部を形成するための方法 - Google Patents
シリコン基板内にトレンチ構造部を形成するための方法Info
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- 238000000034 method Methods 0.000 title claims description 59
- 239000000758 substrate Substances 0.000 title claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 15
- 229910052710 silicon Inorganic materials 0.000 title claims description 15
- 239000010703 silicon Substances 0.000 title claims description 15
- 238000005530 etching Methods 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 17
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 15
- 238000001020 plasma etching Methods 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 3
- 230000000873 masking effect Effects 0.000 claims 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 239000002253 acid Substances 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
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- Condensed Matter Physics & Semiconductors (AREA)
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- Chemical Kinetics & Catalysis (AREA)
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- Plasma & Fusion (AREA)
- Inorganic Chemistry (AREA)
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Description
コン基板内へトレンチ(溝)構造部を形成するための方
法に関する。
りに伴って、半導体基板上の隣接する活性領域からの電
気的な絶縁への要求も常に高まる。集積回路の製造に対
して現在大規模に採り入れられているLOCOS(Loca
l Oxidation of Silicon)技法のもとでは、隣接するM
OSトランジスタの電気的絶縁がフィールド酸化膜の局
所的な形成によって成されている。この手法もとでは、
フィールド酸化膜とゲート酸化膜の間の接合領域におい
ていわゆるバーズビーク(bird beak)の形成が伴う。
このバーズビークにおける欠点は、その横方向の伸張に
基づいて活性領域毎に得られる半導体基板面が低減さ
れ、それに伴って0.35μmもしくはそれ以下の範囲
の構造化のもとでは重要な問題に結び付くことである。
ては、シャロウトレンチアイソレーション(STI: Sh
allow Trench Isolation)技法が提案されている。この
シャロウトレンチアイソレーション技法では狭幅なトレ
ンチが単結晶シリコン基板内にエッチングされ、引続き
絶縁材料で充填される。この充填されたトレンチは、活
性領域間の省スペース的な電気的絶縁バリヤとして作用
する。この技法は、密に隣接したバイポーラトランジス
タの電気的な絶縁に対しても、大量のCMOS回路のp
形及びn形チャネルMOSトランジスタの電気的な絶縁
に対しても非常に適している。但し欠点として、この技
術の使用には高いプロセスコストが必要であり、故に高
コスト化が避けられないことである。
に次のようなことに帰する。すなわちシリコン酸化膜に
よるトレンチの充填の後でシリコン酸化膜内へのトレン
チの経過が置き換わり、それ故にさらなる扁平な層、例
えばホトレジストやポリシリコン層などがシリコン酸化
膜に被着されなければならない。これにより後続の膜の
平坦化除去のもとでは異なる層材料に基づく平坦化の問
題が生じる。従ってシリコン酸化膜の除去の後でも平坦
な基板表面を維持するためには、前記問題も付加的なプ
ロセスによって補償されなければならない。
トな手法でシリコン基板内へ溝構造を形成することので
きる方法を提供することである。
発明によって解決される。
ングステップの非選択性によって、先行する化学機械的
研磨(CMP:Chemical-Mechanical-Polishing)ステ
ップが特徴部分f)によって得られた平坦性を、ポリシ
リコン材料と酸化物材料の共通のエッチングのもとで全
てのポリシリコン材料が除去されるまで維持する利点が
得られる。これにより、ポリシリコン材料と酸化物材料
の共通の除去が、唯1つの低コストなエッチングステッ
プによって可能となる。さらなる研磨ステップは通常は
もはや必要なくなる。さらにこの手法は、事前に析出さ
れた上覆酸化物層の厚さは所望の残留層厚さであってト
レンチの深さよりも大きい限り、シリコン上の所定の酸
化物残留層厚さの設定を許容する。
プラズマエッチングステップであり、この場合はエッチ
ングガスとして有利には、NF3/N2/CHF3−ガス
が利用される。
で、選択性のエッチングが酸化物材料の除去のために実
施されてもよい。このことは、トレンチ内にデポジット
された酸化物のエッチングによって、シリコン基板表面
とトレンチ酸化物層表面との間の所定の間隔の設定を許
容する。その他にもこの選択性エッチングステップはト
レンチ外の酸化物材料の除去のために用いられてもよ
い。
酸化膜上に窒化珪素膜を被着させる必要はない。なぜな
ら従来技法におけるCMPステップのもとで使用され
る、窒化珪素膜のストップ作用はここでは必要ないから
である。しかしながら別の理由からさらに有利には、窒
化珪素膜を、例えばトレンチエッチングのためのマスク
層として使用するために設けてもよい。
項に記載される。
明細書で詳細に説明する。この場合図1は、従来技法に
よる特別な方法のプロセスステップのシーケンスを示し
た図であり、図2は、本発明による方法の第1実施例の
プロセスステップのシーケンスを示した図であり、図3
は、図2は、本発明による方法の第2実施例のプロセス
ステップのシーケンスを示した図であり、図4は、選択
性の酸化物ウエットエッチングに従って本発明により形
成されたトレンチプロフィルの走査電子顕微鏡的描写図
である。
知の方法によるプロセスステップが示されている。まず
シリコン基板1上に薄い熱酸化膜(SiO2層)2と、
その上に重ねられる厚い窒化膜(SiN4)3が成長さ
れる(ステップ1)。これらの酸化膜2と窒化膜3の構
造化の後では、エッチングプロセスによってトレンチ
4,5が所定の深さでシリコン基板1内に形成される
(ステップ2)。その後で全基板1上に図1には示され
ていない中間酸化膜が成長される。これは引続き気相析
出を用いて被着されるノンドーピングTEOS(Tetra-
Ethyl-Ortho-Silicate)酸化膜6のための下地として用
いられる(ステップ3)。ステップ4は、TEOS酸化
膜6上のノンドーピングポリシリコンの析出と、それに
続く化学機械的研磨過程(Poly-CMP)を含んでいる。こ
れは平坦な層表面を得るためである。ポリシリコン層か
らは図1に示されているポリシリコン島状部7,8が残
る。この島状部7,8は、以下のプラズマエッチングス
テップにおいてマスクとして利用され、それによって、
TEOS酸化膜6のマスキングされていないTEOS層
領域9,10,11が、窒化膜3上方の残留酸化膜12
まで選択的にエッチング除去される。その後でさらなる
選択的プラズマエッチングステップによって、ポリシリ
コン島状部7,8がTEOS酸化膜6の残留構造部1
3,14から除去される(ステップ5)。続いて残留酸
化膜構造部13,14の平坦化が化学機械的研磨過程
(CMP)によって行われる。この場合は窒化膜3がス
トップ層として利用される。このステップでは、各酸化
物が完全に窒化膜3から除去されることを保証するため
に、窒化膜3の一部が取り除かれる必要がある。この場
合窒化膜3は、酸化膜CMPプロセス(選択性〜1:
4)におけるその比較的弱いストッピング作用のために
比較的太い厚さ(約150nm)を有していなければな
らない(ステップ6)。最後のステップでは、残留窒化
膜3′が選択的にさらなるエッチングステップによって
完全に除去され、それにより薄い酸化膜2が基板1の表
面に露出する(ステップ7)。
示されている。この場合図1と同じ構成要素には同じ符
号が付されている。
酸化膜2と、その上方に厚い窒化膜3が設けられる(ス
テップ1′)。その後で図には示されていない手法で、
酸化膜2,窒化膜3、及び場合によってはその上に被着
されるさらなるマスク層として用いられるレジスト層が
構造化され、プラズマエッチングが所定の深さでシリコ
ン基板1内に実施される(ステップ2′)。続いてステ
ップ3′ではTEOSシリコン酸化膜6の被着が行われ
る。この場合は先の図1のステップ3の説明に相応して
場合によっては薄い中間酸化膜が被着されていてもよ
い。析出されるTEOS酸化膜6は、実質的にコンフォ
ーマルな厚さを有している。これは狭幅なトレンチ領域
でも層厚さが基板1の非エッチング領域に亘る層厚さに
ほぼ相応するように達成されることを意味する。その際
トレンチエッチングによって生成されるトポグラフィは
上方に転移する。
グポリシリコンからなる層が析出され、ポリシリコンの
化学機械的研磨(Poly-CMP)によってその下方に存在す
るTEOS酸化膜6まで除去される。この場合はポリシ
リコンとシリコン酸化物との間の化学機械的研磨プロセ
スの非常に良好な選択性が利用される。これは約10
0:1の割合である。そのため研磨ステップは正確に酸
化物でストップされ、平坦な表面が後に残る。突出する
全てのポリシリコンは除去され、それによってポリシリ
コン島状部7,8のみが残留する(ステップ4′)。
の深さは約400nmであり、窒化膜3の厚さは約15
0nmである。それによりトレンチ底部と窒化膜3表面
との間のトレンチ深さは約550nmとなる。
場合には、非エッチング活性基板領域を介して測定され
る析出されたTEOS酸化膜6の厚さは、トレンチ深さ
より大きくてもよい(例えばトレンチ深さの約120
%)。しかしながら析出されるTEOS酸化膜6のコン
フォーマルな特性に基づいて基本的にはTEOS酸化膜
の厚さは、トレンチ深さに従って十分である。
もとで非選択性のNF3/N2/CHF3プラズマエッチン
グステップを酸化物とポリシリコンに対してほぼ同じエ
ッチング方式でもって実施する。ここで取り上げる例
は、付加的な磁界なしでの800Wの高周波出力のもと
でのエッチング過程であり、摂氏20度の温度で実施さ
れる。受容圧力は約6paであり、エッチングガスの組
成は、体積パーセントのデータ表示で、N2−89.5
%、CHF3−2.6%、NF3−7.9%である。この場
合酸化物とポリシリコンの間で1.04:1の選択度が
達成される。
定されるものではなく、層除去のもとで平坦な表面の維
持を保証するために、十分に僅かな選択性が保たれる限
り、任意のエッチング手法が適用可能である。さらに利
用するエッチングガスのその他の成分や組成も可能であ
る。
3上の全ての酸化材料が除去され共通の平坦な酸化膜/
窒化膜表面15,16;3が基板1上に(図2のステッ
プ5′で示されているように)現われるまで正確に実施
されてもよい。また他方においては、ポリシリコン島状
部7,8の完全な除去が既に窒化膜3上方で行われてい
る場合には、図には示されていない手法で、非選択性の
エッチングステップを既に窒化膜3に達する前に中断す
ることも可能である。この場合には、平坦な表面と所定
の厚さを備えた残留酸化膜がシリコン基板1の活性領域
上に生じる。
プラズマエッチングステップに続いて選択性のエッチン
グステップが酸化物の除去のために適用される。この選
択性エッチングステップは、一方ではシリコン基板1上
の前述したような場合によって存在する残留酸化膜の除
去を可能にし、もう一方では、非エッチング領域におけ
る基板1の表面17と、トレンチ酸化膜15,16の表
面18,19との間の所定の間隔の設定のための、続行
されるトレンチ酸化物15,16の選択性のエッチング
を可能にしている。これは良好な選択性とエッチング表
面の僅かな損傷と高い均一性に基づいて特にウエットエ
ッチングステップに適している。
た変化例のように選択性エッチングステップの前に既に
行うことも可能である)では、図2のステップ6′に示
されているように全体的に平坦な基板表面基を備えた基
板1のトレンチプロフィールが得られる。
プロセスステップ1″〜5″が示されている。既に図2
による第1の実施例の場合と同じものなので洗浄ステッ
プと準備ステップ並びに場合によってさらなる付加的手
段はここでは図示していない。この第2の実施例は実質
的に第1の実施例と窒化膜3が省かれている点でのみ異
なっている。このことが可能なのは、本発明において行
われる非選択性のプラズマエッチングステップ(ステッ
プ5′ないし5″)のもとでは窒化物研磨ステップ(ス
テップ6)に関して図1による公知の手法では必要とさ
れる窒化膜によるストップ作用が必要ないからである。
は、窒化膜3の省略によって、これに必要とされる層析
出と層除去のステップが省かれ、トレンチエッチングの
際の縦横比(トレンチ深さ対トレンチ幅)が縮小され、
所要のTEOS酸化膜厚さが低減されることである。特
に最後に述べた利点は、窒化膜3を有する第1の実施例
の場合でも、窒化膜3の厚さが適切な手法で縮小される
場合には達成可能である。
法(Poly−CMP)と非選択性のプラズマエッチン
グ手法のもとで達成される選択度(S)と表面均一性
(GM)に対する典型的な値が示されている。
のプラズマエッチング手法の方が化学機械的研磨手法に
比べて処理表面の均一性がより良好であり、化学機械的
研磨手法のもとで達成される均一性を悪化させないこと
である。選択度に対する値は、非選択性のプラズマエッ
チング手法のもとでは約1であり平坦性の維持のもとで
の均一な層除去に対して十分な値である。
−ポリシリコン−プラズマエッチングによる薄い熱酸化
膜2とCVD窒化膜3を伴った基板1内のトレンチの走
査電子顕微鏡撮影的断面図が示されている。2つの膜全
体の厚さは、約37nmであり、その内の窒化膜の厚さ
は約32nmである。この基板には本発明による非選択
性のエッチングステップの後で、前述した選択性の酸化
物ウエットエッチングが施され、これによってトレンチ
酸化物の表面レベルは、基板を覆っている窒化膜3の表
面レベル下に下がる。それにより、トレンチ深さは69
6nmとなり、それに対してトレンチ底部とトレンチ酸
化物表面との間の間隔は644nmとなる。 [図面の簡単な説明]
のシーケンスを示した図である。
ップのシーケンスを示した図である。
セスステップのシーケンスを示した図である。
発明により形成されたトレンチプロフィルの走査電子顕
微鏡的描写図である。
Claims (10)
- 【請求項1】 シリコン基板内に、基板の第1領域を基
板の第2領域から電気的に絶縁するトレンチ構造部を形
成するための方法において、 a)基板表面上に熱酸化膜(2)を成長させ、 b)前記熱酸化膜(2)上にマスキング層を被着して構
造化し、 c)前記構造化されたマスキング層の利用のもとで所定
の深さまでトレンチ(4,5)を基板(1)内にエッチ
ングし、 d)実質的にコンフォーマルな上覆酸化膜(6)を、実
質的に均一でトレンチ(4,5)の完全な充填のために
十分な厚さで析出させ、 e)前記上覆酸化膜(6)上にポリシリコン層を析出さ
せ、この場合該ポリシリコン層の厚さは少なくともトレ
ンチ深さに相応しており、 f)前記ポリシリコン層の化学機械的研磨を、ポリシリ
コン層のポリシリコン材料(7,8)と上覆酸化膜
(6)の酸化物材料の間の高い選択度でもって前記上覆
酸化膜(6)の表面の高さまで実施し、 g)前記ステップf)によって形成された平坦な表面を
維持するもとで、前記ポリシリコン層のポリシリコン材
料(7,8)と前記上覆酸化膜(6)の酸化物材料に実
質的に非選択性の共通のエッチングを施し、この場合こ
のエッチング過程は少なくとも、トレンチ(4,5)領
域におけるポリシリコン層の全てのポリシリコン材料
(7,8)が除去されるまで実施されることを特徴とす
る方法。 - 【請求項2】 前記実質的に非選択性のエッチングステ
ップは、プラズマエッチングステップである、請求項1
記載の方法。 - 【請求項3】 前記実質的に非選択性のエッチングステ
ップにおいて、エッチングガスとしてNF3/N2/CH
F3ガスが用いられる、請求項1または2記載の方法。 - 【請求項4】 前記ステップd)で析出された上覆酸化
膜(6)の厚さは、トレンチ深さよりも大きく、前記ス
テップg)のエッチング過程は、ポリシリコン層の全て
のポリシリコン材料(7,8)の除去の後で、前記上覆
酸化膜(6)の残留部分が非エッチング基板表面上で所
定の厚さを有するまで継続される、請求項1から3いず
れか1項記載の方法。 - 【請求項5】 前記ステップa)の後で窒化珪素膜
(3)が熱酸化膜(2)上に被着される、請求項1から
4いずれか1項記載の方法。 - 【請求項6】 前記実質的に非選択性のエッチングステ
ップg)において、酸化物材料とポリシリコン材料の間
の選択性は0.95〜1.05の範囲にある、請求項1か
ら5いずれか1項記載の方法。 - 【請求項7】 前記ステップg)の後で選択性のウエッ
トエッチングステップが酸化物材料の除去のために実施
される、請求項1から6いずれか1項記載の方法。 - 【請求項8】 前記選択性ウエットエッチングステップ
は、トレンチ(4,5)内の酸化物材料の表面(18,
19)とシリコン基板(1)の表面(17)との間で所
定の間隔が設定可能であるように制御される、請求項7
記載の方法。 - 【請求項9】 前記ステップc)とd)の間で、中間酸
化膜を基板(1)上にコンフォームに成長させる、請求
項1から8いずれか1項記載の方法。 - 【請求項10】 前記上覆酸化膜(6)はTEOS気相
析出を用いて析出される、請求項1から9いずれか1項
記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19742174 | 1997-09-24 | ||
DE19742174.1 | 1997-09-24 | ||
PCT/DE1998/002832 WO1999016125A1 (de) | 1997-09-24 | 1998-09-22 | Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001517873A JP2001517873A (ja) | 2001-10-09 |
JP3462174B2 true JP3462174B2 (ja) | 2003-11-05 |
Family
ID=7843487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000513320A Expired - Fee Related JP3462174B2 (ja) | 1997-09-24 | 1998-09-22 | シリコン基板内にトレンチ構造部を形成するための方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6337255B1 (ja) |
EP (1) | EP1019958B1 (ja) |
JP (1) | JP3462174B2 (ja) |
KR (1) | KR100528569B1 (ja) |
DE (1) | DE59808090D1 (ja) |
WO (1) | WO1999016125A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100672A (ja) * | 2000-09-21 | 2002-04-05 | Nec Corp | 素子分離用トレンチの形成方法 |
US7026172B2 (en) * | 2001-10-22 | 2006-04-11 | Promos Technologies, Inc. | Reduced thickness variation in a material layer deposited in narrow and wide integrated circuit trenches |
US6649460B2 (en) * | 2001-10-25 | 2003-11-18 | International Business Machines Corporation | Fabricating a substantially self-aligned MOSFET |
CN100352033C (zh) * | 2003-04-22 | 2007-11-28 | 旺宏电子股份有限公司 | 浅槽隔离层的制作方法 |
US7339253B2 (en) * | 2004-08-16 | 2008-03-04 | Taiwan Semiconductor Manufacturing Company | Retrograde trench isolation structures |
US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
US7998809B2 (en) * | 2006-05-15 | 2011-08-16 | Micron Technology, Inc. | Method for forming a floating gate using chemical mechanical planarization |
US8120094B2 (en) | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
US8119489B2 (en) * | 2008-03-28 | 2012-02-21 | United Microelectronics Corp. | Method of forming a shallow trench isolation structure having a polysilicon capping layer |
US8105956B2 (en) * | 2009-10-20 | 2012-01-31 | Micron Technology, Inc. | Methods of forming silicon oxides and methods of forming interlevel dielectrics |
US8598040B2 (en) * | 2011-09-06 | 2013-12-03 | Lam Research Corporation | ETCH process for 3D flash structures |
CN109817521B (zh) * | 2017-11-21 | 2022-04-12 | 联华电子股份有限公司 | 用来改善平坦化负载效应的半导体制作工艺 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4226665A (en) * | 1978-07-31 | 1980-10-07 | Bell Telephone Laboratories, Incorporated | Device fabrication by plasma etching |
US4671970A (en) * | 1986-02-05 | 1987-06-09 | Ncr Corporation | Trench filling and planarization process |
US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
JP3092185B2 (ja) * | 1990-07-30 | 2000-09-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2687948B2 (ja) | 1995-10-05 | 1997-12-08 | 日本電気株式会社 | 半導体装置の製造方法 |
US5874345A (en) * | 1996-11-18 | 1999-02-23 | International Business Machines Corporation | Method for planarizing TEOS SiO2 filled shallow isolation trenches |
US5817567A (en) * | 1997-04-07 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Shallow trench isolation method |
US6071817A (en) * | 1998-03-23 | 2000-06-06 | Lsi Logic Corporation | Isolation method utilizing a high pressure oxidation |
US6004863A (en) * | 1998-05-06 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer |
US6277707B1 (en) * | 1998-12-16 | 2001-08-21 | Lsi Logic Corporation | Method of manufacturing semiconductor device having a recessed gate structure |
US6261923B1 (en) * | 1999-01-04 | 2001-07-17 | Vanguard International Semiconductor Corporation | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP |
US6100163A (en) * | 1999-01-07 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Gap filling of shallow trench isolation by ozone-tetraethoxysilane |
US6207532B1 (en) * | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
-
1998
- 1998-09-22 EP EP98958161A patent/EP1019958B1/de not_active Expired - Lifetime
- 1998-09-22 JP JP2000513320A patent/JP3462174B2/ja not_active Expired - Fee Related
- 1998-09-22 DE DE59808090T patent/DE59808090D1/de not_active Expired - Lifetime
- 1998-09-22 WO PCT/DE1998/002832 patent/WO1999016125A1/de active IP Right Grant
- 1998-09-22 KR KR10-2000-7003175A patent/KR100528569B1/ko not_active IP Right Cessation
-
2000
- 2000-03-24 US US09/535,648 patent/US6337255B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE59808090D1 (de) | 2003-05-28 |
KR20010024284A (ko) | 2001-03-26 |
KR100528569B1 (ko) | 2005-11-15 |
JP2001517873A (ja) | 2001-10-09 |
EP1019958A1 (de) | 2000-07-19 |
EP1019958B1 (de) | 2003-04-23 |
US6337255B1 (en) | 2002-01-08 |
WO1999016125A1 (de) | 1999-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030709 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |