CN109817521B - 用来改善平坦化负载效应的半导体制作工艺 - Google Patents

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Abstract

本发明公开一种用来改善平坦化负载效应的半导体制作工艺，其步骤包含在基底的第一区域与第二区域上形成多个第一凸起图形，其中第一区域中的凸起图形的密度比第二区域中的高、在该基底与该些第一凸起图形上形成第一介电层，其中该第一介电层具有多个对应到下方该些第一凸起图形的第二凸起图形、在第一介电层上形成第二介电层、进行第一平坦化制作工艺移除部分的第二介电层，以露出该些第二凸起图形的顶面、进行一蚀刻制作工艺移除第一介电层的该些第二凸起图形、移除剩余的第二介电层、以及对第一介电层进行另一次平坦化制作工艺。

Description

用来改善平坦化负载效应的半导体制作工艺
技术领域
本发明涉及一种半导体制作工艺有关，特别是涉及一种能改善因为各预定区域图形密度不同所导致的平坦化负载(loading)效应的半导体制作工艺。
背景技术
半导体集成电路的生产过程中必须多次进行平坦化制作工艺，例如化学机械平坦化(Chemical Mechanical Planarization,CMP)或回蚀刻制作工艺等，来为后续的制作工艺步骤提供平坦的制作工艺面。然而，随着半导体元件的尺寸越来越微缩，在25nm(纳米)或14nm以下的制作工艺中对于平坦化制作工艺的表面均匀度与容限值(window)要求越来越严苛，尤其如果基底面上各区域的图形密度差异越大以及图形的凸起高度越突兀，平坦化的均匀度就越差。图形密度低的区域相较于图形密度高的区域而言会被移除较多的部位，使得其平坦化后的表面较高密度区域来得低，此现象称为平坦化负载(loading)效应。
例如在现今14nm以下的动态随机存取存储器(dynamic random access memory,DRAM)的架构中，存储单元(cell)区域里布满了存储电容单元，而周边(peripheral)区域中只有零星疏散的周边电路，两者的图形密度差异极大。再者，现今的存储电容单元大部分为凸出基底表面的圆柱型电容设计，其凸出于基底表面外的电容图形高度极高，可达3000纳米。上述的特性都会让该存储器制作工艺在平坦化时受到严格考验，被移除较多部位的低图形密度区中的元件有可能会受到损伤。
发明内容
有鉴于上述平坦化制作工艺表面均匀度不足的问题，本发明特此提出了一种新颖的半导体制作工艺来改善因为各预定区域图形密度不同所导致的平坦化负载(loading)效应，其优点在于简单、成本低且不须额外的光刻制作工艺步骤。
本发明的目的即在于提出一种用来改善平坦化负载效应的半导体制作工艺，其特征包含提供一基底，该基底具有第一区域与第二区域、在该基底的该第一区域与该第二区域上形成多个第一凸起图形，其中该第一区域中的该第一凸起图形的密度比该第二区域中的该第一凸起图形的图形密度高、在该基底与该些第一凸起图形上形成一第一介电层，其中该第一介电层具有多个对应到下方该些第一凸起图形的第二凸起图形、在该第一介电层上形成一第二介电层、进行一第一平坦化制作工艺移除部分的该第二介电层，以露出该些第二凸起图形的顶面、进行一蚀刻制作工艺移除该第一介电层的该些第二凸起图形、移除剩余的该第二介电层、以及对该第一介电层进行一第二平坦化制作工艺。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1至图6为本发明实施例的半导体制作工艺在各个制作工艺步骤时的截面示意图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 基底
101 第一区域
102 第二区域
103 第一凸起图形
104 第一介电层
104a 第二凸起图形
105 第二介电层
P1 化学机械平坦化制作工艺
P2 蚀刻制作工艺
P3 化学机械平坦化制作工艺
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部份，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
在说明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。须了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。基底上也可能形成有多种的层结构，在未具备特殊用途或与发明相关的前提下，基底一词将概括该些层结构。此外，文中所使用的「电容」一词在动态随机存取存储器(dynamic random access memory,DRAM)的架构中即为存储节点(storage node)，在其他的电子元件或是存储器架构下其可能有不同的名称。
在本发明图示中，图1至图6依序绘示出本发明半导体制作工艺在各个制作工艺步骤时的截面示意图，其可清楚的表达出各部件与部件以及层结构与层结构之间的连接关系。
首先请参照图1，其为本发明半导体制作工艺在制作工艺之初的层结构截面示意图。在制作工艺开始先提供一半导体基底100，其上可能界定有多个存储单元(cell)区域与多个周边(periphery)区域，在图中分别以一个第一区域101以及一个第二区域102来代表。基底100可为硅基板、硅覆绝缘基板(SOI)、锗基板、锗覆绝缘基板(GOI)、硅锗基板等。在本发明优选实施例中，基底100中可能已预先通过存储器制作工艺形成字符线(word line)、位线(bit line)、源/漏极、存储节点(storage node)接触插塞、存储节点连接垫材料层等元件或结构。对此，由于该些存储器制作工艺以及相关的部位并非本发明方法的重点，为了避免模糊本发明重点以及不让图示过度复杂，文中将不对其相关制作工艺进行多余的细节说明。
基底100上形成有多个第一凸起图形103，在本发明实施例中，该些第一凸起图形103是存储电容结构，特别是在第一区域101中，其中可能包含多个圆柱体状(cylindrical)或柱状(pillar)的存储电容单元，但不限于此。第二区域102中第一凸起图形103则可能是一般的逻辑电路结构，但不限于此。由于本发明的重点在于平坦化的半导体制作工艺与处理步骤，故文中将不对上述存储电容结构的各部件作细部说明与制作工艺说明，以避免模糊了本发明焦点。
复参照图1。从图中可以看出，第一区域101中的第一凸起图形103的密度比第二区域102中的第一凸起图形103的密度大，其反映出了以存储单元区域为主的第一区域101中具有多个密集排列的存储电容结构，而以周边电路为主的第二区域102中的元件以及电路布线则不如第一区域101中的来的紧密。此密度上的差异即为导致后续平坦化制作工艺中出现负载(loading)现象的主因，也是本发明方法所要解决的问题。
请参照图2。在第一凸起图形103形成后，接下来在基底100以及第一凸起图形103上形成一第一介电层104，如一金属沉积前介电层(pre-metal dielectric,PMD)，其材质可为四乙氧基硅烷(tetraethoxysilane,TEOS)或是旋涂式玻璃(Spin-on glass,SOG)。在本发明实施例中，第一介电层104是以化学气相沉积(CVD)制作工艺的方式毯覆形成在第一凸起图形103上，故所形成的第一介电层104会具有多个对应到下方该些第一凸起图形103的第二凸起图形104a。由于第一区域101中的第一凸起图形103密度较大，此步骤第一区域101中所形成的第二凸起图形104a的密度也大。在如此的表面基础上，如果后续的平坦化制作工艺采用一般常规的做法，图形密度较小的第二区域102上的第二凸起图形104a会被移除相对较多的部位，导致两区域的平面高度不齐。
为了解决此后续平坦化容易会出现的问题，如图3所示，在第一介电层104形成后，接着在第一介电层104上形成一第二介电层105，其为研磨速率与蚀刻速率不同于第一介电层104的材料，如一有机介电层(organic dielectric layer,ODL)，其可以旋涂(spincoating)方式形成在第一介电层104上。有机介电层包含有机平坦化材料，其为具有自平坦性质的有机材料，成分可能包含碳、氢、氧、氮、氟、硅等。在某些实施例中，自平坦性的有机材料可为粘性够低的高分子材料，如此所形成的有机材料会具有平坦的顶面。在某些实施例中，有机介电层可包含透明的有机高分子材料。有机平坦化材料的例子包含但不限定为CHM701B、HM8006或HM8014、ODL-102或ODL-401等，其厚度可介于100纳米至400纳米之间。
从图中可以看出，由于采用旋涂方式以及有机介电层本身的材质特性之故，第二介电层105表面因前层图形特征所导致的凸起已不像前层那么地突出明显，有助于后续制作工艺的进行。
请参照图4。在形成较为平缓的第二介电层105后，接下来对第二介电层105进行一平坦化制作工艺，如一化学机械平坦化(Chemical Mechanical Planarization,CMP)制作工艺或是回蚀刻制作工艺P1，来移除部分的第二介电层105。此平坦化制作工艺会进行到使得第二介电层105的顶面与该些第二凸起图形104a的顶面大致齐平，两者的高度差小于
Figure BDA0001475781670000051
并裸露出该些第二凸起图形104a的顶面。由于第二介电层105先前的突起特征已不如前层般那么突出明显，再加上其使用有机介电层材质之故，故此化学机械平坦化制作工艺P1能顺利在两区域达到平整的表面。
请参照图5。在化学机械平坦化制作工艺P1后，接下来以剩余的第二介电层105为蚀刻掩模对裸露出的第二凸起图形104a进行一蚀刻制作工艺P2，以移除该些第二凸起图形104a。此蚀刻制作工艺P2对第一介电层104的蚀刻速率远大于对第二介电层105的蚀刻速率，如是它的三倍以上。从图中可以看到，此蚀刻制作工艺P2会将第二凸起图形104a特征完全移除，只留下下方平坦的第一介电层104。蚀刻制作工艺P2过后可能有部分的第一介电层104会受到些许蚀刻而产生凹陷，不过整体而言蚀刻制作工艺后第一介电层104的表面平坦度会控制在3％以下，其较原本图2中第一介电层104刚形成时的表面平坦度已大为改善。此步骤的用意在于移除平坦化目标层在进行平坦化前过度突出的凸起特征，以期后续平坦化制作工艺能达到吾人所欲的平坦度。
请参照图6。在移除第二凸起图形104a后，第一介电层104上残留的第二介电层105会经由一灰化(ashing)制作工艺来将其完全移除，裸露出整个第一介电层104已经较为平坦化的表面。接下来再进行另一化学机械平坦化制作工艺P3，其对象为该较为平坦化的第一介电层104，故最终得到一个具有完全平坦表面的第一介电层104。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的保护范围。

Claims (10)

1.一种用来改善平坦化负载效应的半导体制作工艺，其特征包含：
提供一基底，该基底具有第一区域与第二区域；
在该基底的该第一区域与该第二区域上形成多个第一凸起图形，其中该第一区域中的该第一凸起图形的密度比该第二区域中的该第一凸起图形的图形密度高；
在该基底与该些第一凸起图形上形成一第一介电层，其中该第一介电层具有多个对应到下方该些第一凸起图形的第二凸起图形；
在该第一介电层上形成一第二介电层；
进行一第一平坦化制作工艺移除部分的该第二介电层，以露出该些第二凸起图形的顶面；
以剩余的该第二介电层为蚀刻掩模进行一蚀刻制作工艺移除该第一介电层的该些第二凸起图形；
在该蚀刻制作工艺后，进行另一工艺移除剩余的该第二介电层；以及
对该第一介电层进行一第二平坦化制作工艺，在该第二平坦化制作工艺之后，该第一介电层覆盖该多个第一凸起图形以及该多个第一凸起图形之间的该基底。
2.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该第一区域为存储单元区域，该第二区域为周边区域。
3.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该些第一凸起图形为存储电容结构。
4.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该第一介电层为金属沉积前介电层。
5.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该第一介电层的材料包含四乙氧基硅烷(tetraethoxysilane,TEOS)或旋涂式玻璃(Spin-on glass,SOG)。
6.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该第二介电层为有机介电层。
7.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该第一平坦化制作工艺移除部分的该第二介电层，使得该第二介电层的顶面与该些第二凸起图形的顶面的高度差小于500埃。
8.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该蚀刻制作工艺对该第一介电层的蚀刻速率大于对该第二介电层的蚀刻速率。
9.如权利要求8所述的用来改善平坦化负载效应的半导体制作工艺，其中该蚀刻制作工艺对该第一介电层的蚀刻速率是对第二介电层的蚀刻速率的三倍以上。
10.如权利要求1所述的用来改善平坦化负载效应的半导体制作工艺，其中该蚀刻制作工艺会移除该些第二凸起图形下方部分的该第一介电层。
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