KR20040059443A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 컨케이브 구조의 캐패시터 제조시 희생막 제거에 따른 하부전극의 이탈을 방지함과 동시에 캐패시터 영역과 다른 영역 사이의 단차를 최소화하여 스텝 커버리 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 희생막으로서 제 1 캐패시터 산화막과 저유전상수값을 갖는 산화막, 바람직하게 C-H-O를 주성분으로 하는 산화막의 제 2 캐패시터 산화막을 순차적으로 형성하는 단계; 제 2 캐패시터 산화막 및 제 1 캐패시터 산화막을 순차적으로 식각하여, 기판의 일부를 노출시키는 캐패시터용 홀을 형성하는 단계; 홀 및 제 2 캐패시터 산화막 표면 상에 하부전극용 도전막을 형성하는 단계; 도전막이 형성된 상기 홀에 매립되도록 기판 전면 상에 포토레지스트막을 형성하는 단계; 포토레지스트막 및 도전막을 제 2 캐패시터 산화막의 표면이 노출되도록 순차적으로 식각하여 상기 도전막을 분리시켜 하부전극을 형성하는 단계; 및 노출된 제 2 캐패시터 산화막과 잔류 포토레지스트막을 건식식각으로 동시에 제거하여 하부전극 및 제 1 캐패시터 산화막을 노출시키는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 희생막으서 캐패시터 산화막을 이중막으로 적용하여 컨케이브 구조의 캐패시터를 제조하는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰(design rule) 감소에 따라, 디램(DRAM)과 같은 메모리 소자의 캐패시터의 점유 면적도 감소하고 있다. 한편, 디램 셀의 캐패시터에 있어서는 알파입자(alpha particle)에 대한 소프트 에러(soft error)에 강한 저항성을 확보하면서 노이즈(noise)에 의한 오동작을 방지하기 위해서는 충분한 캐패시터 용량이 요구되는데, 예컨대 디자인룰이 딥 서브 하프 마이크론(deep-sub-half-micron)급인 기가 비트급 고집적 디램 셀의 캐패시터의 경우에는, 적어도 30fF 이상의 캐패시터 용량이 확보되어야 한다.
이에 따라, 허용된 좁은 면적내에서 고용량이 캐패시터를 구현하기 위하여, 적층형(stacked)이나 실린더(cylindrical) 구조에 반구형 결정립(HemiSpherical Grain; HSG)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 방법이 개발되고 있다. 그러나, 이러한 경우에는 고용량의 캐패시터 용량을 확보할 수는 있으나, 고집적도에 의해 포토리소그라피 공정에서 오정렬(misalignment) 문제를 야기시킬 뿐만 아니라 인접 스토리지 노드(storage node) 사이의 브리지(bridge) 등이 유발되어 이중 비트(twin bit)나 다중비트(multi bit) 불량 등의 문제를 야기시킴으로써 고집적화를 구현하는데 어려움이 있다. 또한, 박스형의 적층형 구조 캐패시터에서는 스토리지 노드의 간격을 증가시키 브리지 문제를 완화시킬 수 있으나, 이 경우 스토리지 노드의 표면적이 감소하여 결국 캐패시터 용량을 감소시키는 결과를 초래하게 된다.
따라서, 최근에는 고집적화를 구현하면서 동시에 고용량의 캐패시터를 확보하기 위하여, 희생막(sacrifical layer)의 캐패시터 산화막을 이용하여 실린더 구조를 형성하는 이른바 컨케이브(concave) 구조 캐패시터 제조방법이 제시되었다.
이러한 종래의 컨케이브 구조의 캐패시터 제조방법을 도 1a 내지 도 1e를 참조하여 설명한다.
도 1a를 참조하면, 트랜지스터 형성 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(11) 상에 플러그용 도전막으로 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch back) 공정으로 폴리실리콘막을 전면식각하여 플러그(12)를 형성한다. 그 후, 기판 전면 상에 희생막의 캐패시터 산화막(13)을 형성하고, 플러그(12) 및 플러그(12)의 주변의 일부가 노출되도록 산화막(13)을 식각하여 실린더 형상의 캐패시터용 홀(14)을 형성한다.
도 1b를 참조하면, 홀(14) 및 산화막(13) 표면 상에 하부전극용 도전막(15)으로서 TiN막을 형성하고, 도전막(15)이 형성된 홀(14)에 매립되도록 기판 전면 상에 매립용 물질막으로서 포토레지스트막(16)을 형성한다.
도 1c를 참조하면, CMP 공정이나 에치백 공정으로 포토레지스트막(16)을 전면식각하여, 산화막(13) 상의 도전막(15) 표면을 노출시키고, 홀(14)에 매립된 포토레지스트막(16)은 잔류시킨다. 그 다음, 노출된 도전막(15)을 산화막(13)의 표면이 노출되도록 식각하여 도전막(15)을 분리시킴으로써 하부전극(15A)을 형성한다. 그 후, 도 1d에 도시된 바와 같이, 잔류된 포토레지스트막(16)을 제거하고, 도 1e에 도시된 바와 같이, 산화막(13)을 습식식각으로 제거하여 하부전극(15)을 완전히 노출시킨다. 그리고 나서, 도시되지는 않았지만, 하부전극(15) 상에 유전막 및 상부전극을 순차적으로 형성하여 캐패시터를 완성한다.
그러나, 상술한 종래의 컨케이브 구조 캐패시터 제조방법에 있어서는, 희생막인 산화막(13)의 습식식각시 식각액이 하부전극(15)과 플러그(12) 사이로 침투하여 하부전극이 이탈되는 문제가 발생할 뿐만 아니라, 캐패시터 영역과 다른 영역 사이의 큰 단차로 인한 열악한 스텝 커버리지 특성에 의해 후속 배선 공정시 배선 사이의 브리지 등이 야기되는 문제가 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 컨케이브 구조의 캐패시터 제조시 희생막 제거에 따른 하부전극의 이탈을 방지함과 동시에 캐패시터 영역과 다른 영역 사이의 단차를 최소화하여 스텝 커버리 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 컨케이브 구조의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 컨케이브 구조의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23A : 제 1 캐패시터 산화막
23B : 제 2 캐패시터 산화막
24 : 홀 25 : 도전막
25A : 하부전극 26 : 포토레지스트막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 희생막으로서 제 1 캐패시터 산화막과 제 2 캐패시터 산화막을 순차적으로 형성하는 단계; 제 2 캐패시터 산화막 및 제 1 캐패시터 산화막을 순차적으로 식각하여, 기판의 일부를 노출시키는 캐패시터용 홀을 형성하는 단계; 홀 및 제 2 캐패시터 산화막 표면 상에 하부전극용 도전막을 형성하는 단계; 도전막이 형성된 상기 홀에 매립되도록 기판 전면 상에 포토레지스트막을 형성하는 단계; 포토레지스트막 및 도전막을 제 2 캐패시터 산화막의 표면이 노출되도록 순차적으로 식각하여 상기 도전막을 분리시켜 하부전극을 형성하는 단계; 노출된 제 2 캐패시터 산화막과 잔류 포토레지스트막을 건식식각으로 동시에 제거하여 하부전극 및 제 1 캐패시터 산화막을 노출시키는 단계; 및 노출된 제 1 캐패시터 산화막 및 하부전극 상부에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 제 1 캐패시터 산화막은 실리콘 산화막으로 형성하고, 제 2 캐패시터 산화막은 저유전상수값을 갖는 산화막, 더욱 바람직하게 C-H-O를 주성분으로 하는 산화막으로 형성한다.
또한, 건식식각은 다운 스트림 방식의 O2플라즈마 처리로 수행하거나, 상기 O2, N2, CxHyFz의 식각개스를 이용하여 수행하고, 하부전극용 도전막은 TiN막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 컨케이브 구조 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 트랜지스터 형성 등의 소정의 공정이 완료된 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(21) 상에 플러그용 도전막으로 폴리실리콘막을 증착하고 CMP 공정이나 에치백 공정으로 폴리실리콘막을 전면식각하여 플러그(22)를 형성한다. 그 후, 기판 전면 상에 희생막으로서 제 1 캐패시터 산화막(23A)과 제 2 캐패시터 산화막(23B)을 순차적으로 형성한다. 바람직하게, 제 1 캐패시터 산화막(23A)은 실리콘산화막으로 형성하고, 제 2 캐패시터 산화막(23B)은 저유전상수값(low-K)을 갖는 산화막, 더욱 바람직하게, C-H-O를 주성분으로 하는 산화막으로 형성한다.
도 2b를 참조하면, 제 2 캐패시터 산화막(23B) 및 제 1 캐패시터 산화막(23A)을 순차적으로 식각하여, 플러그(22) 및 플러그(22) 주변의 일부를 노출시키는 실린더 형상의 캐패시터용 홀(24)을 형성한다.
도 2c를 참조하면, 홀(24) 및 제 2 캐패시터 산화막(23B) 표면 상에 하부전극용 도전막(25)으로서 TiN막을 형성하고, 도전막(25)이 형성된 홀(24)에 매립되도록 기판 전면 상에 매립용 물질막으로서 포토레지스트막(26)을 형성한다.
도 2d를 참조하면, CMP 공정이나 에치백 공정으로 포토레지스트막(26)을 전면식각하여, 제 2 캐패시터 산화막(23B) 상의 도전막(25) 표면을 노출시키고, 홀(24)에 매립된 포토레지스트막(26)은 잔류시킨다. 그 다음, 노출된 도전막(25)을 제 2 캐패시터 산화막(23B)의 표면이 노출되도록 식각하여 도전막(25)을 분리시킴으로써 하부전극(25A)을 형성한다.
그 후, 도 2e에 도시된 바와 같이, 건식식각으로 잔류된 포토레지스트막(26)을 제거함과 동시에 제 2 캐패시터 산화막(23B)을 제거하여 하부전극(15) 및 제 1 캐패시터 산화막(23A)을 노출시킨다. 바람직하게, 건식식각은 다운 스트림 방식의 O2플라즈마 처리로 수행하거나, O2, N2, CxHyFz의 식각개스를 이용하여 수행한다. 그리고 나서, 도시되지는 않았지만, 노출된 제 1 캐패시터 산화막(23A) 및 하부전극(15) 상부에 유전막 및 상부전극을 순차적으로 형성하여 캐패시터를 완성한다.
상기 실시예에 의하면, 희생막의 캐패시터 산화막을 실리콘 산화막의 제 1 캐패시터 산화막과 저유전상수값의 산화막의 제 2 캐패시터 산화막의 이중막으로 형성하고, 제 2 캐패시터 산화막을 매립용 물질막인 포토레지스트막의 제거시 건식식각으로 동시에 제거함으로써, 희생막 제거에 따른 하부전극의 이탈을 방지할 수 있을 뿐만 아니라, 공정을 단순화시킬 수 있다. 또한, 제 2 캐패시터 산화막만을 제거하고 제 1 캐패시터 산화막은 그대로 남긴 후 후속 공정을 수행하기 때문에 캐패시터 영역과 다른 영역 사이의 단차가 크게 감소되어 스텝 커버리지 특성이 향상됨으로써 후속 배선 공정시 배선 사이의 브리지 등의 문제를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 컨케이브 구조의 캐패시터 제조시 희생막 제거에 따른 하부전극의 이탈을 방지함과 동시에 캐패시터 영역과 다른 영역 사이의 단차를 최소화하여 스텝 커버리 특성을 향상시킴으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있게 된다.
Claims (7)
- 소정의 공정이 완료된 반도체 기판 상에 희생막으로서 제 1 캐패시터 산화막과 제 2 캐패시터 산화막을 순차적으로 형성하는 단계;상기 제 2 캐패시터 산화막 및 제 1 캐패시터 산화막을 순차적으로 식각하여, 상기 기판의 일부를 노출시키는 캐패시터용 홀을 형성하는 단계;상기 홀 및 상기 제 2 캐패시터 산화막 표면 상에 하부전극용 도전막을 형성하는 단계;상기 도전막이 형성된 상기 홀에 매립되도록 상기 기판 전면 상에 포토레지스트막을 형성하는 단계;상기 포토레지스트막 및 도전막을 상기 제 2 캐패시터 산화막의 표면이 노출되도록 순차적으로 식각하여 상기 도전막을 분리시켜 하부전극을 형성하는 단계; 및상기 노출된 제 2 캐패시터 산화막과 잔류 포토레지스트막을 건식식각으로 동시에 제거하여 상기 하부전극 및 제 1 캐패시터 산화막을 노출시키는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 캐패시터 산화막은 실리콘 산화막으로 형성하고, 상기 제 2 캐패시터 산화막은 저유전상수값을 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 캐패시터 산화막은 C-H-O를 주성분으로 하는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 건식식각은 다운 스트림 방식의 O2플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 건식식각은 O2, N2, CxHyFz의 식각개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극용 도전막은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 노출된 제 1 캐패시터 산화막 및 하부전극 상부에 유전막 및 상부전극을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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| KR1020020086191A KR20040059443A (ko) | 2002-12-30 | 2002-12-30 | 반도체 소자의 캐패시터 제조방법 |
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| KR1020020086191A KR20040059443A (ko) | 2002-12-30 | 2002-12-30 | 반도체 소자의 캐패시터 제조방법 |
Publications (1)
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| KR20040059443A true KR20040059443A (ko) | 2004-07-05 |
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| KR1020020086191A KR20040059443A (ko) | 2002-12-30 | 2002-12-30 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
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| KR (1) | KR20040059443A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101031737B1 (ko) * | 2005-06-27 | 2011-05-09 | 마이크론 테크놀로지, 인크 | 반도체 구조, 메모리 셀, 디램 어레이, 전자 시스템,반도체 구조의 형성 방법, 및 디램 어레이 형성 방법 |
-
2002
- 2002-12-30 KR KR1020020086191A patent/KR20040059443A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101031737B1 (ko) * | 2005-06-27 | 2011-05-09 | 마이크론 테크놀로지, 인크 | 반도체 구조, 메모리 셀, 디램 어레이, 전자 시스템,반도체 구조의 형성 방법, 및 디램 어레이 형성 방법 |
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