JP2000340772A - Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 - Google Patents

Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法

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Abstract

(57)【要約】 【課題】 ＣＭＰ工程の回数を減少させ得る集積回路素
子のキャパシタの製造方法を提供する。 【解決手段】 表面段差を有する層間絶縁膜上に下部犠
牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜が順次に積
層された絶縁膜を成膜し、層間絶縁膜が露出するまで絶
縁膜の所定領域をエッチングして下部電極が形成される
トレンチを形成し、トレンチの内部及び上部犠牲酸化膜
上に導電膜を成膜し、ＣＭＰ阻止膜の上部面が露出する
まで導電膜および上部犠牲酸化膜をＣＭＰ工程で平坦化
させて各トレンチの内部に相互隔離した下部電極を形成
し、ＣＭＰ阻止膜の低い部位上に残存する上部犠牲酸化
膜の残余物、ＣＭＰ阻止膜及び下部犠牲酸化膜を順次に
除去して下部電極の外側壁を露出させる工程を含む集積
回路素子のキャパシタの製造方法。これにより、キャパ
シタの製造コストを低減させ得るだけではなく、製造工
程を単純化させ得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子における
キャパシタ製造方法に関するものであり、特にＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）工程を省略しうる集積回路素子のキャパシ
タ製造方法に関するものである。
【０００２】
【従来の技術】一般的にＤＲＡＭ素子は多くのメモリセ
ルを含み、メモリセルはＤＲＡＭ素子の情報が貯えられ
る１ビット分の作用をする。各メモリセルは一般に１つ
のストレージキャパシタと１つのトランジスタ（アクセ
ストランジスタ）とで構成される。トランジスタのドレ
ーン（又はソース）はストレージキャパシタの一方の電
極と接続される。トランジスタのソース（又はドレー
ン）及びゲート電極はそれぞれビットラインと呼ばれる
外部配線及びワードラインに接続される。キャパシタの
もう一方の電極には基準電圧が加えられる。
【０００３】ＤＲＡＭメモリセルの製造方法は、トラン
ジスタ、キャパシタ及び外部回路と連結のためのコンタ
クトを形成する工程を含む。今までＤＲＡＭメモリセル
に主に使用されてきたキャパシタは比較的簡単な工程で
形成することが可能な平板型（ｐｌａｎｎｅｒ ｔｙｐ
ｅ）のキャパシタであった。
【０００４】しかし、高集積ＤＲＡＭ素子を製造するた
めにはメモリセルをサブミクロンのサイズに縮小しなけ
ればならない。これによりキャパシタが占める面積が縮
小し、この場合に、平板キャパシタのキャパシタンスは
大きく減少する。このようにセルキャパシタンスが減少
すると、信号対雑音比率が減少してアルファ粒子（ａｌ
ｐｈａ ｐａｒｔｉｃｌｅ）の干渉に起因するソフトエ
ラーが増加する。このため、小さいメモリセルを平板キ
ャパシタで製造する場合には信頼性が落ちる。
【０００５】また、キャパシタンスが減少することによ
り、ストレージキャパシタに貯えられた電荷をより頻繁
にリフレッシュしなければならないので、ＤＲＡＭ素子
の機能はさらに劣化する。従って、ストレージキャパシ
タの誘電膜としてタンタル酸化膜（Ｔａ2Ｏ5）のような
高誘電膜を使用しても、平板キャパシタは高性能ＤＲＡ
Ｍ素子に十分なキャパシタンスを提供できない。
【０００６】このような問題点を解決するためにトレン
チキャパシタ（米国特許第５３７４５８０号）及びスタ
ックキャパシタ（米国特許第５０２１３５７号）の開発
が行われてきた。しかし、トレンチキャパシタはよく知
られるように誘電体膜のリーク電流の問題のため実用化
は困難である。従って、最近はスタックキャパシタが広
く用いられている。
【０００７】例えば、米国特許第５７６３３０４号、米
国特許第５６６８０３６号及び米国特許第５７１７２３
６号はスタックキャパシタの下部に形成される層間絶縁
膜に対してＣＭＰ工程を適用するスタックキャパシタを
開示する。従来の方法では、ＣＭＰは層間絶縁膜を平坦
化させる工程だけではなく、下部電極を相互に隔離する
ための工程においても使用される。
【０００８】よく知られるように、ＣＭＰ工程は高コス
ト、低生産性、工程の複雑化及び高欠陥密度等の問題点
がある。従って、ＣＭＰ工程の回数が少ないキャパシタ
製造方法の開発が求められている。
【０００９】
【発明が解決しようとする課題】上記問題点に鑑み、本
発明は、ＣＭＰの使用を最低限にするスタックキャパシ
タの形成方法を提供することを目的とする。
【００１０】また、層間絶縁膜に対するＣＭＰ工程を省
略することを目的とする。
【００１１】
【課題を解決するための手段】本発明の上記目的を達成
するための本発明の特徴１つは下部犠牲酸化膜上にＣＭ
Ｐ工程の終点検出のためのＣＭＰ阻止膜を成膜すること
にある。このＣＭＰ阻止膜により層間絶縁膜に対するＣ
ＭＰ工程の省略が可能になる。
【００１２】本発明は、まず活性領域及び非活性領域を
限定する工程、トランジスタを形成する工程及びビット
ラインを形成する工程を経た集積回路基板上に層間絶縁
膜を成膜する。セルアレイ領域にはトランジスタ及びビ
ットラインが高密度で形成され、周辺回路領域にはトラ
ンジスタのみが低密度で形成されるため、セルアレイ領
域及び周辺回路領域の間に層間絶縁膜の表面段差が発生
する。層間絶縁膜はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜及びＵＳＧ（ｕｎｄ
ｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜の少なく
ともいずれか１つで成膜することが望ましい。特に、層
間絶縁膜をＢＰＳＧ膜で成膜する場合には、ＣＶＤ（化
学蒸着法）工程でＢＰＳＧ膜を蒸着した後所定の温度で
リフローすることによりＢＰＳＧ膜の表面トポロジーが
緩和される。
【００１３】セルアレイ領域のパターンは高密度なため
セルアレイ領域上に成膜された層間絶縁膜は比較的平ら
な表面を有する反面、周辺回路領域のパターン密度は低
いので周辺回路領域上に成膜された層間絶縁膜の表面は
凹凸を有する。
【００１４】次にコンタクトプラグが層間絶縁膜内に形
成される。コンタクトプラグは集積回路基板と電気的に
接続される。従来技術と異なり、層間絶縁膜に対してＣ
ＭＰ工程は実施しない。
【００１５】層間絶縁膜上に層間絶縁膜の表面トポロジ
ーに沿って下部犠牲酸化膜を成膜する。下部犠牲酸化膜
は少なくとも形成しようとする下部電極（ｓｔｏｒａｇ
ｅｎｏｄｅ）の高さと同一の厚さに成膜する。この下部
犠牲酸化膜にはＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ（ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、ＨＳＱ
（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）
膜又はＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔ
ｅ）等が成膜される。その後、下部犠牲酸化膜上に下部
犠牲酸化膜の表面トポロジーに沿ったＣＭＰ阻止膜を成
膜する。ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニ
ウム膜（Ａｌ2Ｏ3）、ダイヤモンド構造を有する炭素
膜、窒化アルミニウム膜及び窒化ボロン膜からなる群よ
り選択される少なくとも１つの膜を成膜するのが望まし
い。後工程のＣＭＰ工程に対して工程的に余裕を持たせ
るために、ＣＭＰ阻止膜上に上部犠牲酸化膜が成膜され
る。
【００１６】フォトリソグラフィを利用して上部犠牲酸
化膜、ＣＭＰ阻止膜及び下部犠牲酸化膜をエッチングし
てコンタクトプラグを露出させるトレンチを形成する。
トレンチ内部及び上部犠牲酸化膜上に下部電極を形成す
るための導電物質を蒸着する。そして、ＣＭＰ阻止膜が
露出するまでＣＭＰ工程により導電物質を及び上部犠牲
酸化膜平坦化してトレンチ内に下部電極を形成する。続
いて、ＣＭＰ阻止膜及びＣＭＰ阻止膜の低い部位に残存
する上部犠牲酸化膜を除去する。
【００１７】前述した方法で、下部犠牲酸化膜を成膜す
る前にエッチング阻止膜を追加で成膜してもよい。より
詳細には、コンタクトプラグを形成した後に層間絶縁膜
及びコンタクトプラグ上に窒化膜より成るエッチング阻
止膜を成膜する。エッチング阻止膜は下部犠牲酸化膜内
にトレンチを形成する工程に余裕を持たせる、即ちエッ
チング余裕度を増加させる。また、このエッチング阻止
膜はキャパシタの面積をさらに広げるために効果的に利
用できる。
【００１８】ＣＭＰ阻止膜及び上部犠牲酸化膜の残余物
を除去した後に、下部電極の外部の下部犠牲酸化膜を除
去して下部電極の外側壁を露出させる。層間絶縁膜上に
エッチング阻止膜を成膜した場合には、下部犠牲酸化膜
を除去した後に前記エッチング阻止膜を追加で除去する
ことができる。
【００１９】この方法はまた、下部電極の外側壁及び上
部面上に半球形グレーン（ＨＳＧ；ｈｅｍｉｓｐｈｅｒ
ｉｃａｌ ｇｒａｉｎ）のシリコン膜を成膜する工程を
含んでもよい。これは下部電極の表面積を広げてキャパ
シタンスを増加させるためである。
【００２０】他の方法で、シリンダ型スタックキャパシ
タを形成することもできる。これを詳しく説明する。下
部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜より成
る絶縁膜内に下部電極のためのトレンチを形成した後
に、トレンチが形成された半導体基板の表面上にトレン
チの表面段差に沿った導電物質を蒸着する。続いて、導
電物質上にトレンチを完全に充填する平坦化絶縁膜を成
膜する。この平坦化絶縁膜は後述するＣＭＰ工程を実施
する際のトレンチ内部への損傷及び汚染を防止する。Ｃ
ＭＰ阻止膜が露出するまで平坦化絶縁膜、導電膜及び上
部犠牲酸化膜をＣＭＰ工程で平坦化する。残存する上部
犠牲酸化膜及びＣＭＰ阻止膜を除去した後、トレンチの
内部に残存する平坦化絶縁膜を除去してシリンダ型の下
部電極の内面を露出させる。これにより、トレンチの内
部にシリンダ型下部電極が形成される。
【００２１】この方法はまた、シリンダ型下部電極の露
出した表面上に半球形グレーン（ＨＳＧ）のシリコン膜
を成膜する工程を追加してもよい。これにより下部電極
の表面積を広げ、キャパシタのキャパシタンスを増加さ
せるためである。半球形グレーンのシリコン膜は導電膜
を成膜した後、または平坦化絶縁膜を除去した後、のい
ずれで成膜してもよい。
【００２２】すなわち本発明は、集積回路基板上に表面
段差を有する層間絶縁膜を成膜する段階と、前記層間絶
縁膜を貫通して前記集積回路基板と電気的に接続された
コンタクトプラグを形成する段階と、前記層間絶縁膜及
び前記コンタクトプラグ上にＣＭＰ阻止膜を含むフレー
ム（ｆｒａｍｅ）絶縁膜を成膜する段階と、前記フレー
ム絶縁膜をエッチングして前記各コンタクトプラグを露
出させるトレンチを形成する段階と、前記トレンチの内
部及び前記フレーム絶縁膜上に導電膜を成膜する段階
と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電
膜及び前記フレーム絶縁膜を平坦化して前記トレンチの
内部に相互隔離した下部電極を形成する段階と、前記層
間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を
除去する段階とを含むことを特徴とする集積回路素子の
キャパシタ製造方法である。
【００２３】また本発明は、前記フレーム絶縁膜を成膜
する前に前記層間絶縁膜上にエッチング阻止膜を成膜す
る段階と、前記フレーム絶縁膜を除去した後に前記エッ
チング阻止膜を除去する段階とをさらに含むことを特徴
とする前記記載の集積回路素子のキャパシタ製造方法で
ある。
【００２４】また本発明は、前記層間絶縁膜はＢＰＳＧ
膜及びＵＳＧ膜のいずれかで成膜することを特徴とする
前記記載の集積回路素子のキャパシタ製造方法である。
【００２５】また本発明は、前記エッチング阻止膜は窒
化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造
を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜
からなる群より選択される少なくとも１種類の膜を含む
ことを特徴とする前記記載の集積回路素子のキャパシタ
製造方法である。
【００２６】また本発明は、前記ＣＭＰ阻止膜は窒化シ
リコン膜、酸化アルミニウム膜、ダイヤモンド構造を有
する炭素膜、窒化アルミニウム膜及び窒化ボロン膜から
なる群より選択される少なくとも１種類の膜を含むこと
を特徴とする前記記載の集積回路素子のキャパシタ製造
方法である。
【００２７】また本発明は、前記ＣＭＰ阻止膜を含む前
記フレーム絶縁膜を成膜する段階は、前記層間絶縁膜上
に下部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化
膜上に前記ＣＭＰ阻止膜を成膜する段階と、前記ＣＭＰ
阻止膜上に上部犠牲酸化膜を成膜する段階とを含むこと
を特徴とする前記記載の集積回路素子のキャパシタ製造
方法である。
【００２８】また本発明は、前記下部犠牲酸化膜はＢＰ
ＳＧ膜、ＰＳＧ膜、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓ
ｓ）膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より
選択される少なくとも１種類の膜で成膜することを特徴
とする前記記載の集積回路素子のキャパシタ製造方法で
ある。
【００２９】また本発明は、前記導電膜及び前記フレー
ム絶縁膜を平坦化する段階は前記ＣＭＰ阻止膜の上部面
が露出するまで前記導電膜及び前記上部犠牲酸化膜を平
坦化することを特徴とする前記記載の集積回路素子のキ
ャパシタ製造方法である。
【００３０】また本発明は、前記層間絶縁膜が露出する
まで前記フレーム絶縁膜の残余物を除去する段階は、前
記ＣＭＰ阻止膜上に残存する上部犠牲酸化膜の残余物を
除去する段階と、前記ＣＭＰ阻止膜を除去する段階と、
前記下部犠牲酸化膜を除去する段階とを含むことを特徴
とする前記記載の集積回路素子のキャパシタ製造方法で
ある。
【００３１】また本発明は、前記導電膜を成膜する段階
は、前記フレーム絶縁膜及び前記トレンチの内壁上に表
面段差に沿うコンフォーマル（ｃｏｎｆｏｒｍａｌ）な
導電膜を成膜する段階と、前記導電膜に囲まれたトレン
チを完全に充填する平坦化絶縁膜を成膜する段階であ
り、前記下部電極内側壁間に残存する前記平坦化絶縁膜
は前記フレーム絶縁膜の残余物と共に除去するか、また
は前記フレーム絶縁膜の残余物を除去した後で除去する
ことを特徴とする前記記載の集積回路素子のキャパシタ
製造方法である。
【００３２】また本発明は、前記フレーム絶縁膜の残余
物を除去した後に前記下部電極の表面上に半球形グレー
ンシリコン膜を成膜する段階をさらに含むことを特徴と
する前記記載の集積回路素子のキャパシタ製造方法であ
る。
【００３３】また本発明は、前記コンフォーマルな導電
膜を成膜した後に前記導電膜上に、または前記コンフォ
ーマルな導電膜からなる下部電極の外側壁および内側壁
の全面上に、半球形グレーンシリコン膜を成膜する段階
をさらに含むことを特徴とする前記記載の集積回路素子
のキャパシタ製造方法である。
【００３４】また本発明は、表面段差を有する集積回路
基板上に層間絶縁膜を成膜する段階と、前記層間絶縁膜
をパターニングして前記集積回路基板を露出させるコン
タクトホールを形成する段階と、前記コンタクトホール
内に導電物質より成るコンタクトプラグを形成する段階
と、前記層間絶縁膜及び前記コンタクトプラグを覆う下
部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化膜上
にＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階
と、前記下部犠牲酸化膜、前記ＣＭＰ阻止膜及び前記上
部犠牲酸化膜をパターニングして前記コンタクトプラグ
を露出させるトレンチを形成する段階と、前記トレンチ
内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階
と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電
膜及び前記上部犠牲酸化膜を平坦化させて前記トレンチ
内に下部電極を形成する段階と、前記ＣＭＰ阻止膜の低
い部位上に残存する前記上部犠牲酸化膜の残余物を除去
する段階と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜
を除去して前記下部電極の外側壁を露出させる段階とを
含むことを特徴とする集積回路素子のキャパシタ製造方
法である。
【００３５】また本発明は、前記下部犠牲酸化膜を成膜
する前にエッチング阻止膜を成膜する段階をさらに含
み、前記エッチング阻止膜は前記下部犠牲酸化膜に対し
てエッチング選択比を有する物質を含むことを特徴とす
る前記記載の集積回路素子のキャパシタ製造方法であ
る。
【００３６】また本発明は、前記下部犠牲酸化膜はＢＰ
ＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥ
ＯＳ膜からなる群より選択される少なくとも１種類の膜
で成膜することを特徴とする前記記載の集積回路素子の
キャパシタ製造方法である。
【００３７】また本発明は、前記エッチング阻止膜は窒
化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造
を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜
からなる群より選択される少なくとも１種類の膜を含む
ことを特徴とする前記記載の集積回路素子のキャパシタ
製造方法である。
【００３８】また本発明は、前記ＣＭＰ阻止膜は前記下
部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチン
グ選択比を有する物質で成膜することを特徴とする前記
記載の集積回路素子のキャパシタ製造方法である。
【００３９】また本発明は、前記ＣＭＰ阻止膜は窒化シ
リコン膜、酸化アルミニウム膜、ダイヤモンド構造を有
する炭素膜、窒化アルミニウム膜及び窒化ボロン膜から
なる群より選択される少なくとも１種類の膜を含むこと
を特徴とする前記記載の集積回路素子のキャパシタ製造
方法である。
【００４０】また本発明は、前記下部犠牲酸化膜及び前
記上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、
ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜か
らなる群より選択される少なくとも１種類の膜で成膜す
ることを特徴とする前記記載の集積回路素子のキャパシ
タ製造方法である。
【００４１】また本発明は、前記層間絶縁膜はＢＰＳＧ
膜又はＰＳＧ膜で成膜することを特徴とする前記記載の
集積回路素子のキャパシタ製造方法。
【００４２】また本発明は、前記下部電極の外側壁を露
出させた後に前記下部電極の表面上に半球形グレーンシ
リコン膜を成膜する段階をさらに含むことを特徴とする
前記記載の集積回路素子のキャパシタ製造方法である。
【００４３】また本発明は、セルアレイ領域及び周辺回
路領域を有する集積回路基板を準備する段階と、前記セ
ルアレイ領域内に複数の第１トランジスタを形成する段
階と、前記周辺回路領域内に複数の第２トランジスタを
形成する段階と、前記第１トランジスタの間にセルパッ
ドを形成する段階と、前記第１トランジスタ、前記第２
トランジスタ及び前記セルパッドが形成された前記集積
回路基板の表面を覆う下部層間絶縁膜を成膜する段階
と、前記セルアレイ領域内の前記下部層間絶縁膜上に複
数のビットラインを形成する段階と、前記周辺回路領域
内の前記下部層間絶縁膜上に前記ビットラインより低密
度な複数の局部配線を形成する段階と、前記ビットライ
ン、前記局部配線および前記下部層間絶縁膜上に前記ビ
ットライン及び前記局部配線の表面段差に沿うコンフォ
ーマルな上部層間絶縁膜を成膜する段階と、前記上部層
間絶縁膜及び前記下部層間絶縁膜をパターニングして前
記複数のセルパッドのうち所定のセルパッドを露出させ
るコンタクトホールを形成する段階と、前記コンタクト
ホール内に導電物質より成るコンタクトプラグを形成す
る段階と、前記上部層間絶縁膜及び前記コンタクトプラ
グを覆うエッチング阻止膜を成膜する段階と、前記エッ
チング阻止膜上に下部犠牲酸化膜、ＣＭＰ阻止膜及び上
部犠牲酸化膜を順次成膜する段階と、前記上部犠牲酸化
膜、前記ＣＭＰ阻止膜、前記下部犠牲酸化膜及び前記エ
ッチング阻止膜をパターニングして前記コンタクトプラ
グを露出させる複数のトレンチを形成する段階と、前記
トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜
する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで
前記導電膜及び前記上部犠牲酸化膜を平坦化させて前記
各トレンチ内に下部電極を形成する段階と、前記周辺回
路領域内の前記ＣＭＰ阻止膜の低い部位上に残存する前
記上部犠牲酸化膜の残余物を除去する段階と、前記ＣＭ
Ｐ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電
極の外側壁を露出させる段階とを含むことを特徴とする
集積回路素子のキャパシタ製造方法である。
【００４４】また本発明は、前記エッチング阻止膜及び
前記ＣＭＰ阻止膜は別々に成膜し、各々は窒化シリコン
膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭
素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群
より選択される少なくとも１種類の膜で成膜し、前記下
部犠牲酸化膜及び上部犠牲酸化膜は別々に成膜し、各々
はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ
−ＴＥＯＳ膜からなる群より選択される少なくとも１種
類の膜で成膜することを特徴とする前記記載の集積回路
素子のキャパシタ製造方法である。
【００４５】また本発明は、前記下部電極の外側壁を露
出させた後に前記下部電極の表面上に半球形グレーンシ
リコン膜を成膜する段階をさらに含むことを特徴とする
前記記載の集積回路素子のキャパシタ製造方法である。
【００４６】
【発明の実施の形態】以下、添付した図面を参照して本
発明の好ましい実施形態を詳細に説明する。なお、素子
分離膜及びトランジスタ形成法等、広く知られている工
程は、簡単にまたは省略して説明する。
【００４７】図１〜図８は本発明の一実施形態に係るス
タックキャパシタの製造方法を説明するための断面図で
ある。
【００４８】まず、図１を参照して説明する。集積回路
基板２００、望ましくはシリコン基板または半導体基板
が提供される。ＤＲＡＭ素子作成に際して、半導体基板
は情報を貯えるメモリセルが形成されるセルアレイ領域
及びメモリセルを駆動させるための集積回路が形成され
る周辺回路領域から構成される。素子分離工程により半
導体基板の所定領域に活性領域を限定するための素子分
離膜を成膜する。素子分離工程としてはトレンチアイソ
レーション技術又はＬＯＣＯＳ技術が広く用いられてい
る。
【００４９】セルアレイ領域及び周辺回路領域に複数の
トランジスタ２０２を形成する（発明の明瞭な説明のた
めに図１〜図８の周辺回路領域にのみ複数のトランジス
タを示した）。よく知られるように、セルアレイ領域に
形成されるトランジスタの密度は高く、周辺回路領域に
形成されるトランジスタの密度は低い。このため、セル
アレイ領域内にコンタクトホールを形成する際には、精
巧なフォトリソグラフィー工程が要求される。セルアレ
イ領域にポリシリコン膜のような導電物質膜でセルパッ
ド２０３を形成する。トランジスタ２０２及びセルパッ
ド２０３を形成する工程は既に広く知られているのでこ
れらに対する詳細な説明は省略する。
【００５０】トランジスタ２０２及びセルパッド２０３
を形成した後に、表面上に下部層間絶縁膜２０４を通常
のＣＶＤ技術を使用して約７０００〜９０００Åの厚さ
に成膜する。下部層間絶縁膜２０４は、広く知られてい
るＵＳＧ膜又はＢＰＳＧ膜のような絶縁膜で成膜するの
が望ましい。
【００５１】次に、下部層間絶縁膜２０４上に、選択さ
れたセルパッド（図示せず）を通じてトランジスタのソ
ース（又はドレーン）と電気的に連結されたビットライ
ンパターン２０６を形成する。図面に示すように、セル
アレイ領域に形成されるビットラインパターン２０６の
密度は高く、周辺回路領域に形成されるビットラインパ
ターン２０６の密度は低い。ここで、周辺回路領域に形
成されるビットラインパターン２０６は局部配線の役割
を果たす。
【００５２】ビットラインパターン２０６を含む基板表
面上に上部層間絶縁膜２０８を成膜する。上部層間絶縁
膜２０８はビットラインパターン２０６の表面プロファ
イルに沿って形成されるため凹凸のある表面を有する。
即ち、ビットラインパターン２０６の密度が低い周辺回
路領域に形成される上部層間絶縁膜２０８の表面には段
差「Ｈ1」ができる。上部層間絶縁膜２０８はＢＰＳＧ
膜又はＰＳＧ膜のようなよく知られた酸化膜で成膜する
のが望ましい。例えば、ＢＰＳＧ膜は約４００℃の温度
でＢＰＳＧ物質を蒸着して、ＢＰＳＧ物質を８００〜８
５０℃の温度でリフローさせて成膜する。
【００５３】従来の技術と異なり、この実施形態におい
ては後工程でＣＭＰ阻止膜が成膜されるので上部層間絶
縁膜２０８に対するＣＭＰ工程を省略し得る。
【００５４】以下、図２を参照して説明する。後工程で
形成されるキャパシタの下部電極（下部電極）と接続さ
れるセルパッド２０３を露出させるため、上部層間絶縁
膜２０８及び下部層間絶縁膜２０４をパターニングして
コンタクトホールを形成する。上部層間絶縁膜２０８上
にコンタクトホールを充填する導電膜、例えば、ポリシ
リコン膜を成膜し、上部層間絶縁膜２０８の上部面が露
出するまで導電膜をエッチバックしてコンタクトホール
の内部にコンタクトプラグ２１２を形成する。
【００５５】コンタクトプラグ２１２を形成した後に、
上部層間絶縁膜２０８及びコンタクトプラグ２１２上に
トレンチエッチング阻止膜２１０を１０〜２０００Åの
厚さに成膜する。トレンチエッチング阻止膜２１０は後
工程で成膜される下部犠牲酸化膜に対してエッチング選
択比を有する物質膜、例えば窒化シリコン膜で成膜する
のが望ましい。なお、トレンチエッチング阻止膜２１０
は成膜しなくてもよい。この窒化シリコン膜は下部犠牲
酸化膜をエッチングしてトレンチを形成する時エッチン
グ阻止膜の役割を果たす。しかし、トレンチエッチング
阻止膜２１０は窒化シリコン膜以外の適切な物質膜、例
えば酸化アルミニウム膜、ダイヤモンド構造を有する炭
素膜、窒化アルミニウム膜又は窒化ボロン膜等で成膜し
てもよい。
【００５６】一方、上部層間絶縁膜２０８及び下部層間
絶縁膜２０４を貫通するコンタクトホールを形成する前
に上部層間絶縁膜２０８上にエッチング阻止膜２１０を
成膜してもよい。この際、エッチング阻止膜２１０、上
部層間絶縁膜２０８及び下部層間絶縁膜２０４をパター
ニングしてコンタクトホールを形成する。その後、コン
タクトホール内にコンタクトプラグ２１２を形成する。
【００５７】以下、図３を参照して説明する。エッチン
グ阻止膜２１０及びコンタクトプラグ２１２が形成され
た基板上にフレーム絶縁膜を成膜する。そして、フレー
ム絶縁膜及びエッチング阻止膜２１０をパターニングし
てコンタクトプラグ２１２を露出させるトレンチ２２０
を形成する。
【００５８】フレーム絶縁膜は下部犠牲酸化膜２１４、
ＣＭＰ阻止膜２１６及び上部犠牲酸化膜２１８を順次積
層させて成膜するのが望ましい。下部犠牲酸化膜２１４
の厚さによりキャパシタの下部電極の高さが決定する。
この実施形態では、下部犠牲酸化膜２１４は５０００〜
２００００Åの厚さに成膜するのが好ましい。また、下
部犠牲酸化膜２１４はＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ
膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で成膜す
るのが望ましい。このとき、下部犠牲酸化膜２１４の表
面は図に示すような第２段差「Ｈ2」を有するプロファ
イルを示す。
【００５９】ＣＭＰ阻止膜２１６は絶縁膜に対してエッ
チング選択比を有する物質膜で成膜することが望まし
い。ＣＭＰ阻止膜２１６は窒化シリコン膜であることが
より望ましい。しかし、ＣＭＰ阻止膜２１６は窒化シリ
コン膜以外に酸化アルミニウム膜、ダイヤモンド構造を
有する炭素膜、窒化アルミニウム膜又は窒化ボロン膜等
で成膜してもよい。
【００６０】ＣＭＰ阻止膜２１６は１０〜２０００Åの
厚さに成膜するのが望ましい。後工程で形成されるキャ
パシタの下部電極を電気的に相互隔離するＣＭＰ工程を
実施する際、ＣＭＰ阻止膜２１６はエッチング阻止膜の
役割を果たす。また、これにより、全ての下部電極を均
一な高さにすることができる。上部犠牲酸化膜２１８も
下部犠牲酸化膜２１４と同じくＢＰＳＧ膜、ＵＳＧ膜、
ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で
成膜するのが望ましい。
【００６１】以下、図４を参照して説明する。上部犠牲
酸化膜２１８上にトレンチ２２０を充填する導電膜２２
２ａ、例えばポリシリコン膜を望ましくはＣＶＤを用い
て成膜する。この際、ポリシリコン膜は２０００〜１０
０００Åの厚さに成膜するのが望ましい。
【００６２】図５に示すように、ＣＭＰ工程によりＣＭ
Ｐ阻止膜２１６が露出するまで導電膜２２２ａ及び上部
犠牲酸化膜２１８を平坦化させ、各トレンチ２２０内に
導電膜パターン、即ち下部電極２２４ａを形成する。こ
の際、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上
に上部犠牲酸化膜の残余物２１８ａが残存する。上部犠
牲酸化膜の残余物２１８ａを通常の酸化膜エッチング工
程で除去し、図６に示すように周辺回路領域のＣＭＰ阻
止膜２１６の表面全体を露出させる。
【００６３】ＣＭＰ阻止膜２１６を除去した後に、エッ
チング阻止膜２１０の上部面が露出するまで下部犠牲酸
化膜２１４を除去して図７に示すように下部電極２２４
ａの外側壁を露出させる。エッチング阻止膜２１０は下
部犠牲酸化膜２１４を除去した後に除去してもよい。
【００６４】しかし、従来方法のようにＣＭＰ阻止膜２
１６を成膜しない場合には、２回のＣＭＰ工程が必要と
なる。すなわち、上部犠牲酸化膜２１８の上部面が露出
するまでの第１ＣＭＰ工程と、上部犠牲酸化膜２１８の
低い部位上に残存するポリシリコン等の残余物を完全に
除去するまでの第２ＣＭＰ工程の実施をしなければなら
ない。ここで、第２ＣＭＰ工程は余分なコストを発生さ
せると同時に工程の複雑性を招く。
【００６５】次いで、図８に示すように下部電極２２４
ａの表面積を広げるために通常の方法で下部電極２２４
ａの表面上に半球形グレーンのシリコン膜２２６ａを成
膜する。続けて、下部電極２２４ａ上に表面段差に沿う
コンフォーマルなキャパシタ誘電体膜（図示せず）を成
膜する。この誘電体膜は窒化膜／酸化膜の二層膜、酸化
膜／窒化膜／酸化膜の三層膜、又は酸化タンタル膜（Ｔ
ａ2Ｏ5）のような高誘電体膜で成膜することができる。
そして、誘電体膜上に望ましくは化学気相蒸着工程を使
用して上部電極（図示せず）を形成する。上部電極が形
成された基板上に配線を施し、パッシベーション工程を
通常の方法で実施する。
【００６６】前述したように本発明では、下部犠牲酸化
膜上にＣＭＰ阻止膜を成膜することにより上部層間絶縁
膜２０８に対するＣＭＰ工程が不必要なキャパシタ製造
方法が提供される。その結果、製造工程のコストを低減
させうるだけではなく、製造工程を単純化することもで
きる。
【００６７】次に、図９〜図１２を参照して本発明に係
る他の実施形態を説明する。本発明の第２実施形態は上
記説明した第１実施形態と異なり、シリンダ型キャパシ
タの形成方法に関するものである。図９〜図１２におい
て、図１〜図８に示したものと同一の機能を有する構成
要素に対しては同じ参照番号で表示し、これらに対する
説明は省略する。また、第２実施形態のトレンチを形成
する方法は図１〜図３で説明した第１実施形態のトレン
チを形成する方法と同一である。従って、これらに対す
る説明も省略する。
【００６８】図３に示した第１実施形態と同一方法でト
レンチを形成した後に、図９に示すように、上部犠牲酸
化膜２１８の上部及びトレンチの内部に表面段差に沿う
コンフォーマルな導電膜２２２ｂを成膜する。導電膜２
２２ｂは１００〜１０００Åの厚さを有するポリシリコ
ン膜で成膜するのが望ましい。しかし、導電膜２２２ｂ
の厚さは工程条件により変えてもよい。
【００６９】図１０に示すように、導電膜２２２ｂ上に
トレンチを完全に充填する平坦化絶縁膜２２８ａを成膜
する。平坦化絶縁膜２２８ａは１００〜５０００Åの厚
膜に成膜してトレンチの内部を完全に充填する。この平
坦化絶縁膜２２８ａは後で平坦化工程が実施される際、
トレンチ内部の導電膜２２２ｂを保護する役割を果た
す。平坦化絶縁膜２２８ａはＢＰＳＧ膜、ＵＳＧ膜、Ｐ
ＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜から
なる群より選択される少なくとも１種類の膜が成膜され
ることが望ましい。
【００７０】ＣＭＰ阻止膜２１６の上部面が露出するま
で平坦化絶縁膜２２８ａ、導電膜２２２ｂ及び上部犠牲
酸化膜２１８をＣＭＰ工程で平坦化させ、周辺回路領域
のＣＭＰ阻止膜２１６の低い部位上に残存する上部犠牲
酸化膜の残余物及びＣＭＰ阻止膜２１６を第１実施形態
と同一方法で除去する。
【００７１】ＣＭＰ阻止膜２１６を除去した後に、トレ
ンチの内部に残存する平坦化絶縁膜２２８ａ及び下部犠
牲酸化膜２１４を除去して図１１に示すようにシリンダ
型の下部電極２２４ｂの内面壁及び外側壁を露出させ
る。下部電極の表面積を広げるために、下部電極の露出
した表面上に図１２に示すように半球形グレーンのシリ
コン膜２２６ｂを成膜する。
【００７２】次に、下部電極２２４ｂ上に表面段差に沿
うコンフォーマルな誘電体膜（図示せず）及び上部電極
（図示せず）を順次に形成する。誘電体膜及び上部電極
は本発明の第１実施形態と同一方法で形成する。
【００７３】図１３及び図１４は本発明の第３実施形態
に係るキャパシタ形成方法を説明するための断面図であ
る。本発明の第３実施形態は第２実施形態と同じくシリ
ンダ型のキャパシタ製造方法に関するものである。しか
し、第３実施形態の半球形グレーンのシリコン膜を成膜
する工程段階は、第２実施形態の半球形グレーンのシリ
コン膜を成膜する工程段階と異なる。図１３及び図１４
において、図９〜図１１に示したものと同一の機能を有
する構成要素については同一の参照番号で表示してこれ
らに対する説明は省略する。
【００７４】図１３に示すように、図９の導電膜２２２
ｂに該当する導電膜２２２ｃを成膜した後に、導電膜２
２２ｃ上に半球形グレーンのシリコン膜２２６ｃを成膜
し、半球形グレーンのシリコン膜２２６ｃ上にトレンチ
を完全に充填する平坦化絶縁膜２２８ｂを成膜する。Ｃ
ＭＰ阻止膜２１６の上部面が露出するまで平坦化絶縁膜
２２８ｂ、半球形グレーンのシリコン膜２２６ｃ、導電
膜２２２ｃ及び上部犠牲酸化膜２１８をＣＭＰ工程で平
坦化させ、各トレンチ内にシリンダ型の下部電極２２４
ｃを形成する。次に、周辺回路領域のＣＭＰ阻止膜２１
６の低い部位上に残存する上部犠牲酸化膜及びＣＭＰ阻
止膜２１６を第２実施形態と同一方法で除去する。続い
て、図１４に示すように、シリンダ型の下部電極２２４
ｃ内に残存する平坦化絶縁膜を除去して下部電極２２４
ｃの内面、即ち下部電極２２４ｃの内面に形成された半
球形グレーンのシリコン膜２２６ｃを露出させる。
【００７５】第３実施形態においては、半球形グレーン
のシリコン膜２２６ｃは図１４に示すようにシリンダ型
の下部電極２２４ｃの内壁面にのみ形成される。下部電
極２２４ｃ内に残存する平坦化絶縁膜２２８ｂを除去す
る際に、下部犠牲酸化膜２１４を共に除去してもよい。
【００７６】
【発明の効果】前述したように、本発明によりＣＭＰ工
程の回数を減少させることができ、キャパシタの製造コ
ストを低減させるだけではなく、製造工程を単純化させ
ることが可能になった。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、上部層間絶縁膜を成膜した後の断面
図である。
【図２】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、エッチング阻止膜を成膜した後の断
面図である。
【図３】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、コンタクトプラグを露出させた後の
断面図である。
【図４】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、導電膜を成膜した後の断面図であ
る。
【図５】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、ＣＭＰ阻止膜が露出するまでＣＭＰ
工程を行った後の断面図である。
【図６】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、上部犠牲酸化膜の残余物を除去した
後の断面図である。
【図７】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、下部電極を露出させた後の断面図で
ある。
【図８】 本発明の一実施形態に係るキャパシタの下
部電極形成方法で、下部電極表面上に半球形グレーンの
シリコン膜を成膜した後の断面図である。
【図９】 本発明の他の実施形態に係るキャパシタの
下部電極形成方法で、コンフォーマルな導電膜を成膜し
た後の断面図である。
【図１０】 本発明の他の実施形態に係るキャパシタの
下部電極形成方法で、平坦化絶縁膜を成膜した後の断面
図である。
【図１１】 本発明の他の実施形態に係るキャパシタの
下部電極形成方法で、シリンダ型の下部電極を露出させ
た後の断面図である。
【図１２】 本発明の他の実施形態に係るキャパシタの
下部電極形成方法で、下部電極上に半球形グレーンのシ
リコン膜を成膜した後の断面図である。
【図１３】 本発明のさらに他の実施形態に係るキャパ
シタの下部電極形成方法で、平坦化絶縁膜を成膜した後
の断面図である。
【図１４】 本発明のさらに他の実施形態に係るキャパ
シタの下部電極形成方法で、シリンダ型の下部電極内に
残存する平坦化絶縁膜を除去した後の断面図である。
【符号の説明】
２００ 基板 ２０２ トランジスタ ２０３ セルパッド ２０４ 下部層間絶縁膜 ２０６ ビットラインパターン ２０８ 上部層間絶縁膜 ２１０ エッチング阻止膜 ２１２ コンタクトプラグ ２１４ 下部犠牲酸化膜 ２１６ ＣＭＰ阻止膜 ２１８ 上部犠牲酸化膜 ２１８ａ 上部犠牲酸化膜の残余物 ２２０ トレンチ ２２２ａ、ｂ、ｃ 導電膜 ２２４ａ、ｂ、ｃ 下部電極 ２２６ａ、ｂ、ｃ 半球形グレーンシリコン膜 ２２８ａ、ｂ 平坦化絶縁膜

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 集積回路基板上に表面段差を有する層間
    絶縁膜を成膜する段階と、前記層間絶縁膜を貫通して前
    記集積回路基板と電気的に接続されたコンタクトプラグ
    を形成する段階と、前記層間絶縁膜及び前記コンタクト
    プラグ上にＣＭＰ阻止膜を含むフレーム絶縁膜を成膜す
    る段階と、前記フレーム絶縁膜をエッチングして前記各
    コンタクトプラグを露出させるトレンチを形成する段階
    と、前記トレンチの内部及び前記フレーム絶縁膜上に導
    電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露
    出するまで前記導電膜及び前記フレーム絶縁膜を平坦化
    して前記トレンチの内部に相互隔離した下部電極を形成
    する段階と、前記層間絶縁膜が露出するまで前記フレー
    ム絶縁膜の残余物を除去する段階とを含むことを特徴と
    する集積回路素子のキャパシタ製造方法。
  2. 【請求項２】 前記フレーム絶縁膜を成膜する前に前記
    層間絶縁膜上にエッチング阻止膜を成膜する段階と、前
    記フレーム絶縁膜を除去した後に前記エッチング阻止膜
    を除去する段階とをさらに含むことを特徴とする請求項
    １に記載の集積回路素子のキャパシタ製造方法。
  3. 【請求項３】 前記層間絶縁膜はＢＰＳＧ膜またはＵＳ
    Ｇ膜で成膜することを特徴とする請求項１または請求項
    ２に記載の集積回路素子のキャパシタ製造方法。
  4. 【請求項４】 前記エッチング阻止膜は窒化シリコン
    膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭
    素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群
    より選択される少なくとも１種類の膜を含むことを特徴
    とする請求項２に記載の集積回路素子のキャパシタ製造
    方法。
  5. 【請求項５】 前記ＣＭＰ阻止膜は窒化シリコン膜、酸
    化アルミニウム膜、ダイヤモンド構造を有する炭素膜、
    窒化アルミニウム膜及び窒化ボロン膜からなる群より選
    択される少なくとも１種類の膜を含むことを特徴とする
    請求項１〜４のいずれか１項に記載の集積回路素子のキ
    ャパシタ製造方法。
  6. 【請求項６】 前記ＣＭＰ阻止膜を含む前記フレーム絶
    縁膜を成膜する段階は、前記層間絶縁膜上に下部犠牲酸
    化膜を成膜する段階と、前記下部犠牲酸化膜上に前記Ｃ
    ＭＰ阻止膜を成膜する段階と、前記ＣＭＰ阻止膜上に上
    部犠牲酸化膜を成膜する段階とを含むことを特徴とする
    請求項１〜５のいずれか１項に記載の集積回路素子のキ
    ャパシタ製造方法。
  7. 【請求項７】 前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳ
    Ｇ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からな
    る群より選択される少なくとも１種類の膜で成膜するこ
    とを特徴とする請求項６に記載の集積回路素子のキャパ
    シタ製造方法。
  8. 【請求項８】 前記導電膜及び前記フレーム絶縁膜を平
    坦化する段階は前記ＣＭＰ阻止膜の上部面が露出するま
    で前記導電膜及び前記上部犠牲酸化膜を平坦化すること
    を特徴とする請求項６または請求項７に記載の集積回路
    素子のキャパシタ製造方法。
  9. 【請求項９】 前記層間絶縁膜が露出するまで前記フレ
    ーム絶縁膜の残余物を除去する段階は、前記ＣＭＰ阻止
    膜上に残存する上部犠牲酸化膜の残余物を除去する段階
    と、前記ＣＭＰ阻止膜を除去する段階と、前記下部犠牲
    酸化膜を除去する段階とを含むことを特徴とする請求項
    ６〜８のいずれか１項に記載の集積回路素子のキャパシ
    タ製造方法。
  10. 【請求項１０】 前記導電膜を成膜する段階は、前記フ
    レーム絶縁膜及び前記トレンチの内壁上に表面段差に沿
    うコンフォーマルな導電膜を成膜する段階と、前記導電
    膜に囲まれたトレンチを完全に充填する平坦化絶縁膜を
    成膜する段階であり、前記下部電極内側壁間に残存する
    前記平坦化絶縁膜は前記フレーム絶縁膜の残余物と共に
    除去するか、または前記フレーム絶縁膜の残余物を除去
    する前に除去することを特徴とする請求項１〜９のいず
    れか１項に記載の集積回路素子のキャパシタ製造方法。
  11. 【請求項１１】 前記フレーム絶縁膜の残余物を除去し
    た後に前記下部電極の表面上に半球形グレーンシリコン
    膜を成膜する段階をさらに含むことを特徴とする請求項
    １〜９のいずれか１項に記載の集積回路素子のキャパシ
    タ製造方法。
  12. 【請求項１２】 前記コンフォーマルな導電膜を成膜し
    た後に前記導電膜上に、または前記コンフォーマルな導
    電膜からなる下部電極の外側壁および内側壁の全面上
    に、半球形グレーンシリコン膜を成膜する段階をさらに
    含むことを特徴とする請求項１０に記載の集積回路素子
    のキャパシタ製造方法。
  13. 【請求項１３】 表面段差を有する集積回路基板上に層
    間絶縁膜を成膜する段階と、前記層間絶縁膜をパターニ
    ングして前記集積回路基板を露出させるコンタクトホー
    ルを形成する段階と、前記コンタクトホール内に導電物
    質より成るコンタクトプラグを形成する段階と、前記層
    間絶縁膜及び前記コンタクトプラグを覆う下部犠牲酸化
    膜を成膜する段階と、前記下部犠牲酸化膜上にＣＭＰ阻
    止膜及び上部犠牲酸化膜を順次成膜する段階と、前記上
    部犠牲酸化膜、前記ＣＭＰ阻止膜及び前記下部犠牲酸化
    膜をパターニングして前記コンタクトプラグを露出させ
    るトレンチを形成する段階と、前記トレンチ内部及び前
    記上部犠牲酸化膜上に導電膜を成膜する段階と、前記Ｃ
    ＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記
    上部犠牲酸化膜を平坦化させて前記トレンチ内に下部電
    極を形成する段階と、前記ＣＭＰ阻止膜の低い部位上に
    残存する前記上部犠牲酸化膜の残余物を除去する段階
    と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去し
    て前記下部電極の外側壁を露出させる段階とを含むこと
    を特徴とする集積回路素子のキャパシタ製造方法。
  14. 【請求項１４】 前記下部犠牲酸化膜を成膜する前にエ
    ッチング阻止膜を成膜する段階をさらに含み、前記エッ
    チング阻止膜は前記下部犠牲酸化膜に対してエッチング
    選択比を有する物質を含むことを特徴とする請求項１３
    に記載の集積回路素子のキャパシタ製造方法。
  15. 【請求項１５】 前記下部犠牲酸化膜はＢＰＳＧ膜、Ｐ
    ＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜から
    なる群より選択される少なくとも１種類の膜で成膜する
    ことを特徴とする請求項１３または請求項１４に記載の
    集積回路素子のキャパシタ製造方法。
  16. 【請求項１６】 前記エッチング阻止膜は窒化シリコン
    膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭
    素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群
    より選択される少なくとも１種類の膜を含むことを特徴
    とする請求項１４に記載の集積回路素子のキャパシタ製
    造方法。
  17. 【請求項１７】 前記ＣＭＰ阻止膜は前記下部犠牲酸化
    膜及び前記上部犠牲酸化膜に対してエッチング選択比を
    有する物質で成膜することを特徴とする請求項１３〜１
    ６のいずれか１項に記載の集積回路素子のキャパシタ製
    造方法。
  18. 【請求項１８】 前記ＣＭＰ阻止膜は窒化シリコン膜、
    酸化アルミニウム膜、ダイヤモンド構造を有する炭素
    膜、窒化アルミニウム膜及び窒化ボロン膜からなる群よ
    り選択される少なくとも１種類の膜を含むことを特徴と
    する請求項１３〜１７に記載の集積回路素子のキャパシ
    タ製造方法。
  19. 【請求項１９】 前記下部犠牲酸化膜及び前記上部犠牲
    酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、
    ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群よ
    り選択される少なくとも１種類の膜で成膜することを特
    徴とする請求項１３〜１８のいずれか１項に記載の集積
    回路素子のキャパシタ製造方法。
  20. 【請求項２０】 前記層間絶縁膜はＢＰＳＧ膜又はＰＳ
    Ｇ膜で成膜することを特徴とする請求項１３〜１９のい
    ずれか１項に記載の集積回路素子のキャパシタ製造方
    法。
  21. 【請求項２１】 前記下部電極の外側壁を露出させた後
    に前記下部電極の表面上に半球形グレーンシリコン膜を
    成膜する段階をさらに含むことを特徴とする請求項１３
    〜２０のいずれか１項に記載の集積回路素子のキャパシ
    タ製造方法。
  22. 【請求項２２】 セルアレイ領域及び周辺回路領域を有
    する集積回路基板を準備する段階と、前記セルアレイ領
    域内に複数の第１トランジスタを形成する段階と、前記
    周辺回路領域内に複数の第２トランジスタを形成する段
    階と、前記第１トランジスタの間にセルパッドを形成す
    る段階と、前記第１トランジスタ、前記第２トランジス
    タ及び前記セルパッドが形成された前記集積回路基板の
    表面を覆う下部層間絶縁膜を成膜する段階と、前記セル
    アレイ領域内の前記下部層間絶縁膜上に複数のビットラ
    インを形成する段階と、前記周辺回路領域内の前記下部
    層間絶縁膜上に前記ビットラインより低密度な複数の局
    部配線を形成する段階と、前記ビットライン、前記局部
    配線および前記下部層間絶縁膜上に前記ビットライン及
    び前記局部配線の表面段差に沿うコンフォーマルな上部
    層間絶縁膜を成膜する段階と、前記上部層間絶縁膜及び
    前記下部層間絶縁膜をパターニングして前記複数のセル
    パッドのうち所定のセルパッドを露出させるコンタクト
    ホールを形成する段階と、前記コンタクトホール内に導
    電物質より成るコンタクトプラグを形成する段階と、前
    記上部層間絶縁膜及び前記コンタクトプラグを覆うエッ
    チング阻止膜を成膜する段階と、前記エッチング阻止膜
    上に下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜
    を順次成膜する段階と、前記上部犠牲酸化膜、前記ＣＭ
    Ｐ阻止膜、前記下部犠牲酸化膜及び前記エッチング阻止
    膜をパターニングして前記コンタクトプラグを露出させ
    る複数のトレンチを形成する段階と、前記トレンチ内部
    及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、
    前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及
    び前記上部犠牲酸化膜を平坦化させて前記各トレンチ内
    に下部電極を形成する段階と、前記周辺回路領域内の前
    記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸
    化膜の残余物を除去する段階と、前記ＣＭＰ阻止膜及び
    前記下部犠牲酸化膜を除去して前記下部電極の外側壁を
    露出させる段階とを含むことを特徴とする集積回路素子
    のキャパシタ製造方法。
  23. 【請求項２３】 前記エッチング阻止膜及び前記ＣＭＰ
    阻止膜は別々に成膜し、各々は窒化シリコン膜、酸化ア
    ルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化
    アルミニウム膜及び窒化ボロン膜からなる群より選択さ
    れる少なくとも１種類の膜で成膜し、前記下部犠牲酸化
    膜及び前記上部犠牲酸化膜は別々に成膜し、各々はＢＰ
    ＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥ
    ＯＳ膜からなる群より選択される少なくとも１種類の膜
    で成膜することを特徴とする請求項２２に記載の集積回
    路素子のキャパシタ製造方法。
  24. 【請求項２４】 前記下部電極の外側壁を露出させた後
    に前記下部電極の表面上に半球形グレーンシリコン膜を
    成膜する段階をさらに含むことを特徴とする請求項２２
    または請求項２３に記載の集積回路素子のキャパシタ製
    造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
JP2010226130A (ja) * 2010-05-31 2010-10-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
KR101039136B1 (ko) 2004-12-20 2011-06-03 주식회사 하이닉스반도체 코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의제조방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576909B2 (en) * 1998-07-16 2009-08-18 Imra America, Inc. Multimode amplifier for amplifying single mode light
KR100319170B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
KR100465865B1 (ko) * 2000-06-30 2005-01-13 주식회사 하이닉스반도체 반도체메모리장치의 스토리지노드 전극 제조방법
KR100338958B1 (ko) * 2000-08-31 2002-06-01 박종섭 반도체 소자의 커패시터 형성 방법
KR100477807B1 (ko) * 2002-09-17 2005-03-22 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
US6986287B1 (en) * 2002-09-30 2006-01-17 Nanodynamics Inc. Method and apparatus for strain-stress sensors and smart skin for aircraft and space vehicles
KR100476932B1 (ko) * 2002-10-02 2005-03-16 삼성전자주식회사 커패시터를 포함하는 반도체 소자의 제조 방법
US6927135B2 (en) * 2002-12-18 2005-08-09 Micron Technology, Inc. Methods of fabricating multiple sets of field effect transistors
US20050084990A1 (en) * 2003-10-16 2005-04-21 Yuh-Turng Liu Endpoint detection in manufacturing semiconductor device
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100539268B1 (ko) * 2004-06-24 2005-12-27 삼성전자주식회사 반도체 메모리 소자의 제조 방법
US7297639B2 (en) 2005-09-01 2007-11-20 Micron Technology, Inc. Methods for etching doped oxides in the manufacture of microfeature devices
US7425486B2 (en) * 2005-11-21 2008-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a trench capacitor
US7547598B2 (en) * 2006-01-09 2009-06-16 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
KR100799125B1 (ko) 2006-05-30 2008-01-29 주식회사 하이닉스반도체 캐패시터를 구비한 반도체 소자의 제조방법
KR100979243B1 (ko) * 2008-04-29 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2010165742A (ja) * 2009-01-13 2010-07-29 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR20120062988A (ko) * 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 반도체 장치 제조방법
JP2013026599A (ja) * 2011-07-26 2013-02-04 Elpida Memory Inc 半導体装置の製造方法
CN102922415B (zh) * 2011-08-10 2015-05-13 无锡华润上华科技有限公司 延长研磨垫使用周期的化学机械研磨方法
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
JP2015053337A (ja) * 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9972633B2 (en) * 2016-01-27 2018-05-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
KR102625567B1 (ko) 2018-08-20 2024-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN114975450A (zh) * 2022-06-22 2022-08-30 福建省晋华集成电路有限公司 半导体存储装置及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
JPH1126713A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000068471A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000260957A (ja) * 1999-03-12 2000-09-22 Hitachi Ltd 半導体装置の製造方法
JP2000307078A (ja) * 1999-04-20 2000-11-02 Nec Corp 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170234A (en) 1984-07-03 1992-12-08 Texas Instruments Incorporated High density dynamic RAM with trench capacitor
EP0750347B1 (en) 1987-06-17 2002-05-08 Fujitsu Limited Dynamic random access memory device and method of producing the same
US5286344A (en) * 1992-06-15 1994-02-15 Micron Technology, Inc. Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
JPH08316430A (ja) 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
US5643819A (en) * 1995-10-30 1997-07-01 Vanguard International Semiconductor Corporation Method of fabricating fork-shaped stacked capacitors for DRAM cells
US5668036A (en) 1996-06-21 1997-09-16 Vanguard International Semiconductor Corporation Fabrication method of the post structure of the cell for high density DRAM
US5763304A (en) 1996-10-07 1998-06-09 Vanguard International Semiconductor Corporation Method for manufacturing a capacitor with chemical mechanical polishing
US6198122B1 (en) * 1997-02-21 2001-03-06 Kabushiki Kaisha Toshiba Semiconductor memory and method of fabricating the same
KR100244288B1 (ko) * 1997-06-05 2000-02-01 김영환 반도체소자의 커패시터 제조방법
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
KR100292938B1 (ko) * 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
JPH1126713A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000068471A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000260957A (ja) * 1999-03-12 2000-09-22 Hitachi Ltd 半導体装置の製造方法
JP2000307078A (ja) * 1999-04-20 2000-11-02 Nec Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
KR101039136B1 (ko) 2004-12-20 2011-06-03 주식회사 하이닉스반도체 코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의제조방법
JP2010226130A (ja) * 2010-05-31 2010-10-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

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