KR102625567B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 형성된 제1 트렌치 내벽에 도전 물질을 포함하는 비아를 형성한다. 상기 비아를 커버하면서 상기 제1 트렌치를 부분적으로 채우며, 편평하지 않는 상면을 갖는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 층간 절연막 상에 연마 저지막을 형성한다. 상기 연마 저지막 상에 상기 제1 트렌치의 나머지 부분을 채우는 제2 층간 절연막을 형성한다. 상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막을 평탄화한다. 상기 제1 트렌치 내부에 형성된 상기 연마 저지막 부분을 제외한 나머지 상기 연마 저지막 부분들이 제거될 때까지, 건식 식각 공정을 통해 상기 연마 저지막 및 상기 제1 및 제2 층간 절연막들을 식각한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다.
CMOS 이미지 센서(CIS) 제조 시, 콘택 플러그 형성을 위한 트렌치를 형성하고, 상기 트렌치의 내벽에 금속막을 증착한다음, 상기 트렌치의 나머지 부분을채우는 절연막을 형성한다. 그런데, 상기 콘택 플러그 형성 시 패드도 함께 형성할 수 있으며, 이들에 의해 상기 절연막의 상면이 불균일하여 평탄화공정이 필요하다. 상기 트렌치는 넓고 깊게 형성되므로 이를 채우기 위해서는 상기 절연막이 너무 큰 두께로 형성되어야 하며, 이에 따라 상기 평탄화 공정 시 위치에 따른 상기 절연막의 높이 산포가 발생한다.
본 발명의 일 과제는 개선된 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 것이다.
상기한 일 과제를 해결하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 형성된 제1 트렌치 내벽에 도전 물질을 포함하는 비아를 형성할 수 있다. 상기 비아를 커버하면서 상기 제1 트렌치를 부분적으로 채우며, 편평하지 않는 상면을 갖는 제1 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 제1 층간 절연막 상에 연마 저지막을 형성할 수 있다. 상기 연마 저지막 상에 상기 제1 트렌치의 나머지 부분을 채우는 제2 층간 절연막을 형성할 수 있다. 상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막을 평탄화할 수 있다. 상기 제1 트렌치 내부에 형성된 상기 연마 저지막 부분을 제외한 나머지 상기 연마 저지막 부분들이 제거될 때까지, 건식 식각 공정을 통해 상기 연마 저지막 및 상기 제1 및 제2 층간 절연막들을 식각할 수 있다.
상기한 일 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 픽셀 영역 및 입출력 영역을 포함하는 기판의 상기 입출력 영역을 관통하는 개구를 형성할 수 있다. 상기 개구의 내벽 및 상기 기판의 픽셀 영역 상면에 비아 및 간섭 방지 패턴을 각각 형성할 수 있다. 상기 비아 및 상기 간섭 방지 패턴을 커버하는 제1 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 제1 층간 절연막 상에 연마 저지막을 형성할 수 있다. 상기 연마 저지막 상에 상기 개구의 나머지 부분을 채우는 제2 층간 절연막을 형성할 수 있다. 상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막을 평탄화할 수 있다. 건식 식각 공정을 통해 상기 연마 저지막 및 상기 제1 및 제2 층간 절연막들을 식각할 수 있다.
상기한 일 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면들을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴을 형성할 수 있다. 상기 기판의 제1 면 상에 배선 구조물들을 포함하는 제1 층간 절연막을 형성할 수 있다. 상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중에서 적어도 일부를 노출시키는 개구를 형성할 수 있다. 상기 노출된 배선 구조물 일부 및 상기 개구의 측벽 상에 비아를 형성하고, 상기 기판의 제2 면에 인접한 상기 픽셀 분리 패턴의 상면에 간섭 방지 패턴을 형성할 수 있다. 상기 비아 및 상기 간섭 방지 패턴을 커버하는 제2 층간 절연막을 상기 기판의 제2 면 상에 형성할 수 있다. 상기 제2 층간 절연막 상에 연마 저지막을 형성할 수 있다. 상기 연마 저지막 상에 상기 개구의 나머지 부분을 채우는 제3 층간 절연막을 형성할 수 있다. 상기 연마 저지막이 노출될 때까지 상기 제3 층간 절연막을 평탄화할 수 있다. 건식 식각 공정을 통해 상기 연마 저지막 및 상기 제2 및 제3 층간 절연막들을 식각할 수 있다.
상기한 다른 과제를 해결하기 위한 예시적인 실시예들에 따른 반도체 장치는, 픽셀 영역 및 입출력 영역을 포함하는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴, 상기 기판의 입출력 영역을 관통하는 개구의 내벽에 형성되며 도전 물질을 포함하는 제1 비아, 상기 픽셀 분리 패턴 상에 형성되며 도전 물질을 포함하는 간섭 방지 패턴, 상기 제1 비아 및 상기 간섭 방지 패턴을 커버하면서 상기 기판 상에 형성되며, 상기 개구 내의 제1 부분은 오목한 상면을 갖고 상기 개구 외의 제2 부분은 편평한 상면을 갖는 제1 층간 절연막, 상기 제1 층간 절연막 제1 부분 상에 형성된 연마 저지 패턴, 및 상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우며, 상기 제1 층간 절연막 제2 부분의 상면과 동일한 높이의 상면을 갖는 절연 패턴을 포함할 수 있다.
상기한 다른 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면들을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴, 상기 기판의 제1 면 상에 형성되어 내부에 배선 구조물들을 수용하는 제1 층간 절연막, 상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중 적어도 일부를 노출시키는 개구의 내벽에 형성되며 도전 물질을 포함하는 비아, 상기 기판의 제2 면에 인접한 상기 픽셀 분리 패턴의 상면에 형성되며 도전 물질을 포함하는 간섭 방지 패턴, 상기 비아 및 상기 간섭 방지 패턴을 커버하면서 상기 기판의 제2 면 상에 형성된 제2 층간 절연막, 상기 개구 내의 상기 제2 층간 절연막 부분 상에 형성된 연마 저지 패턴, 및 상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우는 절연 패턴을 포함할 수 있다.
상기한 다른 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 픽셀 영역, 패드 영역 및 입출력 영역을 포함하는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴, 상기 기판 하부에 형성되어 내부에 배선 구조물들을 수용하는 제1 층간 절연막, 상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중 적어도 일부를 노출시키는 개구의 내벽에 형성되며 도전 물질을 포함하는 제1 비아, 상기 픽셀 분리 패턴의 상면에 형성되며 도전 물질을 포함하는 간섭 방지 패턴, 상기 기판 상에 형성된 트렌치를 채우며 도전 물질을 포함하는 패드, 상기 비아, 상기 패드 및 상기 간섭 방지 패턴을 커버하면서 상기 기판 상에 형성된 제2 층간 절연막, 상기 개구 내의 상기 제2 층간 절연막 부분 상에 형성된 연마 저지 패턴, 및 상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우는 절연 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 방법으로 제조된 반도체 장치에서, 픽셀 영역 내에 형성되는 컬러 필터, 유기 포토 다이오드 및 마이크로 렌즈 등이 위치에 따른 산포 없이 균일한 높이에 형성될 수 있으며, 이들을 포함하는 상기 반도체 장치는 개선된 특성을 가질 수 있다.
도 1 내지 도 20은 예시적인 실시예들에 따른 반도체 장치, 보다 구체적으로는 이미지 센서의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 21은 예시적인 실시예들에 따른 반도체 장치, 보다 구체적으로는 이미지 센서를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 20은 예시적인 실시예들에 따른 반도체 장치, 보다 구체적으로는 이미지 센서의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 1 및 14는 평면도들이고, 도 2-13 및 15-20은 단면도들이다.
구체적으로 도2, 4, 7, 9-13, 15 및 19는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 3, 5, 8, 16-18 및 20은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
이하에서는, 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 제1 내지 제3 영역들(I, II, III)을 포함하는 제1 기판(100) 내에 픽셀 분리 패턴(110), 관통 비아(140) 및 포토 다이오드(150)를 형성할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 일 실시예에 있어서, 제1 기판(100)에는 p형 불순물이 도핑될 수 있다.
제1 기판(100)의 제1 영역(I)은 상면에서 보았을 때, 정사각형 혹은 직사각형 형상을 가질 수 있고, 제2 영역(II)은 제1 영역(I)을 둘러쌀 수 있으며, 제3 영역(III)은 제2 영역(II)을 둘러쌀 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않을 수 있다. 이하에서는, 제1 내지 제3 영역들(I, II, III)은 제1 기판(100) 내부뿐만 아니라, 그 상하부의 공간까지 모두 포함하는 개념으로 사용하기로 한다.
예시적인 실시예들에 있어서, 제1 영역(I)은 픽셀들이 형성되는 픽셀 영역일 수 있고, 제2 영역(II)은 상기 픽셀들의 전기적 특성을 조사하는 데 사용되는 패드들이 형성되는 패드 영역일 수 있으며, 제3 영역(III)은 상기 픽셀들에 전기적 신호를 입력하거나 혹은 상기 픽셀들로부터 전기적 신호가 출력되는 도전 구조물들이 형성된 입출력 영역일 수 있다. 한편, 제1 기판(100)은 제1 면(102) 및 이에 대향하는 제2 면(104)을 포함할 수 있다.
픽셀 분리 패턴(110) 및 관통 비아(140)는 제1 기판(100)의 제1 영역(I) 내에서 제1 면(102)으로부터 상기 제3 방향을 따라 아래로 연장되는 제1 및 제2 트렌치들을 형성하고 이들을 각각 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 픽셀 분리 패턴(110)은 상면에서 보았을 때 상기 제1 및 제2 방향들로 배열된 격자 형상을 가질 수 있으며, 다만 일부가 절단된 절단부를 포함할 수 있다. 한편, 관통 비아(140)는 상기 격자 형상의 픽셀 분리 패턴(110)의 절단부에 픽셀 분리 패턴(110)과 이격되도록 형성될 수 있다. 픽셀 분리 패턴(110)과 관통 비아(140)는 함께 단위 픽셀이 형성되는 영역을 정의할 수 있으며, 제1 영역(I) 내에서 상기 단위 픽셀 영역은 상기 각 제1 및 제2 방향들을 따라 복수 개로 배열될 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 패턴(110)은 예를 들어, 산화물 혹은 질화물과 같은 절연 물질, 혹은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 이와는 달리, 픽셀 분리 패턴(110)은 불순물이 도핑된 폴리실리콘, 혹은 금속, 금속 질화물과 같은 도전성 물질을 포함할 수도 있다.
관통 비아(140)는 상기 제2 트렌치의 내벽에 형성된 제1 절연막(120) 및 상기 제2 트렌치의 나머지 부분을 채우도록 제1 절연막(120) 상에 형성된 제1 도전 패턴(130)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 절연막(120)은 예를 들어, 실리콘 산화물, 금속 산화물 등과 같은 산화물, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 도전 패턴(130)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함할 수 있다.
일 실시예에 있어서, 포토 다이오드(150)는 n형 불순물이 도핑된 제1 불순물 영역 및 p형 불순물이 도핑된 제2 불순물 영역이 순차적으로 적층된 구조를 가질 수 있다. 도면 상에서는 포토 다이오드(150)가 제1 기판(100)의 제1 및 제2 면들(102, 104) 사이의 가운데 부분에 형성된 것이 도시되어 있으나 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예를 들어, 포토 다이오드(150)는 제1 기판(100)의 제1 면(102)으로부터 상기 제3 방향을 따라 하부로 연장될 수 있으며, 제2 면(104)으로부터는 이격될 수 있다.
한편, 제1 면(102)에 인접하는 제1 기판(100)의 상부에는 소자 분리 패턴(도시되지 않음), 트랜지스터들(도시되지 않음), 및 플로팅 확산 영역(Floating Diffusion: FD)(도시되지 않음)이 더 형성될 수 있다. 이때, 상기 트랜지스터들은 예를 들어, 전송(transfer) 트랜지스터, 증폭(source follower) 트랜지스터, 리셋(reset) 트랜지스터, 및 선택(select) 트랜지스터를 포함할 수 있다. 상기 플로팅 확산 영역은 제1 기판(100)과 다른 도전형의 불순물, 즉 n형 불순물이 도핑될 수 있다.
도 4 및 도 5를 참조하면, 제1 기판(100)의 제1 면(102) 상에 제1 내지 제3 배선 구조물들(160, 170, 180)을 수용하는 제1 층간 절연막(200)을 형성할 수 있다.
제1 내지 제3 배선 구조물들(160, 170, 180)은 각각 제1 내지 제3 영역들(I, II, III) 내에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배선 구조물(160)은 관통 비아(140) 및/또는 픽셀 분리 패턴(110)에 상기 제3 방향으로 오버랩되도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 다양한 레이아웃으로 형성될 수 있다.
도면 상에서는, 각 제1 및 제2 배선 구조물들(160, 170)이 상기 제3 방향으로 4개의 층들에 형성되고, 제3 배선 구조물(180)은 상기 제3 방향으로 2개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 각 제1 내지 제3 배선 구조물들(160, 170, 180)은 임의의 복수의 층들에 형성될 수 있다. 한편, 복수의 층들에 각각 형성된 제1 배선 구조물들(160), 복수의 층들에 각각 형성된 제2 배선 구조물들(170), 및 복수의 층들에 각각 형성된 제3 배선 구조물들(180)은 제1 층간 절연막(200) 내에 형성되어 이들 사이에 각각 형성된 제1 비아들(도시되지 않음)을 통해 서로 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 배선 구조물들(160, 170, 180) 및 상기 제1 비아들은 듀얼 다마신 혹은 싱글 다마신 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 관통 비아(140)는 제1 층간 절연막(200) 내에 형성된 제1 콘택 플러그(190)를 통해 제1 배선 구조물(160)에 전기적으로 연결될 수 있다. 또한, 상기 플로팅 확산 영역 역시 제1 층간 절연막(200) 내에 형성된 제2 콘택 플러그(도시되지 않음)를 통해 제1 배선 구조물(160)에 전기적으로 연결될 수 있다.
도 6을 참조하면, 서로 대향하는 제3 및 제4 면들(302, 304)을 갖는 제2 기판(300)의 제3 면(302) 상에 제4 및 제5 배선 구조물들(310, 320)을 수용하는 제2 층간 절연막(330)을 형성할 수 있다.
제4 및 제5 배선 구조물들(310, 320)은 각각 제2 및 제3 영역들(II, III) 내에 형성될 수 있다. 도면 상에서는, 각 제4 및 제5 배선 구조물들(310, 320)이 상기 제3 방향으로 3개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 각 제4 및 제5 배선 구조물들(310, 320)은 임의의 복수의 층들에 형성될 수 있다. 한편, 복수의 층들에 각각 형성된 제4 배선 구조물들(310), 복수의 층들에 각각 형성된 제5 배선 구조물들(320)은 제2 층간 절연막(330) 내에 형성되어 이들 사이에 각각 형성된 제2 비아들(도시되지 않음)을 통해 서로 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제4 및 제5 배선 구조물들(310, 320) 및 상기 제2 비아들은 듀얼 다마신 혹은 싱글 다마신 공정에 의해 형성될 수 있다.
도 7 및 도 8을 참조하면, 제1 기판(100) 상의 제1 층간 절연막(200)과 제2 기판(300) 상의 제2 층간 절연막(330)을 서로 본딩한 후, 제1 기판(100)의 제2 면(104)에 인접한 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 층간 절연막들(200, 330)은 본딩막(도시되지 않음)을 통해 서로 본딩될 수 있다. 이와는 달리, 제1 및 제2 층간 절연막들(200, 330)은 별도의 본딩막 없이 서로 본딩될 수도 있다. 제1 및 제2 층간 절연막들(200, 330)을 서로 본딩한 후, 제1 기판(100)의 제2 면(104)이 상부를 향하도록 상기 본딩된 구조물을 뒤집을 수 있으며, 이하에서는 제1 기판(100)의 제2 면(104)이 상부를 향하는 것으로 간주하고 기술하도록 한다.
예시적인 실시예들에 있어서, 제1 기판(100)의 제2 면(104)에 인접한 부분은 그라인딩(grinding) 공정과 같은 연마 공정을 통해 제거될 수 있다. 이에 따라, 픽셀 분리 패턴(110) 및 관통 비아(140)가 노출될 수 있으며, 이들은 각각 제1 기판(100)을 관통할 수 있다.
특히, 상기 연마 공정에 의해서 관통 비아(140)에 포함된 제1 도전 패턴(130)의 상면을 커버하는 제1 절연막(120) 부분도 함께 제거되어 제1 절연 패턴(125)이 형성될 수 있다. 이에 따라, 관통 비아(140)는 제1 도전 패턴(130) 및 이의 측벽을 커버하는 제1 절연 패턴(125)을 포함할 수 있다.
도 9를 참조하면, 제1 기판(100)의 제2 면(104)에 인접한 상부를 관통하는 제3 트렌치(332), 제3 트렌치(332)에 인접하며 제1 기판(100)을 관통하여 제2 배선 구조물(170)을 노출시키는 제1 개구(334), 및 제1 기판(100) 및 제1 층간 절연막(200)을 관통하여 제3 및 제5 배선 구조물들(180, 320)을 동시에 노출시키는 제2 개구(336)를 형성할 수 있다.
제3 트렌치(332) 및 제1 및 제2 개구들(334, 336)은 제1 기판(100)의 제2 면(104) 상에 예를 들어, 포토레지스트 패턴과 같은 식각 마스크를 형성하고, 이를 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이때, 제3 트렌치(332) 및 제1 개구(334)는 제2 영역(II) 내에 형성될 수 있으며, 제2 개구(336)는 제3 영역(III) 내에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(336)는 제1 개구(334)에 비해 큰 폭을 가질 수 있다.
도 10을 참조하면, 제3 트렌치(332)를 채우는 제2 도전 패턴(342)을 제1 기판(100)의 제2 면(104) 상에 형성하고, 제1 개구(334)를 채우며 제2 도전 패턴(342)의 하면에 접촉하는 제3 비아(344)를 형성하며, 제2 개구(336)의 내벽 및 제1 기판(100)의 제2 면(104) 상에 제4 비아(346)를 형성하고, 픽셀 분리 패턴(110) 상에 간섭 방지 패턴(348)을 형성할 수 있다.
구체적으로, 제3 트렌치(332) 및 제1 및 제2 개구들(334, 336)이 형성된 제1 기판(100)의 제2 면(104) 및 픽셀 분리 패턴(110) 상에 제2 도전막을 형성하고 이를 패터닝함으로써, 제1 내지 제3 영역들(I, II, III) 내에 각각 간섭 방지 패턴(348), 제2 도전 패턴(342) 및 제3 비아(344), 및 제4 비아(346)를 형성할 수 있다.
예시적인 실시예들에 있어서, 간섭 방지 패턴(348)은 픽셀 분리 패턴(110)에 상기 제3 방향으로 오버랩되도록 그 상면에 형성될 수 있다. 이에 따라, 간섭 방지 패턴(348) 역시 상면에서 보았을 때, 일부가 절단된 격자 형상을 가질 수 있다. 간섭 방지 패턴(348)은 하나의 픽셀로 진입하는 광이 이에 인접하는 픽셀로 진입하지 못하도록 일종의 장벽 역할을 수행함으로써, 인접 픽셀들 사이의 광 간섭을 방지할 수 있다.
제2 도전 패턴(342)은 제3 트렌치(332)를 채울 수 있으며 이에 인접한 제1 기판(100)의 제2 면(104) 부분 상에 형성될 수 있다. 제3 비아(344)는 제1 개구(334)를 채울 수 있으며, 하부의 제2 배선 구조물(170) 및 상부의 제2 도전 패턴(342)에 접촉할 수 있다.
한편, 제2 개구(336)는 제1 개구(334)에 비해 큰 폭을 가질 수 있으며, 제3 트렌치(332)에 비해 큰 깊이를 가질 수 있다. 이에 따라, 상기 제2 도전막은 제3 트렌치(332) 및 제1 개구(334)는 모두 채울 수 있으나 제2 개구(336)는 모두 채울 수 없으며, 이에 따라 제2 개구(336) 내에 형성되는 제4 비아(346)는 제2 개구(336)의 측벽 및 제2 개구(336)에 의해 노출된 제3 및 제5 배선 구조물들(180, 320)의 상면들 상에 컨포멀하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전막은 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
한편, 제3 트렌치(332)에 상기 제3 방향으로 오버랩되는 제2 도전 패턴(342) 부분은 제3 트렌치(332)의 깊이에 따라 상면이 오목할 수 있으며, 상기 부분 상에는 제3 도전 패턴(350)이 더 형성될 수 있다. 이에 따라, 순차적으로 적층된 제2 및 제3 도전 패턴들(342, 350)은 패드(355)를 형성할 수 있다.
일 실시예에 있어서, 제3 도전 패턴(350)은 제2 도전 패턴(342) 상에 제3 도전막을 형성하고 이를 식각함으로써 형성될 수 있다. 제3 도전 패턴(350)은 예를 들어, 알루미늄과 같은 금속을 포함할 수 있다.
도 11을 참조하면, 간섭 방지 패턴(348), 패드(355), 제4 비아(346) 및 제1 기판(100)의 제2 면(104) 상에 제3 층간 절연막(360)을 형성한 후, 제3 층간 절연막(360) 상에 연마 저지막(370) 및 제4 층간 절연막(380)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 제3 층간 절연막(360)은 제2 개구(336)를 모두 채우지 않을 수 있으며, 이에 따라 제2 개구(336) 내에서 오목한 상면을 가질 수 있다. 또한, 제3 층간 절연막(360)은 제1 기판(100)의 제2 면(104) 상에 형성된 간섭 방지 패턴(348) 및 패드(355) 상에서 볼록한 상면을 가질 수 있다. 이에 따라, 제3 층간 절연막(360)은 전체적으로 편평하지 않고 굴곡진 상면을 가질 수 있다.
이에 따라, 제3 층간 절연막(360) 상면에 적층되는 연마 저지막(370) 및 제4 층간 절연막(380) 역시 편평하지 않고 굴곡진 상면을 가질 수 있다. 한편, 연마 저지막(370)은 제3 및 제4 층간 절연막들(360, 380)에 비해 얇은 두께로 형성될 수 있으며, 이에 따라 제2 개구(336)를 모두 채우지 않고 제3 층간 절연막(360) 상에 컨포멀하게 형성될 수 있다. 다만, 제4 층간 절연막(380)은 제2 개구(336)의 나머지 부분을 모두 채울 수 있도록 충분한 두께로 형성될 수 있다.
제3 및 제4 층간 절연막들(360, 380)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 및 제4 층간 절연막들(360, 380)은 서로 동일한 물질을 포함할 수 있다. 이와는 달리, 제3 및 제4 층간 절연막들(360, 380)은 서로 다른 물질을 포함할 수도 있으나, 이 경우 이들은 서로 낮은 식각 선택비를 가질 수 있다.
예시적인 실시예들에 있어서, 연마 저지막(370)은 제4 층간 절연막(380)에대해 높은 연마 선택비, 예를 들어 대략 10: 1 이상의 연마 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 연마 저지막(370)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN),등과 같은 질화물, 혹은 실리콘 탄화물(SiC), 실리콘 산탄물(SiOC) 등과 같은 탄화물을 포함할 수 있다.
도 12를 참조하면, 연마 저지막(370)이 노출될 때까지 제4 층간 절연막(380)에 대해 연마 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 연마 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 포함할 수 있다. 상기 CMP 공정은 예를 들어, 세륨 산화물(CeOx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlxOy), 지르코늄 산화물(ZrOx) 등의 슬러리를 사용하여 수행될 수 있다. 상기 CMP 공정에서 제4 층간 절연막(380) 및 연마 저지막(370)은 대략 10: 1 이상의 높은 연마 선택비를 가질 수 있으며, 이에 따라 상기 CMP 공정은 연마 저지막(370)이 노출될 때까지 효율적으로 수행될 수 있다.
연마 저지막(370)은 편평하지 않고 굴곡진 상면을 가지므로, 상기 연마 공정을 수행한 후, 제4 층간 절연막(380)은 모두 제거되지 않고 일부가 연마 저지막(370) 상에 잔류할 수 있다.
도 13을 참조하면, 연마 저지막(370) 중에서 제2 개구(336) 내에 형성된 부분을 제외한 나머지 부분이 모두 제거될 때까지, 연마 저지막(370), 상기 잔류하는 제4 층간 절연막(380) 부분, 및 제3 층간 절연막(360)을 제거할 수 있다.
예시적인 실시예들에 있어서, 연마 저지막(370) 및 제3 및 제4 층간 절연막들(360, 380)은 건식 식각 공정을 통해 제거할 수 있다. 이때, 상기 건식 식각 공정은 연마 저지막(370)과 제3 및 제4 층간 절연막들(360, 380) 사이에 낮은 식각 선택비, 즉 대략 0.5: 1.5 내지 1.5: 0.5인 식각 선택비를 갖는 식각 가스를 사용하여 수행될 수 있다. 이에 따라, 상기 식각 공정에서 연마 저지막(370)과 제3 및 제4 층간 절연막들(360, 380)은 서로 유사한 속도로 식각될 수 있으므로, 상기 식각 공정 후 잔류하는 제3 층간 절연막(360)의 상면은 평탄할 수 있다. 즉, 예를 들어, CMP 공정과 같은 평탄화 공정 대신에 건식 식각 공정을 통해서, 제3 층간 절연막(360)은 편평한 상면을 가질 수 있다. 상기 식각 가스는 예를 들어, CF4, CHF3, O2 등을 포함할 수 있다.
한편, 상기 식각 공정 후 제2 개구(336) 내에는 제4 비아(346) 및 제3 층간 절연막(360) 외에도, 각각 연마 저지막(370) 및 제4 층간 절연막(380)이 잔류하여 연마 저지 패턴(375) 및 제2 절연 패턴(385)이 형성될 수 있다.
도 14 내지 도 16을 참조하면, 제3 층간 절연막(360), 연마 저지 패턴(375) 및 제2 절연 패턴(385) 상에 제5 층간 절연막(400)을 형성한 후, 제3 및 제5 층간 절연막들(360, 400)을 관통하여 관통 비아(140)에 접촉하는 제3 콘택 플러그(410)를 형성할 수 있다.
관통 비아(140)는 상면에서 보았을 때 일부가 절단된 격자 형상을 갖는 픽셀 분리 패턴(110)의 상기 절단부에 형성될 수 있으며, 이에 따라 제3 콘택 플러그(410) 역시 픽셀 분리 패턴(110)의 상기 절단부에 상기 제3 방향으로 오버랩되도록 형성되어, 픽셀 분리 패턴(110)과는 상기 제3 방향으로 오버랩되지 않을 수 있다.
제5 층간 절연막(400)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제3 콘택 플러그(410)는 예를 들어, 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 17을 참조하면, 제5 층간 절연막(400)을 제거하여 제3 층간 절연막(360), 연마 저지 패턴(375) 및 제2 절연 패턴(385)의 상면과, 제3 콘택 플러그(410)의 상부를 노출시킨 후, 이들 상에 제3 절연막(420)을 형성할 수 있다.
제3 절연막(420)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제3 절연막(420) 및 제3 층간 절연막(360)을 관통하는 컬러 필터(430)를 형성할 수 있다. 예시적인 실시예들에 있어서, 컬러 필터(430)는 픽셀 분리 패턴(110) 및 관통 비아(140)에 의해 정의되는 단위 픽셀 영역 내에 형성될 수 있으며, 픽셀 분리 패턴(110) 및 관통 비아(140)와는 상기 제3 방향으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 컬러 필터(430)는 적색 필터 혹은 청색 필터일 수 있다.
도 18을 참조하면, 제3 절연막(420) 및 컬러 필터(430) 상에 제4 절연막(450)을 형성한 후, 제3 콘택 플러그(410) 상면이 노출될 때까지 제4 절연막(450)을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정을 포함할 수 있으며, 상기 CMP 공정 시 제3 콘택 플러그(410) 상면에 형성된 제3 절연막(420) 부분도 함께 제거되어 제3 절연 패턴(425)이 잔류할 수 있다. 이에 따라, 제3 절연 패턴(425)은 제3 콘택 플러그(410)의 상부 측벽을 커버할 수 있다.
제4 절연막(450)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 19 및 도 20을 참조하면, 제1 영역(I) 내에서 제4 절연막(450), 제3 절연 패턴(425) 및 제3 콘택 플러그(410) 상에 제1 투명 전극(460), 유기막(470), 제2 투명 전극(480), 보호막(490) 및 마이크로 렌즈(500)를 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 제1 투명 전극(460)은 각 단위 픽셀 영역들에 대응하여 형성될 수 있으며, 제3 콘택 플러그(410)의 상면에 접촉할 수 있다. 한편, 제1 투명 전극(460)의 측벽은 제5 절연막(465)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 유기막(470), 제2 투명 전극(480) 및 보호막(490)은 제1 영역(I) 전체에 걸쳐서 형성될 수 있으며, 마이크로 렌즈(500)는 각 단위 픽셀 영역에 대응하여 형성될 수 있다. 상기 제3 방향을 따라 순차적으로 적층된 제1 투명 전극(480), 유기막(470) 및 제2 투명 전극(480)은 유기 포토 다이오드를 형성할 수 있다.
제1 및 제2 투명 전극들(460, 480)은 예를 들어, ITO, IZO, ZnO, SnO2, ATO(Antimony-doped Tin Oxide), AZO(Antimony-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), TiO2, FTO(Fluorine-doped Tin Oxide) 등을 포함할 수 있다. 유기막(470)은 전자 공여 물질 및 전자 수용 물질이 서로 혼합된 유기 물질을 포함할 수 있다. 예를 들어, 유기막(470)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합 혹은 벌크 이종접합을 이루는 복수의 층들을 포함할 수 있다. 보호막(490)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편 도시하지는 않았으나, 제2 및 제3 영역들(II, III) 내에서 패드(355) 및 제4 비아(346)에 각각 전기적으로 연결되는 상부 배선 구조물들이 더 형성될 수 있다.
전술한 바와 같이, 간섭 방지 패턴(348), 패드(355) 및 제4 비아(346)를 커버하는 제3 층간 절연막(360)은 최초 형성 시, 이들에 의해 편평하지 않고 굴곡진 상면을 가질 수 있다. 하지만 예시적인 실시예들에 있어서, 제3 층간 절연막(360) 상에 연마 저지막(370) 및 제4 층간 절연막(380)을 순차적으로 형성한 후, 연마 저지막(370)이 노출될 때까지 제4 층간 절연막(380)을 CMP 공정을 통해 평탄화하고, 연마 저지막(370)이 제거될 때까지 연마 저지막(370)과 제3 및 제4 층간 절연막들(360, 380) 사이에 낮은 식각 선택비를 갖는 식각 가스를 사용하는 건식 식각 공정을 통해 이들을 식각할 수 있다. 이에 따라, 잔류하는 제3 층간 절연막(360)은 편평한 상면을 가질 수 있다.
만약, 간섭 방지 패턴(348), 패드(355) 및 제4 비아(346) 상에 상대적으로 큰 폭을 갖는 제2 개구(336)의 나머지 부분을 모두 채울 수 있도록 제3 층간 절연막(360)을 큰 두께로 형성한 후 CMP 공정을 통해 그 상면을 평탄화하는 경우에는, 상기 CMP 공정을 통해 제거해야 하는 제3 층간 절연막(360)의 양이 매우 많아지므로, 최종적으로 잔류하는 제3 층간 절연막(360)은 전체적으로 불균일한 높이의 상면을 가질 수 있다. 즉, 제3 층간 절연막(360) 상면은 위치에 따라 높이 산포를 가질 수 있다.
혹은, 만약 상대적으로 큰 폭을 갖는 제2 개구(336)를 부분적으로만 채우도록 제3 층간 절연막(360)을 형성한 후, 제2 개구(336)의 나머지 부분을 채우지 않고 상기 CMP 공정 및 후속 공정을 수행하는 경우에는, 제2 개구(336) 내에 보이드가 형성됨으로써, 상기 CMP 공정 및 후속 공정 수행 시 찌꺼기가 상기 보이드 내에 잔류하여 불량이 발생할 수 있다.
하지만 전술한 바와 같이, 예시적인 실시예들에 따르면, 간섭 방지 패턴(348), 패드(355) 및 제4 비아(346)는 커버하되 제2 개구(336)는 모두 채우지 않고 부분적으로만 채우는 제3 층간 절연막(360)을 먼저 형성하고, 제3 층간 절연막(360) 상에 연마 저지막(370)을 형성한 후, 제2 개구(336)의 나머지 부분을 채우도록 제4 층간 절연막(380)을 형성할 수 있다. 이에 따라, 제4 층간 절연막(380)에 대한 CMP 공정은 이에 대한 높은 연마 선택비를 갖는 연마 저지막(370)이 노출될 때까지만 수행되므로 효율적으로 빠른 속도로 수행될 수 있으며, 이후 연마 저지막(370) 및 제3 및 제4 층간 절연막들(360, 380)에 대한 낮은 식각 선택비를 갖는 건식 식각 공정을 통해 이들을 함께 정밀하게 식각함으로써, 최종적으로 잔류하는 제3 층간 절연막(360)의 상면은 위치에 따른 높이 산포 없이 균일한 높이로 형성될 수 있다. 즉, 제3 층간 절연막(360)은 편평한 상면을 가질 수 있다.
이에 따라, 픽셀들이 형성되는 제1 영역(I) 내에서 제3 층간 절연막(360) 내에 형성되는 컬러 필터(430), 및 제3 층간 절연막(360) 상에 형성되는 유기 포토 다이오드나 마이크로 렌즈(500) 등이 균일한 높이에 형성될 수 있으며, 이들을 포함하는 상기 이미지 센서는 개선된 특성을 가질 수 있다.
한편, 지금까지는 제1 기판(100)을 관통하여 제3 및 제5 배선 구조물들(180, 320)을 노출시키는 제2 개구(336)의 내벽에 제4 비아(346)가 형성되고, 제4 비아(346)를 커버하며 제2 개구(336)를 부분적으로만 채우는 제3 층간 절연막(360)이 편평하지 않고 굴곡진 상면을 갖는 경우에 대해 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예를 들어, 제1 기판(100)을 관통하지 않고 부분적으로만 관통하되 큰 폭을 갖는 트렌치의 내벽에 도전 구조물이 형성되고, 상기 도전 구조물을 커버하며 상기 트렌치를 부분적으로만 채우는 층간 절연막이 편평하지 않고 굴곡진 상면을 갖는 경우에도 본 발명의 개념은 당연히 적용될 수 있다.
전술한 공정들에 의해 제조된 이미지 센서는 제1 내지 제3 영역들(I, II, III)을 포함하는 제1 기판(100)의 제1 영역(I)을 관통하는 픽셀 분리 패턴(110), 제1 기판(100) 하부에 형성되어 그 내부에 제1 내지 제5 배선 구조물들(160, 170, 180, 310, 320)을 수용하는 제1 및 제2 층간 절연막들(200, 330), 제1 기판(100) 제3 영역(III)을 관통하여 제3 및 제5 배선 구조물들(180, 320)을 노출시키는 제2 개구(336)의 내벽에 형성되며 도전 물질을 포함하는 제4 비아(346), 픽셀 분리 패턴(110)의 상면에 형성되며 도전 물질을 포함하는 간섭 방지 패턴(348), 제1 기판(100) 상에 형성된 제3 트렌치(332)를 채우며 도전 물질을 포함하는 패드(355), 제4 비아(346), 패드(355) 및 간섭 방지 패턴(348)을 커버하면서 제1 기판(100) 상에 형성된 제3 층간 절연막(360), 제2 개구(336) 내의 제3 층간 절연막(360) 부분 상에 형성된 연마 저지 패턴(375), 및 연마 저지 패턴(375) 상에 형성되어 제2 개구(336)의 나머지 부분을 채우는 제2 절연 패턴(385)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 층간 절연막(360)은 제2 개구(336) 내에서 오목한 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 연마 저지 패턴(375)은 제2 개구(336) 내에 형성된 제3 층간 절연막(360)의 제1 부분 상에 형성될 수 있고, 제2 절연 패턴(385)은 연마 저지 패턴(375) 상에 형성되어 제2 개구(336)의 나머지 부분을 채울 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(385)의 상면 및 연마 저지 패턴(375)의 최상면은 제2 개구(336) 외에 형성된 제3 층간 절연막(360)의 제2 부분의 상면과 실질적으로 동일한 높이에 형성될 수 있으며, 제3 층간 절연막(360)의 상기 제2 부분은 실질적으로 편평한 상면을 가질 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치, 보다 구체적으로는 이미지 센서를 설명하기 위한 단면도이다.
상기 이미지 센서는 도 1 내지 도 20을 참조로 설명한 공정들에 의해 제조된 이미지 센서와 패드의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이들에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 상기 이미지 센서에 포함된 패드(355)는 도 19에 도시된 패드(355)와는 달리 제1 기판(100) 내에 모두 매립되어 있다.
즉, 순차적으로 적층된 제2 및 제3 도전 패턴들(342, 350)이 제1 기판(100)의 제2 면(104)에 인접한 상부에 모두 매립되어 있으며, 제3 도전 패턴(350)의 저면 및 측벽은 제2 도전 패턴(342)에 의해 커버되어 있다.
한편, 제3 비아(344)는 제2 및 제3 도전 패턴들(342, 350)이 형성된 제3 트렌치(332)의 하부에 형성되어 제2 도전 패턴(342)의 하면에 접촉하고 있다.
상기 이미지 센서에 포함된 제3 층간 절연막(360)은 도 19 및 20에 도시된 제3 층간 절연막(360)과 유사하게 평탄한 상면을 가질 수 있다.
전술한 반도체 장치는 CIS 뿐만 아니라, 디램 장치 등의 휘발성 메모리 장치, 플래시 메모리 장치 등의 불휘발성 메모리 장치, 및 로직 소자 등과 같이 도전 구조물을 커버하는 층간 절연막을 포함하는 다양한 반도체 장치 및 시스템에 사용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 제1, 제2 기판 110: 픽셀 분리 패턴
120: 제1 절연막 125, 385, 425: 제1 내지 제3 절연 패턴
130, 342, 350: 제1 내지 제3 도전 패턴
140: 관통 비아 150: 포토 다이오드
160, 170, 180, 310, 320: 제1 내지 제5 배선 구조물
190, 410: 제1, 제3 콘택 플러그
200, 330, 360, 380: 제1 내지 제4 층간 절연막
332: 제3 트렌치 334, 336: 제1, 제2 개구
344, 346: 제3, 제3 비아 348: 간섭 방지 패턴
355: 패드 370: 연마 저지막
375: 연마 저지 패턴 430: 컬러 필터
420, 450, 465: 제3 내지 제5 절연막
460, 480: 제1, 제2 투명 전극 470: 유기막
500: 마이크로 렌즈
　

Claims (20)

  1. 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면들을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴을 형성하고;
    상기 기판의 픽셀 영역 상에 도전 물질을 포함하는 간섭 방지 패턴 및 상기 기판의 입출력 영역 상에 형성된 제1 트렌치 내벽에 상기 도전 물질을 포함하는 비아를 형성하고;
    상기 비아를 커버하면서 상기 제1 트렌치를 부분적으로 채우며, 편평하지 않는 상면을 갖는 제1 층간 절연막을 상기 기판 상에 형성하고;
    상기 제1 층간 절연막 상에 연마 저지막을 형성하고;
    상기 연마 저지막 상에 상기 제1 트렌치의 나머지 부분을 채우는 제2 층간 절연막을 형성하고;
    상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막을 평탄화하고; 그리고
    상기 제1 트렌치 내부에 형성된 상기 연마 저지막 부분을 제외한 나머지 상기 연마 저지막 부분들이 제거될 때까지, 건식 식각 공정을 통해 상기 연마 저지막 및 상기 제1 및 제2 층간 절연막들을 식각하는 것을 포함하며,
    상기 간섭 방지 패턴은 상기 픽셀 분리 패턴과 상기 기판 상면과 수직한 수직 방향으로 오버랩 되고, 상기 기판과 상기 수직 방향으로 오버랩 되지 않는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 건식 식각 공정은 상기 연마 저지막과 상기 제1 및 제2 층간 절연막들 사이의 식각 선택비가 0.5: 1.5 내지 1.5: 0.5인 식각 가스를 사용하여 수행되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 식각 가스는 CF4, CHF3, 및 O2 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 층간 절연막을 평탄화하는 것은 CMP 공정에 의해 수행되는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 CMP 공정은 상기 제2 층간 절연막과 상기 연마 저지막 사이의 연마 선택비가 10: 1 이상인 슬러리를 사용하여 수행되는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 연마 저지막은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 탄화물(SiC), 실리콘 산탄물(SiOC) 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  7. 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면들을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴을 형성하고;
    상기 기판의 상기 입출력 영역을 관통하는 개구를 형성하고;
    상기 개구의 내벽에 비아 및 상기 기판의 픽셀 영역 상면에 간섭 방지 패턴을 형성하고;
    상기 비아 및 상기 간섭 방지 패턴을 커버하는 제1 층간 절연막을 상기 기판 상에 형성하고;
    상기 제1 층간 절연막 상에 연마 저지막을 형성하고;
    상기 연마 저지막 상에 상기 개구의 나머지 부분을 채우는 제2 층간 절연막을 형성하고;
    상기 연마 저지막이 노출될 때까지 상기 제2 층간 절연막을 평탄화하고; 그리고
    건식 식각 공정을 통해 상기 연마 저지막 및 상기 제1 및 제2 층간 절연막들을 식각하는 것을 포함하며
    상기 간섭 방지 패턴은 상기 픽셀 분리 패턴과 상기 기판 상면과 수직한 수직 방향으로 오버랩 되고, 상기 기판과 상기 수직 방향으로 오버랩 되지 않으며,
    상기 비아 및 상기 간섭 방지 패턴은 서로 동일한 금속을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 비아 및 상기 간섭 방지 패턴을 커버하는 상기 제1 층간 절연막은 편평하지 않는 상면을 가지며,
    상기 건식 식각 공정을 수행한 후 잔류하는 상기 제1 층간 절연막은 평탄한 상면을 갖는 상기 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 건식 식각 공정은 상기 개구 내에 형성된 상기 연마 저지막 부분을 제외한 나머지 상기 연마 저지막 부분들이 모두 제거될 때까지 수행되는 상기 반도체 장치의 제조 방법.
  10. 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면들을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴을 형성하고;
    상기 기판의 제1 면 상에 배선 구조물들을 포함하는 제1 층간 절연막을 형성하고;
    상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중에서 적어도 일부를 노출시키는 개구를 형성하고;
    상기 노출된 배선 구조물 일부 및 상기 개구의 측벽 상에 비아를 형성하고, 상기 기판의 제2 면에 인접한 상기 픽셀 분리 패턴의 상면에 간섭 방지 패턴을 형성하고;
    상기 비아 및 상기 간섭 방지 패턴을 커버하는 제2 층간 절연막을 상기 기판의 제2 면 상에 형성하고;
    상기 제2 층간 절연막 상에 연마 저지막을 형성하고;
    상기 연마 저지막 상에 상기 개구의 나머지 부분을 채우는 제3 층간 절연막을 형성하고;
    상기 연마 저지막이 노출될 때까지 상기 제3 층간 절연막을 평탄화하고; 그리고
    건식 식각 공정을 통해 상기 연마 저지막 및 상기 제2 및 제3 층간 절연막들을 식각하는 것을 포함하며,
    상기 간섭 방지 패턴은 상기 픽셀 분리 패턴과 상기 기판 상면과 수직한 수직 방향으로 오버랩 되고, 상기 기판과 상기 수직 방향으로 오버랩 되지 않으며,
    상기 비아 및 상기 간섭 방지 패턴은 서로 동일한 금속을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 비아 및 상기 간섭 방지 패턴을 커버하는 상기 제2 층간 절연막은 편평하지 않는 상면을 가지며,
    상기 건식 식각 공정을 수행한 후 잔류하는 상기 제2 층간 절연막은 평탄한 상면을 갖는 상기 반도체 장치의 제조 방법.
  12. 픽셀 영역 및 입출력 영역을 포함하는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴
    상기 기판의 픽셀 영역을 관통하며 상기 픽셀 분리 패턴과 이격되는 관통 비아
    상기 기판의 입출력 영역을 관통하는 개구의 내벽에 형성되며 도전 물질을 포함하는 제1 비아
    상기 픽셀 분리 패턴 상에 형성되며 상기 도전 물질을 포함하는 간섭 방지 패턴
    상기 제1 비아 및 상기 간섭 방지 패턴을 커버하면서 상기 기판 상에 형성되며, 상기 개구 내의 제1 부분은 오목한 상면을 갖고 상기 개구 외의 제2 부분은 편평한 상면을 갖는 제1 층간 절연막
    상기 제1 층간 절연막 제1 부분 상에 형성된 연마 저지 패턴 및
    상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우며, 상기 제1 층간 절연막 제2 부분의 상면과 동일한 높이의 상면을 갖는 절연 패턴을 포함하고,
    상기 픽셀 분리 패턴은 상면에서 보았을 때, 일부가 절단된 격자 형상을 갖고,
    상기 관통 비아는 상기 격자 형상의 픽셀 분리 패턴이 절단된 부분에 형성되며,
    상기 픽셀 분리 패턴 및 상기 관통 비아는 함께 단위 픽셀 영역을 정의하는 반도체 장치.
  13. 제12항에 있어서, 상기 연마 저지 패턴은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 탄화물(SiC), 실리콘 산탄물(SiOC) 중 적어도 하나를 포함하는 상기 반도체 장치.
  14. 제12항에 있어서, 상기 제1 비아 및 상기 간섭 방지 패턴은 서로 동일한 금속을 포함하는 반도체 장치.
  15. 제12항에 있어서, 상기 기판의 픽셀 영역을 관통하며 상기 픽셀 분리 패턴과 이격되는 관통 비아를 더 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 기판 하부에 형성되어 배선 구조물들을 수용하는 제2 층간 절연막을 더 포함하며,
    상기 관통 비아는 상기 배선 구조물들 중 적어도 일부에 전기적으로 연결되는 반도체 장치.
  17. 제12항에 있어서, 상기 기판 하부에 형성되어 배선 구조물들을 수용하는 제2 층간 절연막을 더 포함하며,
    상기 개구는 상기 배선 구조물들 중 적어도 일부를 노출시키며, 이에 따라 상기 제1 비아는 상기 노출된 배선 구조물들 일부와 접촉하는 반도체 장치.
  18. 픽셀 영역 및 입출력 영역을 포함하고 서로 대향하는 제1 및 제2 면을 갖는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴
    상기 기판의 픽셀 영역을 관통하며 상기 픽셀 분리 패턴과 이격되는 관통 비아
    상기 기판의 제1 면 상에 형성되어 내면에 배선 구조물들을 수용하는 제1 층간 절연막
    상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중 적어도 일부를 노출시키는 개구의 내벽에 형성되며 도전 물질을 포함하는 제1 비아
    상기 기판의 제2 면에 인접한 상기 픽셀 분리 패턴 상에 형성되며 상기 도전 물질을 포함하는 간섭 방지 패턴
    상기 제1 비아 및 상기 간섭 방지 패턴을 커버하면서 상기 기판의 제2 면 상에 형성되며, 상기 개구 내의 제1 부분은 오목한 상면을 갖고 상기 개구 외의 제2 부분은 편평한 상면을 갖는 제2 층간 절연막
    상기 제2 층간 절연막 제1 부분 상에 형성된 연마 저지 패턴 및
    상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우며, 상기 제2 층간 절연막 제2 부분의 상면과 동일한 높이의 상면을 갖는 절연 패턴을 포함하고,
    상기 픽셀 분리 패턴은 상면에서 보았을 때, 일부가 절단된 격자 형상을 갖고,
    상기 관통 비아는 상기 격자 형상의 픽셀 분리 패턴이 절단된 부분에 형성되며,
    상기 픽셀 분리 패턴 및 상기 관통 비아는 함께 단위 픽셀 영역을 정의하는 반도체 장치.
  19. 제18항에 있어서, 상기 절연 패턴의 상면, 상기 연마 저지 패턴의 최상면 및 상기 제2 층간 절연막의 상면은 서로 실질적으로 동일한 높이에 형성된 반도체 장치.
  20. 픽셀 영역, 패드 영역 및 입출력 영역을 포함하는 기판의 상기 픽셀 영역을 관통하는 픽셀 분리 패턴
    상기 기판의 픽셀 영역을 관통하며 상기 픽셀 분리 패턴과 이격되는 관통 비아
    상기 기판 하부에 형성되어 내부에 배선 구조물들을 수용하는 제1 층간 절연막
    상기 기판의 입출력 영역을 관통하여 상기 배선 구조물들 중 적어도 일부를 노출시키는 개구의 내벽에 형성되며 도전 물질을 포함하는 제1 비아
    상기 픽셀 분리 패턴의 상면에 형성되며 상기 도전 물질을 포함하는 간섭 방지 패턴
    상기 기판 상에 형성된 트렌치를 채우며 상기 도전 물질을 포함하는 패드
    상기 비아, 상기 패드 및 상기 간섭 방지 패턴을 커버하면서 상기 기판 상에 형성된 제2 층간 절연막
    상기 개구 내의 상기 제2 층간 절연막 부분 상에 형성된 연마 저지 패턴 및
    상기 연마 저지 패턴 상에 형성되어 상기 개구의 나머지 부분을 채우는 절연 패턴을 포함하고,
    상기 픽셀 분리 패턴은 상면에서 보았을 때, 일부가 절단된 격자 형상을 갖고,
    상기 관통 비아는 상기 격자 형상의 픽셀 분리 패턴이 절단된 부분에 형성되며,
    상기 픽셀 분리 패턴 및 상기 관통 비아는 함께 단위 픽셀 영역을 정의하는 반도체 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102625567B1 (ko) 2018-08-20 2024-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10921182B2 (en) 2018-10-31 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Polarization independent optoelectronic device and method
KR20200108133A (ko) * 2019-03-06 2020-09-17 삼성전자주식회사 이미지 센서 및 이미징 장치
KR102632485B1 (ko) * 2019-06-12 2024-02-01 삼성전자주식회사 이미지 센서
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
US11222810B1 (en) * 2020-08-09 2022-01-11 Himax Imaging Limited Color filter structure and method to construct topography of stack structure
US11869916B2 (en) 2020-11-13 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for bonding improvement
KR20220079300A (ko) * 2020-12-04 2022-06-13 삼성전자주식회사 이미지 센서
US20220223635A1 (en) * 2021-01-08 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including image sensor and method of forming the same
CN113589571B (zh) * 2021-07-27 2024-08-20 昆山国显光电有限公司 显示面板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300962A1 (en) * 2015-04-08 2016-10-13 Semiconductor Components Industries, Llc Methods for forming image sensors with integrated bond pad structures
US20160300871A1 (en) * 2015-04-08 2016-10-13 Semiconductor Components Industries, Llc Methods for integrating bond pad structures with light shielding structures on an image sensor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054478A (ko) 1996-12-27 1998-09-25 김영환 반도체 장치의 소자 분리막 형성방법
JP3875375B2 (ja) 1997-10-06 2007-01-31 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体基板
KR100319560B1 (ko) 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
KR100297736B1 (ko) 1999-08-13 2001-11-01 윤종용 트렌치 소자분리방법
KR100670538B1 (ko) * 2004-12-30 2007-01-16 매그나칩 반도체 유한회사 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법
US7485540B2 (en) 2005-08-18 2009-02-03 International Business Machines Corporation Integrated BEOL thin film resistor
KR101087391B1 (ko) 2005-11-23 2011-11-25 인텔렉츄얼 벤처스 투 엘엘씨 시모스 이미지 센서의 제조방법
KR100902580B1 (ko) 2007-10-11 2009-06-11 주식회사 동부하이텍 시모스 이미지 센서 및 그 제조방법
KR101688084B1 (ko) * 2010-06-30 2016-12-20 삼성전자주식회사 이미지 센서 및 이를 포함하는 패키지
KR102011102B1 (ko) * 2013-03-13 2019-08-14 삼성전자주식회사 이미지 센서
KR102180102B1 (ko) * 2014-03-07 2020-11-17 삼성전자주식회사 이미지 센서 및 그 제조방법
CN103985668B (zh) 2014-05-13 2018-02-23 上海集成电路研发中心有限公司 铜互连的制备方法
KR102328769B1 (ko) * 2014-06-20 2021-11-18 삼성전자주식회사 이미지 센서와 이를 포함하는 이미지 처리 시스템
KR102368573B1 (ko) * 2015-01-14 2022-03-02 삼성전자주식회사 이미지 센서
US10008530B2 (en) 2015-01-30 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Image sensing device and manufacturing method thereof
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
KR102491580B1 (ko) * 2015-12-15 2023-01-25 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR102625567B1 (ko) 2018-08-20 2024-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300962A1 (en) * 2015-04-08 2016-10-13 Semiconductor Components Industries, Llc Methods for forming image sensors with integrated bond pad structures
US20160300871A1 (en) * 2015-04-08 2016-10-13 Semiconductor Components Industries, Llc Methods for integrating bond pad structures with light shielding structures on an image sensor

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