KR20240005390A - 이미지 센서 - Google Patents

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KR20240005390A
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장민호
권두원
임경태
김동현
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삼성전자주식회사
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Abstract

이미지 센서는, 제1 트랜지스터가 상부에 형성된 제1 기판; 상기 제1 기판 상에 형성되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 배선; 상기 제1 배선 상에 형성된 제2 및 제3 배선들; 상기 제2 및 제3 배선들 상에 형성되며, 상기 제2 배선에 전기적으로 연결된 제2 트랜지스터가 하부에 형성된 제2 기판; 상기 제2 기판 상에 형성된 제4 및 제5 배선들; 상기 제4 및 제5 배선들 상에 형성된 제3 기판; 상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제3 기판 내에 형성된 감광 소자; 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제4 배선에 전기적으로 연결된 전송 게이트(TG); 상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제5 배선에 전기적으로 연결된 플로팅 확산(FD) 영역; 상기 제2 기판을 관통하여 상기 제2 트랜지스터 및 상기 제5 배선에 전기적으로 연결된 제1 관통 전극; 및 상기 제2 기판을 관통하여 상기 제1 및 제3 배선들에 접촉하며, 상기 제4 배선에 전기적으로 연결된 제2 관통 전극을 포함할 수 있다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 이미지 센서의 크기가 점점 작아지고 있으며, 이에 따라 상기 이미지 센서의 고집적화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명의 과제는 개선된 특성을 갖는 이미지 센서를 제공하는 것이다.
상기한 과제를 해결하기 위한 예시적인 실시예들에 따른 이미지 센서는, 제1 트랜지스터가 상부에 형성된 제1 기판; 상기 제1 기판 상에 형성되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 배선; 상기 제1 배선 상에 형성된 제2 및 제3 배선들; 상기 제2 및 제3 배선들 상에 형성되며, 상기 제2 배선에 전기적으로 연결된 제2 트랜지스터가 하부에 형성된 제2 기판; 상기 제2 기판 상에 형성된 제4 및 제5 배선들; 상기 제4 및 제5 배선들 상에 형성된 제3 기판; 상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제3 기판 내에 형성된 감광 소자; 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제4 배선에 전기적으로 연결된 전송 게이트(TG); 상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제5 배선에 전기적으로 연결된 플로팅 확산(FD) 영역; 상기 제2 기판을 관통하여 상기 제2 트랜지스터 및 상기 제5 배선에 전기적으로 연결된 제1 관통 전극; 및 상기 제2 기판을 관통하여 상기 제1 및 제3 배선들에 접촉하며, 상기 제4 배선에 전기적으로 연결된 제2 관통 전극을 포함할 수 있다.
상기한 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 이미지 센서는, 수직 방향으로 순차적으로 적층되며, 픽셀들이 형성되는 픽셀 영역 및 상기 픽셀 영역을 둘러싸며 상기 수직 방향으로의 전기적 신호 전달을 위한 연결 배선들이 형성되는 연결 영역을 포함하는 제1 내지 제3 기판들; 상기 픽셀 영역 내에서 상기 제2 기판의 하부에 형성된 제1 트랜지스터; 상기 픽셀 영역 내에서 상기 제1 트랜지스터의 아래에 형성되어 상기 제1 트랜지스터에 전기적으로 연결된 제1 배선; 상기 연결 영역 내에서 상기 제2 기판의 아래에 형성된 제2 배선; 상기 픽셀 영역 내에서 상기 제2 기판을 관통하여 상기 제1 배선에 전기적으로 연결된 제1 관통 전극; 상기 연결 영역 내에서 상기 제2 기판을 관통하여 상기 제2 배선에 전기적으로 연결된 제2 관통 전극; 상기 제2 기판 상에 형성되어 상기 제1 및 제2 관통 전극들에 각각 전기적으로 연결되며, 상기 픽셀 영역 및 상기 연결 영역 내에 각각 형성된 제1 및 제2 접착 패드들; 상기 제1 및 제2 접착 패드들 상에 형성되어 이들에 각각 전기적으로 연결된 제3 및 제4 배선들; 상기 픽셀 영역 내에서 상기 제3 기판 내에 형성된 감광 소자; 상기 픽셀 영역 내에서 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제4 배선에 전기적으로 연결된 전송 게이트(TG); 및 상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제3 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함할 수 있으며, 상기 제4 배선은 상기 픽셀 영역으로부터 상기 연결 영역으로 연장되어 상기 각 픽셀 영역 및 상기 연결 영역의 적어도 일부에 형성될 수 있다.
상기한 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 이미지 센서는, 수직 방향으로 순차적으로 적층되며, 픽셀들이 형성되는 픽셀 영역, 상기 픽셀 영역을 둘러싸며 상기 수직 방향으로의 전기적 신호 전달을 위한 연결 배선들이 형성되는 연결 영역, 및 상기 연결 영역을 둘러싸며 외부로부터 전기적 신호를 인가받기 위한 입출력 패드가 형성되는 패드 영역을 포함하는 제1 내지 제3 기판들; 상기 픽셀 영역 내에서 상기 제1 기판의 상부에 형성된 제1 트랜지스터; 상기 연결 영역 및 상기 패드 영역 내에서 상기 제1 트랜지스터 상에 각각 형성된 제1 및 제2 배선들; 상기 연결 영역 및 상기 패드 영역 내에 각각 형성되어 상기 제1 및 제2 배선들에 각각 전기적으로 연결된 제1 및 제2 접착 패드들; 상기 픽셀 영역 내에서 상기 제2 기판의 하부에 형성된 제2 내지 제4 트랜지스터들; 상기 픽셀 영역 내에서 상기 제2 트랜지스터의 아래에 형성되어 상기 제2 트랜지스터에 전기적으로 연결된 제3 배선; 상기 연결 영역 내에서 상기 제2 기판의 아래에 형성된 제4 배선; 상기 픽셀 영역 내에서 상기 제2 기판을 관통하여 상기 제3 배선에 전기적으로 연결된 제1 관통 전극; 상기 연결 영역 내에서 상기 제2 기판을 관통하여 상기 제4 배선에 전기적으로 연결된 제2 관통 전극; 상기 제2 기판 상에 형성되어 상기 제1 및 제2 관통 전극들에 각각 전기적으로 연결되며, 상기 픽셀 영역 및 상기 연결 영역 내에 각각 형성된 제3 및 제4 접착 패드들; 상기 제3 및 제4 접착 패드들 상에 형성되어 이들에 각각 전기적으로 연결된 제5 및 제6 배선들; 상기 픽셀 영역 내에서 상기 제3 기판 내에 형성된 감광 소자; 상기 픽셀 영역 내에서 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제6 배선에 전기적으로 연결된 전송 게이트(TG); 상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제5 배선에 전기적으로 연결된 플로팅 확산(FD) 영역; 상기 픽셀 영역 내에서 상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및 상기 픽셀 영역 내에서 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈를 포함할 수 있으며, 상기 제6 배선은 상기 픽셀 영역으로부터 상기 연결 영역으로 연장되어 상기 각 픽셀 영역 및 상기 연결 영역의 적어도 일부에 형성될 수 있다.
예시적인 실시예들에 따른 이미지 센서에서, 증폭 트랜지스터, 선택 트랜지스터 및 리셋 트랜지스터가 형성되는 기판에 전기적으로 연결되는 각종 배선들을 형성하기 위한 공간의 자유도를 증대시켜, 상기 배선들을 효과적으로 배치하고 상기 이미지 센서의 집적도를 향상시킬 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서가 포함하는 영역을 설명하기 위한 평면도이고, 도 2는 상기 이미지 센서를 설명하기 위한 단면도이다.
도 3 내지 도 18은 예시적인 실시예들에 따른 이미지 센서를 형성하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 21 및 22는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 24 및 25는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도들로서, 각각 도 10 및 14에 대응하는 도면들이다.
도 26 및 27은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도 및 단면도로서, 각각 도 14 및 도 2에 대응하는 도면들이다.
도 28은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 27에 대응하는 도면이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 픽셀 분리 구조물, 이를 포함하는 이미지 센서 및 그 제조 방법에 대하여 상세하게 설명한다.
본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
또한, 기판 혹은 제1 기판, 제2 기판 및/또는 제3 기판을 기준으로 정의되는 제1 내지 제3 영역들(I, II, III)은 설명하는 부분에 따라 이들의 내부에만 정의될 수도 있고, 혹은 이들의 내부뿐만 아니라 그 상하부의 공간까지 모두 포함하는 개념으로 사용될 수도 있다.
한편, 기준이 되는 기판, 혹은 제1 기판, 제2 기판 및/또는 제3 기판의 표면에 대해 평행한 방향은 수평 방향으로, 상기 표면에 대해 수직한 방향은 수직 방향으로 지칭한다. 상기 수평 방향으로서 서로 교차하는 제1 및 제2 방향들(D1, D2), 및 상기 수직 방향으로서 제3 방향(D3)이 예시적으로 본 명세서에 사용된다.
본 명세서에서, 위로(up)과 아래로(down), 상에(on, over)와 아래에(beneath, under), 상면(upper surface)과 하면(lower surface), 및 상부(upper portion)와 하부(lower portion)는 각각 상기 수직 방향을 기준으로 양 측을 나타내기 위한 상대적인 개념으로서 절대적인 것이 아니며, 설명하는 부분에 따라 서로 반대의 의미를 가질 수도 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서가 포함하는 영역을 설명하기 위한 평면도이고, 도 2는 상기 이미지 센서를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 이미지 센서는 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 픽셀들이 형성되는 픽셀 영역일 수 있고, 제2 영역(II)은 수직 방향, 즉 제3 방향(D3)으로 전기적 신호를 전달하기 위한 연결 배선들이 형성된 연결 영역일 수 있으며, 제3 영역(III)은 외부로부터 전기적 신호를 인가받기 위한 입출력 패드들이 형성되는 패드 영역일 수 있다. 예시적인 실시예들에 있어서, 제2 영역(II)은 제1 영역(I)을 둘러쌀 수 있으며, 제3 영역(III)은 제2 영역(II)을 둘러쌀 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예를 들어, 제2 영역(II)은 제1 영역(I)을 완전히 둘러싸지는 않고 일 측 혹은 양 측에만 형성될 수도 있고, 또한 제3 영역(III) 역시 제2 영역(II)을 완전히 둘러싸지는 않고 일 측 혹은 양 측에만 형성될 수도 있다.
한편, 도 2 이하의 도면들은 제1 내지 제3 영역들(I, II, III)의 일부에 형성된 X 영역에 대해서만 도시한다.
도 2를 참조하면, 상기 이미지 센서는 제3 방향(D3)을 따라 순차적으로 적층된 제1 내지 제3 기판들(100, 200, 400)을 포함할 수 있다.
각 제1 내지 제3 기판들(100, 200, 400)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 예를 들어, GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 내지 제3 기판들(100, 200, 400)의 일부 혹은 전부는 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)은 빛을 수용하여 이를 전자 신호로 변환하는 소자들이 형성되는 기판이고, 제2 기판(200)은 상기 변환된 전자 신호를 전압 신호로 변환하는 소자들이 형성되는 기판이며, 제1 기판(100)은 상기 전자 신호, 전압 신호 등 전기적 신호를 처리하는 로직 회로들이 형성되는 기판일 수 있다.
이에 따라, 제1 기판(100) 상에는 제1 내지 제3 영역들(I, II, III) 내에서 다양한 로직 회로 패턴들이 형성될 수 있으며, 도면 상에서는 상기 로직 회로 패턴으로서 예시적으로 제1 트랜지스터가 도시되어 있다.
제1 기판(100)의 상부에는 제1 소자 분리 패턴(110)이 형성될 수 있으며, 이에 의해 측벽이 둘러싸이는 제1 액티브 패턴(105)이 제1 기판(100) 상에 정의될 수 있다. 상기 제1 트랜지스터는 제1 기판(100) 상에 형성된 제1 게이트 전극(120), 및 이에 인접하는 제1 액티브 패턴(105) 부분들에 각각 형성된 제1 불순물 영역들(103)을 포함할 수 있다.
제1 기판(100) 상에는 제1 층간 절연막(170)이 형성될 수 있으며, 제1 층간 절연막(170) 내에는 콘택 플러그들, 비아들 및 배선들이 형성될 수 있다. 도면 상에서는 예시적으로 제1 게이트 전극(120)의 상면에 제3 방향(D3)으로 순차적으로 적층된 제1 콘택 플러그(130), 제1 배선(140), 제1 비아(150), 제2 배선(160) 및 제2 비아(180)가 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 더 많은 개수의 콘택 플러그들, 비아들 및 배선들이 더 많은 층들에 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(170) 상에는 제1 및 제2 접착막들(175, 275)이 제3 방향(D3)으로 적층될 수 있다. 이때, 제1 접착막(175)을 관통하며 제2 및 제3 영역들(II, III) 내에 각각 형성된 제2 비아들(180)에 각각 접촉하는 제1 및 제2 접착 패드들(192, 194)이 제2 및 제3 영역들(II, III) 내에 각각 형성될 수 있으며, 제2 접착막(275)을 관통하며 제1 및 제2 접착 패드들(192, 194)에 각각 접촉하는 제3 및 제4 접착 패드들(296, 298)이 제2 및 제3 영역들(II, III) 내에 각각 형성될 수 있다.
제3 방향(D3)으로 적층된 제1 및 제2 접착막들(175, 275)은 함께 제1 접착막 구조물을 형성할 수 있고, 제3 방향(D3)으로 적층된 제1 및 제3 접착 패드들(192, 296)은 함께 제1 접착 패드 구조물을 형성할 수 있으며, 제3 방향(D3)으로 적층된 제2 및 제4 접착 패드들(194, 298)은 함께 제2 접착 패드 구조물을 형성할 수 있다.
제2 접착막(275) 및 제3 및 제4 접착 패드들(296, 298)과, 제2 기판(200) 사이에는 제2 층간 절연막(270)이 형성될 수 있다. 제2 기판(200)은 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(201, 209)을 포함할 수 있으며, 도면 상에서는 제1 및 제2 면들(201, 209)이 각각 제2 기판(200)의 상면 및 하면으로 도시되어 있다. 이에 따라, 제2 층간 절연막(270)은 제2 기판(200)의 제2 면(209)에 접촉할 수 있다.
도 5를 함께 참조하면, 예시적인 실시예들에 있어서, 제2 기판(200)의 하부에는 제2 내지 제4 트랜지스터들이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I) 내에서 제2 기판(200)의 하부에는 측벽이 제2 소자 분리 패턴(210)에 의해 둘러싸이는 제2 내지 제4 액티브 패턴들(202, 204, 206)이 형성될 수 있다.
상기 제2 트랜지스터는 제2 기판(200)의 제2 면(209) 아래에 형성된 제2 게이트 전극(222), 및 제2 게이트 전극(222)에 인접한 제2 액티브 패턴(202)의 하부들에 각각 형성된 제2 불순물 영역들(203)을 포함할 수 있고, 상기 제3 트랜지스터는 제2 기판(200)의 제2 면(209) 아래에 형성된 제3 게이트 전극(224), 및 제3 게이트 전극(224)에 인접한 제3 액티브 패턴(204)의 하부들에 각각 형성된 제3 불순물 영역들(205)을 포함할 수 있으며, 상기 제4 트랜지스터는 제2 기판(200)의 제2 면(209) 아래에 형성된 제4 게이트 전극(226), 및 제4 게이트 전극(226)에 인접한 제4 액티브 패턴(206)의 하부들에 각각 형성된 제4 불순물 영역들(207)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 트랜지스터는 증폭(Source Follower: SF) 트랜지스터일 수 있고, 상기 제3 트랜지스터는 선택(select) 트랜지스터일 수 있으며, 상기 제4 트랜지스터는 리셋(reset) 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제3 및 제4 트랜지스터들은 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 트랜지스터는 상기 제3 및 제4 트랜지스터들로부터 제2 방향(D2)으로 이격될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
제2 층간 절연막(270) 내에는 콘택 플러그들, 비아들 및 배선들이 형성될 수 있다. 도면 상에서는 예시적으로, 제1 영역(I) 내에서 제2 게이트 전극(222)의 하면에 접촉하는 제2 콘택 플러그(232), 제2 콘택 플러그(232)의 하면에 접촉하는 제3 배선(242), 및 제2 및 제3 영역들(II, III) 내에서 제3 배선(232)과 동일한 층에 각각 형성된 제4 및 제5 배선들(246, 248)이 도시되어 있다.
또한 도면 상에서는 예시적으로, 제1 영역(I) 내에서 제3 배선(242)보다 아래에 형성된 제6 배선(264), 및 제2 및 제3 영역들(II, III) 내에서 제6 배선(264)과 동일한 층에 각각 형성된 제7 및 제8 배선들(266, 268)이 도시되 있으며, 제4 배선(246)과 제7 배선(266) 사이에는 제3 비아(256)가 형성되어 이들을 서로 전기적으로 연결할 수 있고 제5 배선(248)과 제8 배선(268) 사이에는 제4 비아(258)가 형성되어 이들을 서로 전기적으로 연결할 수 있다.
한편, 제2 영역(II) 내에서 제7 배선(266)과 제3 접착 패드(296) 사이에는 제5 비아(286)가 형성되어 이들을 서로 연결할 수 있으며, 제3 영역(III) 내에서 제8 배선(268)과 제4 접착 패드(298) 사이에는 제6 비아(288)가 형성되어 이들을 서로 연결할 수 있다.
다만, 본 발명의 개념은 전술한 것에 한정되지 않으며, 제2 층간 절연막(270) 내에는 더 많은 개수의 콘택 플러그들, 비아들 및 배선들이 더 많은 층들에 형성될 수도 있다.
일 실시예에 있어서, 제3 영역(I) 내에서 제2 기판(200) 및 제2 층간 절연막(270)의 상부를 관통하여 제5 배선(248)에 접촉하는 입출력 패드(306)가 형성될 수 있다. 입출력 패드(306)는 예를 들어, 와이어 본딩에 의해 외부 회로에 연결되어 이로부터 전기적 신호를 인가받을 수 있다.
제2 기판(200)의 제1 면(201) 상에는 제3 층간 절연막(310)이 형성될 수 있다. 제1 영역(I) 내에는 제2 기판(200), 제3 층간 절연막(310) 및 제2 층간 절연막(270)의 상부를 관통하여 제3 배선(242)의 상면에 접촉하는 제1 관통 전극(322)이 형성될 수 있으며, 다만 제1 관통 전극(322)은 제2 기판(200)을 관통하는 제1 절연 패턴(302)에 의해 제2 기판(200)과는 절연될 수 있다. 또한, 제2 영역(II) 내에는 제2 기판(200), 제3 층간 절연막(310) 및 제2 층간 절연막(270)의 상부를 관통하여 제4 배선(246)의 상면에 접촉하는 제2 관통 전극(324)이 형성될 수 있으며, 다만 제2 관통 전극(324)은 제2 기판(200)을 관통하는 제2 절연 패턴(304)에 의해 제2 기판(200)과는 절연될 수 있다.
예시적인 실시예들에 있어서, 제3 층간 절연막(310), 및 제1 및 제2 관통 전극들(322, 324) 상에는 제3 및 제4 접착막들(315, 505)이 제3 방향(D3)으로 적층될 수 있다. 이때, 제3 접착막(315)을 관통하며 제1 및 제2 관통 전극들(322, 324)에 각각 접촉하는 제5 및 제6 접착 패드들(332, 334)이 제1 및 제2 영역들(I, II) 내에 각각 형성될 수 있으며, 제4 접착막(505)을 관통하며 제5 및 제6 접착 패드들(332, 334)에 각각 접촉하는 제7 및 제8 접착 패드들(524, 526)이 제1 및 제2 영역들(I, II) 내에 각각 형성될 수 있다.
제3 방향(D3)으로 적층된 제3 및 제4 접착막들(315, 505)은 함께 제2 접착막 구조물을 형성할 수 있고, 제3 방향(D3)으로 적층된 제5 및 제7 접착 패드들(332, 524)은 함께 제3 접착 패드 구조물을 형성할 수 있으며, 제3 방향(D3)으로 적층된 제6 및 제8 접착 패드들(334, 526)은 함께 제4 접착 패드 구조물을 형성할 수 있다.
제4 접착막(505) 및 제7 및 제8 접착 패드들(524, 526)과, 제3 기판(400) 사이에는 제4 층간 절연막(500)이 형성될 수 있다. 제3 기판(400)은 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(401, 409)을 포함할 수 있으며, 도면 상에서는 제1 및 제2 면들(401, 409)이 각각 제3 기판(400)의 상면 및 하면으로 도시되어 있다. 이에 따라, 제4 층간 절연막(500)은 제3 기판(400)의 제2 면(409)에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I) 내에는 제3 기판(400)을 관통하여 제3 방향(D3)으로 연장되는 픽셀 분리 구조물(410), 픽셀 분리 구조물(410)에 의해 정의되는 각 단위 픽셀 영역들 내에 형성된 감광 소자(430), 제3 기판(400)의 하부를 관통하여 제3 방향(D3)으로 연장되어 감광 소자(430)에 접촉하며 제3 기판(400)의 제2 면(409) 아래로 돌출된 하부가 제4 층간 절연막(500)에 의해 커버된 전송 게이트(Transfer Gate: TG)(440), TG(440)에 인접한 제3 기판(400)의 하부에 형성된 플로팅 확산(Floating Diffusion: FD) 영역(450)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 일부 혹은 전부에는 p형 불순물이 도핑되어 p형 웰이 형성될 수 있다.
도 12와 함께 참조하면, 픽셀 분리 구조물(410)은 제3 기판(400)의 제1 영역(I) 내부, 및 제1 및 제2 영역들(I, II)의 경계에서 제3 기판(400)의 제2 면(409)으로부터 제1 면(401)까지 제3 방향(D3)을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(410)은 하부 혹은 상부에서 보았을 때, 예를 들어 사각형과 같은 다각 형상의 제1 픽셀 분리 패턴(412), 및 제1 픽셀 분리 패턴(412)에 의해 정의되는 영역 내부에 형성되어 제1 픽셀 분리 패턴(412)으로부터 제1 방향(D1) 혹은 제2 방향(D2)로 연장된 제2 픽셀 분리 패턴(414)들을 포함할 수 있다. 이에 따라, 제3 기판(400)의 제1 영역(I)에는 픽셀 분리 구조물(410)에 포함된 제1 및 제2 픽셀 분리 패턴들(412, 4145)에 의해 각각 둘러싸이며 단위 픽셀들이 각각 형성되는 상기 단위 픽셀 영역들이 정의될 수 있으며, 상기 단위 픽셀 영역들은 제1 영역(I) 내에서 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 배열될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 픽셀 분리 패턴들(412, 414)은 제3 방향(D3)으로 연장되는 코어(core) 및 상기 코어의 측벽을 커버하는 쉘(shell)을 포함할 수 있다. 이때, 상기 코어는 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있고, 상기 쉘은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
한편, 제1 영역(I) 내에서 픽셀 분리 구조물(410)에 인접하는 제3 기판(400) 부분에는 예를 들어, 붕소와 같은 p형 불순물이 도핑된 제5 불순물 영역(420)이 형성될 수 있다. 이때, 제5 불순물 영역(420)의 p형 불순물 농도는 상기 p형 웰의 p형 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 감광 소자(430)는 포토다이오드(PD)의 일부일 수 있다. 이에 따라, 감광 소자(430)는 제3 기판(400)의 제1 영역(I) 내에 형성된 상기 p형 웰 내부에 예를 들어, 인(P)과 같은 n형 불순물이 도핑된 불순물 영역일 수 있으며, 이에 따라 감광 소자(430)와 상기 p형 웰은 함께 PN 접합 다이오드를 형성할 수 있다. 예시적인 실시예들에 있어서, 감광 소자(430)는 제1 및 제2 픽셀 분리 패턴들(412, 414)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다.
TG(440)는 제5 게이트 전극(440)을 포함할 수 있으며, 제3 기판(400)의 제2 면(409)으로부터 제3 방향(D3)을 따라 위로 연장되는 매립부, 및 상기 매립부 아래에 형성되어 제3 기판(400)의 제2 면(409)보다 낮은 저면을 갖는 돌출부를 포함할 수 있다. 예시적인 실시예들에 있어서, TG(440)는 제1 및 제2 픽셀 분리 패턴들(412, 414)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다. 일 실시예에 있어서, TG(440)는 상부 혹은 하부에서 보았을 때, 서로 인접하는 4개의 단위 픽셀 영역들의 중앙부에 대해 오목한 "L"자 형상을 가질 수 있다.
FD 영역(450)은 TG(440)에 인접한 제3 기판(400)의 하부에 예를 들어, 붕소와 같은 n형 불순물이 도핑된 영역일 수 있다. 일 실시예에 있어서, FD 영역(450)은 상부 혹은 하부에서 보았을 때, 서로 인접하는 4개의 단위 픽셀 영역들의 중앙부에 공통적으로 형성될 수 있으며, 이에 따라 서로 인접하는 4개의 TG들(440)에 의해 둘러싸일 수 있다.
제4 층간 절연막(500) 내에는 콘택 플러그들, 비아들 및 배선들이 형성될 수 있다. 도면 상에서는 예시적으로, 제1 영역(I) 내에서 제5 게이트 전극(440) 및 FD 영역(450)의 하면들에 각각 접촉하는 제3 및 제4 콘택 플러그들(462, 464), 제3 및 제4 콘택 플러그들(462, 464)의 하면들에 각각 접촉하는 제9 및 제10 배선들(472, 474), 및 제2 영역(II) 내에서 제9 및 제10 배선들(472, 474)과 동일한 층에 형성된 제11 배선(476)이 도시되어 있다.
또한 도면 상에서는 예시적으로, 제1 영역(I) 내에서 제9 및 제10 배선들(472, 474)보다 아래에 형성된 제12 및 제13 배선들(492, 494)이 도시되 있으며, 제9 배선(472)과 제12 배선(492) 사이에는 제7 비아(482)가 형성될 수 있고 제10 배선(474)과 제13 배선(494) 사이에는 제8 비아(484)가 형성될 수 있다.
한편, 제1 영역(I) 내에서 제13 배선(494)과 제7 접착 패드(524) 사이에는 제9 비아(514)가 형성될 수 있으며, 제2 영역(II) 내에서 제12 배선(492)과 제8 접착 패드(526) 사이에는 제10 비아(516)가 형성될 수 있다.
다만 예시적인 실시예들에 있어서, 제12 배선(492)는 제2 영역(II)의 일부로부터 제3 영역(III)의 일부까지 연장될 수 있으며, 이에 따라 제2 및 제3 영역들(II, III)에 공통적으로 형성될 수 있다. 즉, 제1 영역(I)에 형성된 TG(440)는 제1 영역(I) 내에 형성된 제3 콘택 플러그(462), 제9 배선(472) 및 제7 비아(482), 및 제1 및 제2 영역들(I, II) 내에 공통적으로 형성된 제12 배선(492)을 통해 제2 영역(II) 내에 형성된 제10 비아(516)와 전기적으로 연결될 수 있으며, 또한 제8 접착 패드(526), 제6 접착 패드(334) 및 제2 관통 전극(324)을 통해 제2 기판(200)의 아래에 형성된 배선들 및 비아들과 전기적으로 연결될 수 있다.
이에 더하여, TG(440)는 제2 기판(200)의 아래에 형성된 상기 배선들 및 상기 비아들과, 제3 접착 패드(296) 및 제1 접착 패드(192)를 통해 제1 기판(100) 상에 형성된 배선들, 비아들, 콘택 플러그들 및 상기 제1 트랜지스터와 전기적으로 연결될 수 있다.
도 14와 함께 참조하면, 예시적인 실시예들에 있어서, FD 영역(450)은 제4 콘택 플러그(464), 제10 배선(474), 제8 비아(484), 제13 배선(494), 제9 비아(514), 제7 접착 패드(524), 제5 접착 패드(332), 제1 관통 전극(322), 제3 배선(242) 및 제2 콘택 플러그(232)를 통해 제2 기판(200)의 하부에 형성된 상기 증폭 트랜지스터에 포함된 제2 게이트 전극(222)에 전기적으로 연결될 수 있다.
다만, 본 발명의 개념은 전술한 것에 한정되지 않으며, 제4 층간 절연막(500) 내에는 더 많은 개수의 콘택 플러그들, 비아들 및 배선들이 더 많은 층들에 형성될 수도 있다.
전술한 제1 내지 제4 액티브 패턴들(105, 202, 204, 206)은 제1 내지 제3 기판들(100, 200, 400)과 실질적으로 동일한 물질을 포함할 수 있고, 제1 및 제2 소자 분리 패턴들(110, 210)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한 전술한 제1 내지 제5 게이트 전극들(120, 222, 224, 226, 440), 제1 내지 제4 콘택 플러그들(130, 232, 462, 464), 제1 내지 제10 비아들(150, 180, 256, 258, 286, 288, 482, 484, 514, 516), 및 제1 내지 제13 배선들(140, 160, 242, 246, 248, 264, 266, 268, 472, 474, 476, 492, 494)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있고, 입출력 패드(306)는 예를 들어, 알루미늄과 같은 금속을 포함할 수 있으며, 전술한 제1 내지 제4 층간 절연막들(170, 270, 310, 500)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 전술한 제1 내지 제4 접착막들(175, 275, 315, 505)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 전술한 제1 내지 제8 접착 패드들(192, 194, 296, 298, 332, 334, 524, 526)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 제1 면(401) 및 픽셀 분리 구조물(410) 상에는 하부 평탄화 층(600)이 형성될 수 있으며, 제1 영역(I) 내에는 하부 평탄화 층(600) 상에 컬러 필터 어레이 층, 마이크로 렌즈(665) 및 투명 보호막(670)이 순차적으로 적층될 수 있고, 제2 및 제3 영역들(II, III) 내에는 하부 평탄화 층(600) 상에 광 차단 금속층(630), 상부 평탄화 층(660) 및 투명 보호막(670)이 순차적으로 적층될 수 있다.
또한, 제1 영역(I) 내에는 상기 컬러 필터 어레이 층이 포함하는 컬러 필터들(650) 사이에 형성된 간섭 방지 구조물(635), 및 하부 평탄화 층(600) 상에 형성되어 간섭 방지 구조물(635)의 표면을 커버하는 보호막(640)을 더 포함할 수 있다.
일 실시예에 있어서, 하부 평탄화 층(600)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제5 막들을 포함할 수 있다. 이때, 상기 제1 내지 제5 막들은 각각 예를 들어, 알루미늄 산화물, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물 및 하프늄 산화물을 포함할 수 있다.
간섭 방지 구조물(635)은 제3 방향(D3)을 따라 픽셀 분리 구조물(410)과 오버랩되도록 하부 평탄화 층(600) 상에 형성될 수 있으며, 상면에서 보았을 때 예를 들어, 격자 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 간섭 방지 구조물(635)은 제3 방향(D3)으로 적층된 제1 간섭 방지 패턴(615) 및 제2 간섭 방지 패턴(625)을 포함할 수 있으며, 이때 제1 간섭 방지 패턴(615)은 금속 질화물을 포함할 수 있으며, 제2 간섭 방지 패턴(625)은 금속을 포함할 수 있다. 이와는 달리, 제2 간섭 방지 패턴(625)은 저 굴절률 물질(LRIM)을 포함할 수도 있다.
보호막(640)은 예를 들어, 알루미늄 산화물(Al2O3)와 같은 금속 산화물을 포함할 수 있다.
상기 컬러 필터 어레이 층은 보호막(640) 상에 형성될 수 있으며, 복수의 컬러 필터들(650)을 포함할 수 있다. 컬러 필터들(650) 의 각 저면 및 측벽은 보호막(640)에 의해 커버될 수 있다. 예를 들어, 컬러 필터들(650) 녹색 컬러 필터(G), 청색 컬러 필터(B) 및 적색 컬러 필터(R)를 포함할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 광 차단 금속층(630)은 제3 방향(D3)으로 적층된 배리어 패턴(600) 및 제1 도전 패턴(610)을 포함할 수 있다. 이때, 배리어 패턴(600)은 예를 들어, 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(610)은 예를 들어, 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 마이크로 렌즈(665) 및 상부 평탄화 층(660)은 서로 동일한 물질, 예를 들어 투과도가 높은 포토레지스트 물질을 포함할 수 있다. 한편, 투명 보호막(670)은 예를 들어, SiO, SiOC, SiC, SiCN 등을 포함할 수 있다.
한편, 제3 영역(III)에는 투명 보호막(670), 상부 평탄화 층(660), 광 차단 금속층(630), 제3 기판(400), 제4 층간 절연막(500), 및 제3 및 제4 접착막들(315, 505)을 관통하여 입출력 패드(306)의 상면을 노출시키는 제3 개구(690)가 형성될 수 있으며, 제3 개구(690)를 통해 예를 들어, 도전성 와이어가 입출력 패드(306)와 전기적으로 연결될 수 있다.
상기 이미지 센서는 제1 기판(100) 상에 형성되어 배선들을 수용하는 제1 층간 절연막(170)과 제2 기판(200)의 아래에 형성되어 배선들을 수용하는 제2 층간 절연막(270)이 제1 및 제2 접착막들(175, 275) 및 제1 내지 제4 접착 패드들(192, 194, 296, 298)을 통해 서로 본딩될 수 있다. 또한, 제2 기판(200) 상에 형성되는 제3 층간 절연막(310)과 제3 기판(400)의 아래에 형성되어 배선들을 수용하는 제4 층간 절연막(500)이 제3 및 제4 접착막들(315, 505) 및 제5 내지 제8 접착 패드들(332, 334, 524, 526)을 통해 서로 본딩될 수 있다.
예시적인 실시예들에 있어서, 제2 기판(200)의 하부에 형성되는 증폭 트랜지스터는 제2 층간 절연막(270) 내에 수용되는 제2 콘택 플러그(232) 및 제3 배선(242)과, 제2 층간 절연막(270)의 상부 및 제2 기판(200)을 관통하는 제1 관통 전극(322)을 통해서 제3 기판(400)의 하부에 형성된 FD 영역(450)에 전기적으로 연결될 수 있다. 이에 따라, 제2 층간 절연막(270) 내에서 제3 배선(242)의 아래에는 다른 트랜지스터들, 예를 들어, 선택 트랜지스터 혹은 리셋 트랜지스터에 전기적으로 연결되는 배선들이 추가적으로 형성될 수 있다.
만약, 제2 기판(200)의 제2 면(209) 및 제3 기판(400)의 제2 면(409)이 제3 방향(D3)으로 서로 대향하도록 제2 및 제3 기판들(200, 400)이 서로 본딩되는 경우라면, 이들 사이에는 제2 및 제4 층간 절연막들(270, 500)이 형성될 수 있으며, 제2 층간 절연막(270) 내에서 상기 증폭 트랜지스터의 상부 공간에는 상기 증폭 트랜지스터와 FD 영역(450)을 서로 전기적으로 연결시키기 위한 배선들이 형성되므로, 상기 상부 공간을 다른 용도로 활용할 수 없다.
하지만 예시적인 실시예들에 있어서, 제2 기판(200)의 제1 면(201)과 제3 기판(400)의 제2 면(409)이 서로 대향하도록 제2 및 제3 기판들(200, 400)이 서로 본딩되며, 제2 기판(200)의 아래에 형성된 제2 층간 절연막(270) 내에서 제2 기판(200)의 제2 면(209)에 가까운 층에만 상기 증폭 트랜지스터와 FD 영역(450)을 서로 전기적으로 연결시키기 위한 제3 배선(242)이 형성될 수 있다. 이에 따라, 제2 층간 절연막(270) 내에서 제2 기판(200)의 제2 면(209)으로부터 제3 배선(242)보다 먼 층, 즉 제3 배선(242)의 아래 층들에는 다른 트랜지스터들에 전기적으로 연결되는 배선들이 형성될 수 있으며, 도면 상에서는 예시적으로 제6 배선(264)이 도시되어 있다.
결국, 제2 기판(200)에 형성되는 각종 트랜지스터들에 전기적으로 연결되는 배선들을 형성하기 위한 공간의 자유도가 증대될 수 있다.
도 3 내지 도 18은 예시적인 실시예들에 따른 이미지 센서를 형성하는 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 5, 10, 12 및 14는 평면도들이고, 도 3-4, 6-9, 11, 13 및 15-18은 단면도들이다. 이때, 도 6-9, 11 및 16-18은 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 13 및 15는 대응하는 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 3을 참조하면, 제1 기판(100)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스 내에 제1 소자 분리 패턴(110)을 형성할 수 있다.
이에 따라, 제1 기판(100) 상에는 제1 소자 분리 패턴(110)에 의해 측벽이 커버된 제1 액티브 패턴(105)이 형성될 수 있다.
이후, 제1 액티브 패턴(105) 상에 제1 게이트 전극(120)을 형성하고, 제1 게이트 전극(120)에 인접한 제1 액티브 패턴(105) 상부에 불순물을 도핑하여 제1 불순물 영역(103)을 형성할 수 있다. 제1 게이트 전극(120) 및 이의 양 측들에 각각 형성된 제1 불순물 영역들(103)은 함께 제1 트랜지스터를 형성할 수 있다.
이후, 상기 제1 트랜지스터에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다. 도면 상에서는 예시적으로, 상기 제1 트랜지스터 상에 형성된 제1 콘택 플러그(130), 제1 배선(140), 제1 비아(150) 및 제2 배선(160)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 예를 들어, 제1 및 제2 층들에 각각 형성된 제1 및 제2 배선들(140, 160)에 더하여, 상기 제2 층보다 더 높은 하나 이상의 층들에 각각 상부 배선들이 추가적으로 형성될 수도 있다.
이후, 상기 제1 트랜지스터, 상기 콘택 플러그들, 상기 배선들 및 상기 비아들을 커버하는 제1 층간 절연막(170)이 제1 기판(100) 상에 형성될 수 있다.
도 4를 참조하면, 제1 층간 절연막(170)의 상부를 관통하여 제2 배선(160)의 상면에 접촉하는 제2 비아들(180)을 형성하고, 제1 층간 절연막(170) 및 제2 비아들(180) 상에 제1 접착막(175)을 형성한 후, 제1 접착막(175)을 관통하여 제2 비아들(180)에 각각 접촉하는 제1 및 제2 접착 패드들(192, 194)을 형성할 수 있다.
도 5 및 6을 참조하면, 제1 내지 제3 영역들(I, II, III)을 포함하는 제2 기판(200)의 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스 내에 제2 소자 분리 패턴(210)를 형성할 수 있다.
이에 따라, 제2 기판(200)의 제1 영역(I) 상에는 제2 소자 분리 패턴(210)에 의해 각각 측벽이 커버된 제2 내지 제4 액티브 패턴들(202, 204, 206)이 형성될 수 있다.
한편, 제2 기판(200)의 제3 방향(D3)으로 서로 대향하는 표면들을 각각 제1 및 제2 면들(201, 209)로 지칭한다. 도면 상에서는 제2 기판(200)의 제1 및 제2 면들(201, 209)이 각각 제2 기판(200)의 하면 및 상면으로 도시되어 있다.
이후, 제2 기판(200)의 제1 영역(I) 상에서 제2 내지 제4 액티브 패턴들(202, 204, 206) 및 제2 소자 분리 패턴(210) 상에 제2 내지 제4 게이트 전극들(222, 224, 226)을 형성하고, 제2 내지 제4 게이트 전극들(222, 224, 226)에 각각 인접한 제2 내지 제4 액티브 패턴들(202, 204, 206) 상부에 불순물을 도핑하여 각각 제2 내지 제4 불순물 영역들(203, 205, 207)을 형성할 수 있다.
일 실시예에 있어서, 제3 및 제4 게이트 전극들(224, 226)은 제1 방향(D1)으로 서로 이격될 수 있으며, 제2 게이트 전극(222)은 제3 및 제4 게이트 전극들(224, 226)로부터 제2 방향(D2)으로 이격될 수 있다.
제2 게이트 전극(222) 및 이의 양 측들에 각각 형성된 제2 불순물 영역들(203)은 함께 제2 트랜지스터를 형성할 수 있고, 제3 게이트 전극(224) 및 이의 양 측들에 각각 형성된 제3 불순물 영역들(205)은 함께 제3 트랜지스터를 형성할 수 있으며, 제4 게이트 전극(226) 및 이의 양 측들에 각각 형성된 제4 불순물 영역들(207)은 함께 제4 트랜지스터를 형성할 수 있다.
도 7을 참조하면, 상기 제2 내지 제4 트랜지스터들에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다. 도면 상에서는 예시적으로, 상기 제2 내지 제4 트랜지스터들 상에 형성된 제2 콘택 플러그(232), 제3 내지 제5 배선들(242, 246, 248), 제3 및 제4 비아들(256, 258), 및 제6 내지 제8 배선들(264, 266, 268)이 도시되어 있다.
이때, 제2 게이트 전극(222), 제2 콘택 플러그(232) 및 제3 배선(242)은 제2 기판(200)의 제1 영역(I) 상에 형성되어 서로 전기적으로 연결될 수 있고, 제4 배선(246), 제3 비아(256) 및 제7 배선(266)은 제2 기판(200)의 제2 영역(II) 상에 형성되어 서로 전기적으로 연결될 수 있으며, 제5 배선(248), 제4 비아(258) 및 제8 배선(268)은 제2 기판(200)의 제3 영역(III) 상에 형성되어 서로 전기적으로 연결될 수 있다.
하지만, 본 발명의 개념은 상기 콘택 플러그들, 상기 배선들 및 상기 비아들의 레이아웃이나, 이들이 형성되는 층들의 개수에 제한되지 않는다.
예를 들어, 제1 층에 형성된 제3 내지 제5 배선들(242, 246, 248) 및 제2 층에 형성된 제6 내지 제8 배선들(264, 266, 268)에 더하여, 상기 제2 층보다 더 높은 하나 이상의 층들에 각각 상부 배선들이 추가적으로 형성될 수도 있다.
이후, 상기 제2 내지 제4 트랜지스터들, 상기 콘택 플러그들, 상기 배선들 및 상기 비아들을 커버하는 제2 층간 절연막(270)이 제2 기판(200) 상에 형성될 수 있다.
도 8을 참조하면, 제2 층간 절연막(270)의 상부를 관통하여 제7 및 제8 배선들(266, 268)의 상면들에 각각 접촉하는 제5 및 제6 비아들(286, 288)을 형성하고, 제2 층간 절연막(270) 및 제5 및 제6 비아들(286, 288) 상에 제2 접착막(275)을 형성한 후, 제2 접착막(275)을 관통하여 제5 및 제6 비아들(286, 288)에 각각 접촉하는 제3 및 제4 접착 패드들(296, 298)을 형성할 수 있다.
이때, 제3 및 제4 접착 패드들(296, 298)은 각각 제2 기판(200)의 제2 및 제3 영역들(II, III) 상에 형성될 수 있다.
도 9를 참조하면, 제2 기판(200)을 뒤집어 제2 접착막(275)이 제1 접착막(175)과 접촉하도록 하여 제1 및 제2 기판들(100, 200)을 서로 접합시킬 수 있으며, 이때 제3 및 제4 접착 패드들(296, 298)은 각각 제1 및 제2 접착 패드들(192, 194)과 접촉할 수 있다.
이에 따라 도면 상에서는, 제2 기판(200)의 제1 및 제2 면들(201, 209)이 각각 제2 기판(200)의 상면 및 하면으로 도시된다. 한편, 이하에서는 제2 기판(200)의 제1 내지 제3 영역들(I, II, III)에 각각 대응하는 제1 기판(100) 부분들 역시 제1 내지 제3 영역들(I, II, III)로 간주하기로 한다.
도 10 및 11을 참조하면, 제2 기판(200)의 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 제2 기판(200)의 상부는 예를 들어, 그라인딩(grinding) 공정, CMP 공정 등과 같은 연마 공정을 통해 제거될 수 있다.
이후, 제2 기판(200)을 관통하는 제1 및 제2 절연 패턴들(302, 304) 및 입출력 패드(306)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 절연 패턴들(302, 304)은 제1 및 제2 영역들(I, II) 내에 각각 형성된 제3 및 제4 배선들(242, 246)과 제3 방향(D3)으로 각각 오버랩될 수 있으며, 입출력 패드(306)는 제3 영역(III) 내에 형성된 제5 배선(248)과 제3 방향(D3)으로 오버랩될 수 있다.
이후, 제2 기판(200)의 제1 면(201), 제1 및 제2 절연 패턴들(302, 304) 및 입출력 패드(306) 상에 제3 층간 절연막(310)을 형성하고, 제3 층간 절연막(310), 제1 절연 패턴(302) 및 제2 층간 절연막(270)의 상부를 관통하여 제3 배선(242)에 접촉하는 제1 관통 전극(322), 및 제3 층간 절연막(310), 제2 절연 패턴(304) 및 제2 층간 절연막(270)의 상부를 관통하여 제4 배선(246)에 접촉하는 제2 관통 전극(324)를 형성할 수 있다.
이후, 제3 층간 절연막(310) 및 제1 및 제2 관통 전극들(322, 324) 상에 제3 접착막(315)을 형성하고, 제3 접착막(315)을 관통하여 제1 및 제2 관통 전극들(322, 324)에 각각 접촉하는 제5 및 제6 접착 패드들(332, 334)을 형성할 수 있다.
이때, 제5 및 제6 접착 패드들(332, 334)은 각각 제1 및 제2 영역들(II, III) 내에 형성될 수 있다.
도 12 및 13을 참조하면, 제1 내지 제3 영역들(I, II, III)을 포함하는 제3 기판(400) 내에 픽셀 분리 구조물(410), 제5 불순물 영역(420) 및 감광 소자(430)를 형성한 후, 제5 게이트 전극(440) 및 플로팅 확산(FD) 영역(450)을 형성할 수 있다.
제3 기판(400)의 제3 방향(D3)으로 서로 대향하는 표면들은 각각 제1 및 제2 면들(401, 409)로 지칭한다. 도면 상에서는 제3 기판(400)의 제1 및 제2 면들(401, 409)이 각각 제3 기판(400)의 하면 및 상면으로 도시되어 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 일부 혹은 전부에는 예를 들어, 붕소(B)와 같은 p형 불순물이 도핑되어 p형 웰이 형성될 수 있다.
픽셀 분리 구조물(410)은 제3 기판(400)의 제1 영역(I) 내부, 제1 및 제2 영역들(I, II)의 경계에서 제2 면(409)으로부터 제3 방향(D3)을 따라 아래로 연장될 수 있으며, 이에 인접하는 제3 기판(400) 부분에 예를 들어, 붕소와 같은 p형 불순물이 도핑된 제5 불순물 영역(420)이 형성될 수 있다. 이때, 제5 불순물 영역(420)의 p형 불순물 농도는 상기 p형 웰의 p형 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(410)은 상부에서 보았을 때, 예를 들어 사각형과 같은 다각 형상의 제1 분리 패턴(412), 및 제1 분리 패턴(412)에 의해 정의되는 영역 내부에 형성되어 제1 분리 패턴(412)으로부터 제1 방향(D1) 혹은 제2 방향(D2)로 연장된 제2 분리 패턴(414)들을 포함할 수 있다. 이에 따라, 제3 기판(400)의 제1 영역(I)에는 픽셀 분리 구조물(410)에 포함된 제1 및 제2 분리 패턴들(412, 4145)에 의해 각각 둘러싸이며 단위 픽셀들이 각각 형성되는 단위 픽셀 영역이 정의될 수 있다.
감광 소자(430)는 제3 기판(400)의 제1 영역(I)에 형성된 상기 p형 웰 내부에 예를 들어, 인(P)과 같은 n형 불순물을 도핑함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 감광 소자(430)는 제1 및 제2 분리 패턴들(412, 414)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다.
제5 게이트 전극(440)은 제3 기판(400)의 제2 면(409)으로부터 제3 방향(D3)을 따라 아래로 연장되는 트렌치를 형성하고, 이를 채우면서 제3 기판(400)의 제2 면(409) 상부로 돌출되도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 게이트 전극(440)은 제1 및 제2 분리 패턴들(412, 414)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다.
이후, 제5 게이트 전극(440)에 인접하는 제3 기판(400)의 상부에 예를 들어, 붕소와 같은 n형 불순물을 도핑함으로써 FD 영역(450)를 형성할 수 있다. 일 실시예에 있어서, FD 영역(450)은 서로 인접하는 4개의 단위 픽셀 영역들 내에 공통적으로 형성될 수 있으며, 이에 따라 서로 인접하는 4개의 제5 게이트 전극들(440)에 의해 둘러싸일 수 있다.
도 14 및 15를 참조하면, 제5 게이트 전극(440) 및 FD 영역(450)에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다. 도면 상에서는 예시적으로, 제5 게이트 전극(440) 및 FD 영역(450) 상에 형성된 제3 및 제4 콘택 플러그들(462, 464), 제9 내지 제11 배선들(472, 474, 476), 제7 및 제8 비아들(482, 484), 및 제12 및 제13 배선들(492, 494)이 도시되어 있다.
이때, 제5 게이트 전극(440), 제3 콘택 플러그(462), 제9 배선(472) 및 제7 비아(482)는 제3 기판(400)의 제1 영역(I) 상에 형성되어 서로 전기적으로 연결될 수 있으며, 제12 배선(492)은 제7 비아(482)에 전기적으로 연결되어 제3 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있다. 한편, FD 영역(450), 제4 콘택 플러그(464), 제10 배선(474), 제8 비아(484) 및 제13 배선(494)은 제3 기판(400)의 제1 영역(I) 상에 형성되어 서로 전기적으로 연결될 수 있다. 또한, 제11 배선(476)은 제3 기판(400)의 제2 영역(II) 상에 형성될 수 있다.
하지만, 본 발명의 개념은 상기 콘택 플러그들, 상기 배선들 및 상기 비아들의 레이아웃이나, 이들이 형성되는 층들의 개수에 제한되지 않는다.
예를 들어, 제1 층에 형성된 제9 내지 제11 배선들(472, 474, 476), 및 제2 층에 형성된 제12 및 제13 배선들(492, 494)에 더하여, 상기 제2 층보다 더 높은 하나 이상의 층들에 각각 상부 배선들이 추가적으로 형성될 수도 있다.
이후, 제5 게이트 전극(440), 영역(450), 상기 콘택 플러그들, 상기 배선들 및 상기 비아들을 커버하는 제4 층간 절연막(500)이 제3 기판(400) 상에 형성될 수 있다.
이후, 제4 층간 절연막(500)의 상부를 관통하여 제13 및 제12 배선들(494, 492)의 상면에 각각 접촉하는 제9 및 제10 비아들(514, 516)을 형성하고, 제4 층간 절연막(500) 및 제9 및 제10 비아들(514, 516) 상에 제4 접착막(505)을 형성한 후, 제4 접착막(505)을 관통하여 제9 및 제10 비아들(514, 516)에 각각 접촉하는 제7 및 제8 접착 패드들(524, 526)을 형성할 수 있다.
이때, 제7 및 제8 접착 패드들(524, 526)은 각각 제3 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있다.
도 16을 참조하면, 제3 기판(400)을 뒤집어 제4 접착막(505)이 제3 접착막(315)과 접촉하도록 하여 제2 및 제3 기판들(200, 400)을 서로 접합시킬 수 있으며, 이때 제7 및 제8 접착 패드들(524, 526)은 각각 제5 및 제6 접착 패드들(332, 334)과 접촉할 수 있다.
이에 따라 도면 상에서는, 제3 기판(400)의 제1 및 제2 면들(401, 409)은 각각 제3 기판(400)의 상면 및 하면으로 도시된다. 한편, 이하에서 제1 내지 제3 영역들(I, II, III)은 제1 내지 제3 기판들(100, 200, 400)에 공통적으로 사용된다.
도 17을 참조하면, 제3 기판(400)의 상부를 예를 들어, 그라인딩(grinding) 공정, CMP 공정 등과 같은 연마 공정을 통해 제거할 수 있다.
이에 따라, 픽셀 분리 구조물(410)의 상면이 노출될 수 있으며, 결과적으로 픽셀 분리 구조물(410)은 제3 기판(400)을 관통할 수 있다.
도 18을 참조하면, 제3 기판(400)의 제1 면(401) 및 픽셀 분리 구조물(410) 상에 하부 평탄화 층(600)을 형성할 수 있다.
이후, 하부 평탄화 층(600)의 상면에 배리어 막 및 제1 도전막을 순차적으로 형성하고, 제3 영역(III)에서 상기 제1 도전막, 상기 배리어 막, 하부 평탄화 층(600), 제3 기판(400), 제4 층간 절연막(500), 제3 및 제4 접착막들(315, 505) 및 제3 층간 절연막(310)을 제거하여 입출력 패드(306)의 상면을 노출시키는 제1 개구를 형성하고, 상기 제1 개구를 채우는 매립막을 형성한 후, 상기 제1 도전막의 상면이 노출될 때까지 상기 매립막의 상부를 평탄화할 수 있다.
이에 따라, 제3 영역(III)에 형성된 상기 제1 개구 내에는 매립 패턴(680)이 형성될 수 있다. 매립 패턴(680)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 스핀-온-하드마스크(Spin-On Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 제1 영역(I) 내에 형성된 상기 제1 도전막 부분 및 상기 배리어 막 부분을 패터닝하여 각각 제2 간섭 방지 패턴(625) 및 제1 간섭 방지 패턴(615)을 형성할 수 있으며, 이때 제2 영역(II) 내에 형성된 상기 배리어 막 및 상기 제1 도전막 부분은 각각 배리어 패턴(610) 및 제1 도전 패턴(620)으로 잔류할 수 있다. 배리어 패턴(610) 및 제1 도전 패턴(620)은 함께 광 차단 금속층(630)를 형성할 수 있으며, 제1 및 제2 간섭 방지 패턴들(615, 625)은 함께 간섭 방지 구조물(635)을 형성할 수 있다.
이후, 제1 영역(I) 내에서 하부 평탄화 층(660) 및 간섭 방지 구조물(635) 상에 보호막(640)을 형성할 수 있다.
다시 도 2를 참조하면, 제1 영역(I) 내에서 보호막(640) 상에 컬러 필터들(650)을 포함하는 컬러 필터 어레이 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 컬러 필터들(650)은 보호막(640), 광 차단 금속층(630) 및 매립 패턴(680) 상에 컬러 필터막을 예를 들어, 스핀 코팅 공정을 통해 증착한 후, 이에 대한 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있다. 일 실시예에 있어서, 각 컬러 필터들(650)은 제1 및 제2 분리 패턴들(412, 414)에 의해 정의되는 각 단위 픽셀 영역들 상에 형성될 수 있다. 이와는 달리, 각 컬러 필터들(650)은 상기 단위 픽셀 영역들 중 서로 인접하는 복수의 단위 픽셀 영역들 상에 형성될 수도 있다.
이후, 상기 컬러 필터 어레이 층, 보호막(640), 광 차단 금속층(630) 및 매립 패턴(680) 상에 상부 평탄화 층(660)을 형성한 후, 제1 영역(I) 내에서 상부 평탄화 층(660)에 대한 패터닝 공정 및 리플로우 공정을 수행하여 마이크로 렌즈(665)를 형성할 수 있다.
이후, 마이크로 렌즈(665) 및 상부 평탄화 층(660) 상에 투명 보호막(670)을 형성하고, 제3 영역(III)에서 매립 패턴(680)과 제3 방향(D3)으로 오버랩되는 투명 보호막(670) 부분, 및 그 하부의 상부 평탄화 층(660) 및 광 차단 금속층(630)을 제거하여 매립 패턴(680)의 상면을 노출시키는 제2 개구를 형성할 수 있다.
상기 제2 개구를 통해 매립 패턴(680)을 제거하여 입출력 패드(306)를 노출시키는 제3 개구(690)가 형성될 수 있으며, 이후 제3 개구(690)를 통해 입출력 패드(306)와 전기적으로 연결되는 예를 들어, 도전성 와이어를 형성함으로써 상기 이미지 센서의 제조를 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다. 상기 이미지 센서는 일부 구성 요소를 제외하고는, 도 1 및 2를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 19를 참조하면, 상기 이미지 센서에서 입출력 패드(306)는 제2 기판(200)을 관통하는 대신에 제3 기판(400)을 관통할 수 있다.
이에 따라, 제3 영역(III) 내에는 입출력 패드(306)와 제5 배선(248)의 전기적 연결을 위해서, 제4 층간 절연막(500)에 의해 커버되는 제5 콘택 플러그(468), 제14 배선(478), 제11 비아(488), 제15 배선(498) 및 제12 비아(518)가 더 형성될 수 있고, 제3 및 제4 접착막들(315, 505)을 각각 관통하는 제9 및 제10 접착 패드들(338, 528)이 형성될 수 있으며, 또한 제2 기판(200), 제3 층간 절연막(310) 및 제2 층간 절연막(270)의 상부를 관통하여 제5 배선(248)의 상면에 접촉하는 제3 관통 전극(328)이 더 형성될 수 있다.
한편, 입출력 패드(306)는 제2 및 제3 기판들(200, 400) 대신에 제1 기판(100)을 관통하도록 형성될 수도 있다.
도 20은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다. 상기 이미지 센서는 일부 구성 요소를 제외하고는, 도 1 및 2를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 20을 참조하면, 상기 이미지 센서는 제1 및 제2 기판들(100, 200)이 제1 내지 제4 접착 패드들(192, 194, 296, 298) 대신에, 제4 및 제5 관통 전극들(712, 714)을 통해 서로 본딩될 수 있다.
예시적인 실시예들에 있어서, 제4 관통 전극(712)은 제2 기판(200), 제2 층간 절연막(270), 제1 및 제2 접착막들(175, 275) 및 제1 층간 절연막(170)의 상부를 관통할 수 있으며, 제3 층간 절연막(310)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제4 관통 전극(712)은 제3 층간 절연막(310) 내에 형성된 제13 비아(326)를 통해 제6 접착 패드(334)에 전기적으로 연결될 수 있고, 제1 기판(100) 상에 형성된 제2 배선(160)과 접촉하여 이에 전기적으로 연결될 수 있다. 이때, 제4 관통 전극(712)은 제4 배선(246)의 측벽 및 제7 배선(266)의 측벽 및 상면 일부에 접촉하여 이들에 전기적으로 연결될 수 있다.
한편, 제5 관통 전극(714)은 제2 기판(200), 제2 층간 절연막(270), 제1 및 제2 접착막들(175, 275) 및 제1 층간 절연막(170)의 상부를 관통할 수 있으며, 제3 층간 절연막(310)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제5 관통 전극(714)은 제2 기판(200) 상에 형성된 제4 도전 패턴(716)에 의해 입출력 패드(306)와 전기적으로 연결될 수 있으며, 또한 제1 기판(100) 상에 형성된 제2 배선(160)과 접촉하여 이에 전기적으로 연결될 수 있다. 한편, 입출력 패드(306)의 저면 및 측벽은 제4 도전 패턴(716)에 의해 커버될 수 있다.
도 21 및 22는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 상기 이미지 센서의 제조 방법은 도 1 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
도 21을 참조하면, 도 3 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제2, 제4, 제5 및 제6 비아들(180, 258, 286, 288), 제5 배선(248), 제1 내지 제4 접착 패드들(192, 194, 296, 298) 및 입출력 패드(306)는 형성되지 않을 수 있다.
이후, 제2 기판(200)의 상부를 그라인딩(grinding) 공정, CMP 공정 등과 같은 연마 공정을 통해 제거할 수 있다.
이후, 제2 기판(200), 제2 층간 절연막(270), 제1 및 제2 접착막들(175, 275) 및 제1 층간 절연막(170)의 상부를 제거하여 제2 배선(160)의 상면을 각각 노출시키는 제4 및 제5 개구들(702, 704)을 제2 및 제3 영역들(II, III) 내에 각각 형성할 수 있다. 또한, 제2 기판(200)의 상부를 관통하는 제3 리세스(706)를 제3 영역(III) 내에 형성할 수 있다. 이때, 제4 개구(702)는 제4 배선(246)의 측벽, 및 제7 배선(266)의 측벽 및 상면 일부를 노출시킬 수 있다.
이후, 제4 및 제5 개구들(702, 704)의 저면 및 측벽, 제3 리세스(706)의 저면 및 측벽, 및 제2 기판(200)의 제1 면(201) 상에 제2 도전막을 형성하고, 제3 리세스(706) 내에 입출력 패드(306)를 형성할 수 있다.
이후, 상기 제2 도전막을 패터닝할 수 있다. 이때, 제4 및 제5 개구들(702, 704) 및 제3 리세스(706)에 인접한 상기 제2 도전막 부분은 제거되지 않고 잔류할 수 있다. 다만 도시하지는 않았으나, 상기 제2 도전막을 형성하기 이전에, 제4 및 제5 개구들(702, 704)의 저면 및 측벽, 제3 리세스(706)의 저면 및 측벽, 및 제2 기판(200)의 제1 면(201) 상에 배리어 막을 더 형성할 수도 있다.
이에 따라, 제4 개구(702)의 저면 및 측벽 및 제4 개구(702)에 인접한 제2 기판(200)의 제1 면(201) 상에 제2 도전 패턴(712)이 형성될 수 있고, 제5 개구(704)의 저면 및 측벽 및 제5 개구(704)에 인접한 제2 기판(200)의 제1 면(201) 상에 제3 도전 패턴(714)이 형성될 수 있으며, 제3 리세스(706)의 저면 및 측벽 및 제3 리세스(706)에 인접한 제2 기판(200)의 제1 면(201) 상에 제4 도전 패턴(716)이 형성될 수 있다. 이때, 제2 및 제3 도전 패턴들(712, 714)은 각각 제4 및 제5 관통 전극들(712, 714)로 지칭될 수도 있다. 또한, 입출력 패드(306)의 저면 및 측벽은 제4 도전 패턴(716)에 의해 커버될 수 있다.
도 22를 참조하면, 제3 배선(242)과 제3 방향(D3)으로 오버랩되는 제2 기판(200) 부분을 관통하는 제1 절연 패턴(302)을 형성하고, 제4 및 제5 관통 전극들(712, 714), 입출력 패드(306), 제4 도전 패턴(716), 제2 기판(200)의 제1 면(201) 및 제1 절연 패턴(302) 상에 제4 및 제5 개구들(702, 704)을 채우는 제3 층간 절연막(310)을 형성할 수 있다.
이후, 제3 층간 절연막(310), 제1 절연 패턴(302) 및 제2 층간 절연막(270)의 상부를 관통하여 제3 배선(242)의 상면에 접촉하는 제1 관통 전극(322), 및 제3 층간 절연막(310)을 관통하여 제4 관통 전극(712)의 상면에 접촉하는 제13 비아(326)를 형성할 수 있다.
이후, 제3 층간 절연막(310), 제1 관통 전극(322) 및 제13 비아(326) 상에 제3 접착막(315)을 형성하고, 이를 관통하여 제1 관통 전극(322) 및 제13 비아(326)에 각각 접촉하는 제5 및 제6 접착 패드들(332, 334)을 형성할 수 있다.
다시 도 20을 참조하면, 도 12 내지 도 18 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 이미지 센서의 제조를 완성할 수 있다.
도 23은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다. 상기 이미지 센서는 일부 구성 요소를 제외하고는, 도 1 및 2를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 23을 참조하면, 상기 이미지 센서에서 증폭 트랜지스터에 포함된 제2 게이트 전극(222)은 제2 콘택 플러그(232) 및 제3 배선(242)에 더하여, 제3 배선(242)의 하면 및 제6 배선(264)의 상면에 접촉하는 제14 비아들(252), 및 제14 비아들(252)의 하면에 접촉하는 제6 배선(264)을 통해서 제1 관통 전극(322)에 전기적으로 연결될 수 있다.
도 24 및 25는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도들로서, 각각 도 10 및 14에 대응하는 도면들이다. 상기 이미지 센서는 제2 기판(200)에 형성되는 트랜지스터들, 제3 기판(400)에 형성되는 TG(440) 및 FD 영역(450), 및 제5 및 제7 접착 패드들(332, 524)의 레이아웃을 제외하고는, 도 1 및 2를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 25를 먼저 참조하면, 도 14에 도시된 서로 인접하는 4개의 단위 픽셀 영역들은 함께 픽셀 영역 세트를 형성할 수 있으며, 서로 인접하는 4개의 픽셀 영역 세트들은 함께 픽셀 영역 그룹을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 픽셀 영역 그룹 내에서 제1 방향(D1)으로 서로 인접하는 2개의 FD 영역들(450)은 제16 배선(455)에 의해 서로 전기적으로 연결되어 FD 영역 쌍을 이룰 수 있으며, 이에 따라 상기 픽셀 영역 그룹에는 제2 방향(D2)으로 서로 이격된 2개의 FD 영역 쌍들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 FD 영역 쌍들에는 제5 및 제7 접착 패드들(332, 524)을 포함하는 상기 제3 접착 패드 구조물이 전기적으로 연결될 수 있으며, 제1 방향(D1)으로 서로 이격된 FD 영역들(450) 중에서 어느 하나와 제3 방향(D3)을 따라 오버랩될 수 있다. 예시적인 실시예들에 있어서, 상기 픽셀 영역 그룹 내에 형성되는 2개의 제3 접착 패드 구조물들은 상부에서 보았을 때, 상기 픽셀 영역 그룹의 중앙부를 중심으로 대칭적인 위치에 형성될 수 있다.
한편 도 24를 참조하면, 상기 픽셀 영역 그룹에 포함되는 FD 영역(450) 및 상기 제3 접착 패드 구조물의 레이아웃에 대응하여, 제2 기판(200)에 형성되는 제2 내지 제4 트랜지스터들의 레이아웃이 변형될 수 있다.
즉, 제1 방향(D1)으로 서로 인접하는 2개의 FD 영역들(450)로 구성되는 상기 각 FD 영역 쌍들에 대응하여 상기 제2 내지 제4 트랜지스터들이 배치될 수 있으며, 제2 방향(D2)으로 서로 인접하는 2개의 상기 FD 영역 쌍들에 대응하여 각각 형성되는 상기 제2 내지 제4 트랜지스터들은 상부에서 보았을 때, 상기 픽셀 영역 그룹의 중앙부를 중심으로 대칭적인 위치에 형성될 수 있다.
도 26 및 27은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도 및 단면도로서, 각각 도 14 및 도 2에 대응하는 도면들이다.
상기 이미지 센서는 제3 기판(400)에 형성되는 감광 소자(430), TG(440) 및 FD 영역(450)의 레이아웃을 제외하고는, 도 1 및 2를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 26 및 27을 참조하면, 픽셀 분리 구조물(410)에 포함된 제1 픽셀 분리 패턴(412)으로부터 연장된 제2 픽셀 분리 패턴들(414)은 서로 이격되지 않고 연결될 수 있으며, 이에 따라 제1 및 제2 픽셀 분리 패턴들(412, 414)에 의해 둘러싸이는 단위 픽셀 영역이 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 각 단위 픽셀 영역들마다 감광 소자(430), TG(440) 및 FD 영역(450)이 형성될 수 있다. 즉, FD 영역(450)은 서로 인접하는 4개의 단위 픽셀 영역들의 중앙부에 공통적으로 형성되지 않을 수 있다.
이때, 서로 인접하는 4개의 단위 픽셀 영역들에 각각 형성된 FD 영역들(450)은 공통적으로 제4 콘택 플러그(464)에 의해 제10 배선(474)과 전기적으로 연결될 수 있으며, 이에 따라 제5 및 제7 접착 패드들(332, 524)을 포함하는 상기 제3 접착 패드 구조물을 통해서 제2 기판(200)의 하부에 형성된 SF 트랜지스터 즉, 상기 제2 트랜지스터에 전기적으로 연결될 수 있다.
도 28은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 27에 대응하는 도면이다.
상기 이미지 센서는 제3 기판(400)에 형성되는 FD 영역(450) 및 제4 콘택 플러그(464)의 전기적 연결 관계를 제외하고는, 도 26 및 27을 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 28을 참조하면, 도 26 및 27에 도시된 FD 영역들(450)과는 달리, 서로 인접하는 단위 픽셀 영역들에 각각 형성되는 FD 영역들(450)은 독립적으로 제4 콘택 플러그들(464)에 접촉하여 연결될 수 있다.
이에 따라, 제3 기판(400)의 단위 픽셀 영역들에 각각 형성되는 FD 영역들(450)은 제2 기판(200)의 하부에 형성된 SF 트랜지스터들에 개별적으로 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 400: 제1 내지 제3 기판
103, 203, 205, 207, 420: 제1 내지 제5 불순물 영역
105, 202, 204, 206: 제1 내지 제4 액티브 패턴
110, 210: 제1, 제2 소자 분리 패턴
120, 222, 224, 226, 440: 제1 내지 제5 게이트 전극
130, 232, 462, 464, 468: 제1 내지 제5 콘택 플러그
140, 160, 242, 246, 248, 264, 266, 268, 472, 474, 476, 492, 494, 478, 518: 제1 내지 제15 배선
150, 180, 256, 258, 286, 288, 482, 484, 514, 516, 488, 518, 326, 252: 제1 내지 제14 비아
170, 270, 310, 500: 제1 내지 제4 층간 절연막
192, 194, 296, 298, 332, 334, 524, 526, 338, 528: 제1 내지 제10 접착 패드
175, 275, 315, 505: 제1 내지 제4 접착막
302, 304: 제1, 제2 절연 패턴
322, 324, 328, 712, 714: 제1 내지 제5 관통 전극
410: 픽셀 분리 구조물 412, 414: 제1, 제2 픽셀 분리 패턴
430: 감광 소자 440: TG
450: FD 영역 600, 660: 하부, 상부 평탄화 층
610: 배리어 패턴 615, 625: 제1, 제2 간섭 방지 패턴
620, 712, 714, 716: 제1 내지 제4 도전 패턴
630: 광 차단 금속층 635: 간섭 방지 구조물
640: 보호막 650: 컬러 필터
665: 마이크로렌즈 670: 투명 보호막

Claims (10)

  1. 제1 트랜지스터가 상부에 형성된 제1 기판;
    상기 제1 기판 상에 형성되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 배선;
    상기 제1 배선 상에 형성된 제2 및 제3 배선들;
    상기 제2 및 제3 배선들 상에 형성되며, 상기 제2 배선에 전기적으로 연결된 제2 트랜지스터가 하부에 형성된 제2 기판;
    상기 제2 기판 상에 형성된 제4 및 제5 배선들;
    상기 제4 및 제5 배선들 상에 형성된 제3 기판;
    상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층;
    상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈;
    상기 제3 기판 내에 형성된 감광 소자;
    상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제4 배선에 전기적으로 연결된 전송 게이트(TG);
    상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제5 배선에 전기적으로 연결된 플로팅 확산(FD) 영역;
    상기 제2 기판을 관통하여 상기 제2 트랜지스터 및 상기 제5 배선에 전기적으로 연결된 제1 관통 전극; 및
    상기 제2 기판을 관통하여 상기 제1 및 제3 배선들에 접촉하며, 상기 제4 배선에 전기적으로 연결된 제2 관통 전극을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 제1 관통 전극은 상기 제2 배선의 상면에 접촉하며,
    상기 제1 관통 전극의 상면에 접촉하며 상기 제5 배선에 전기적으로 연결된 제1 접착 패드를 더 포함하는 이미지 센서.
  3. 제2항에 있어서, 상기 제1 접착 패드와 동일한 층에 형성되며, 상기 제2 관통 전극 및 상기 제4 배선에 전기적으로 연결된 제2 접착 패드를 더 포함하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제2 기판의 하부에 형성된 제3 트랜지스터; 및
    상기 제2 배선보다 낮은 층에 형성되어 상기 제3 트랜지스터에 전기적으로 연결되며, 상기 제1 기판의 상면에 수직한 수직 방향으로 적어도 일부가 상기 제2 배선과 오버랩되는 제6 배선을 더 포함하는 이미지 센서.
  5. 제1항에 있어서, 상기 제1 내지 제3 기판들은 상기 제1 기판의 상면에 수직한 수직 방향으로 적층되고, 상기 제1 내지 제3 기판들은 픽셀 영역, 상기 픽셀 영역을 둘러싸는 연결 영역, 및 상기 연결 영역을 둘러싸는 패드 영역을 공통적으로 포함하며,
    상기 컬러 필터 어레이 층 및 상기 마이크로 렌즈는 상기 픽셀 영역 내에 형성되고,
    상기 픽셀 영역 내에서 상기 제3 기판을 관통하여 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물을 더 포함하며,
    상기 감광 소자 및 상기 TG는 상기 각 단위 픽셀 영역들 내에 형성된 이미지 센서.
  6. 제5항에 있어서, 상기 FD 영역은 상기 단위 픽셀 영역들 중에서 서로 인접하는 4개의 단위 픽셀 영역들의 서로 인접하는 부분들에 공통적으로 형성되며,
    상기 제1 관통 전극은 상기 FD 영역에 상기 수직 방향으로 오버랩되는 이미지 센서.
  7. 제6항에 있어서, 상기 제2 트랜지스터는 증폭 트랜지스터이고,
    상기 제2 기판의 하부에 형성된 선택 트랜지스터 및 리셋 트랜지스터를 더 포함하며,
    상기 선택 트랜지스터 및 상기 리셋 트랜지스터는 상기 제1 기판 상면에 평행한 제1 방향으로 서로 이격되고, 상기 증폭 트랜지스터는 상기 선택 트랜지스터 혹은 상기 리셋 트랜지스터로부터 상기 제1 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 이격된 이미지 센서.
  8. 수직 방향으로 순차적으로 적층되며, 픽셀들이 형성되는 픽셀 영역 및 상기 픽셀 영역을 둘러싸며 상기 수직 방향으로의 전기적 신호 전달을 위한 연결 배선들이 형성되는 연결 영역을 포함하는 제1 내지 제3 기판들;
    상기 픽셀 영역 내에서 상기 제2 기판의 하부에 형성된 제1 트랜지스터;
    상기 픽셀 영역 내에서 상기 제1 트랜지스터의 아래에 형성되어 상기 제1 트랜지스터에 전기적으로 연결된 제1 배선;
    상기 연결 영역 내에서 상기 제2 기판의 아래에 형성된 제2 배선;
    상기 픽셀 영역 내에서 상기 제2 기판을 관통하여 상기 제1 배선에 전기적으로 연결된 제1 관통 전극;
    상기 연결 영역 내에서 상기 제2 기판을 관통하여 상기 제2 배선에 전기적으로 연결된 제2 관통 전극;
    상기 제2 기판 상에 형성되어 상기 제1 및 제2 관통 전극들에 각각 전기적으로 연결되며, 상기 픽셀 영역 및 상기 연결 영역 내에 각각 형성된 제1 및 제2 접착 패드들;
    상기 제1 및 제2 접착 패드들 상에 형성되어 이들에 각각 전기적으로 연결된 제3 및 제4 배선들;
    상기 픽셀 영역 내에서 상기 제3 기판 내에 형성된 감광 소자;
    상기 픽셀 영역 내에서 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제4 배선에 전기적으로 연결된 전송 게이트(TG); 및
    상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제3 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함하며,
    상기 제4 배선은 상기 픽셀 영역으로부터 상기 연결 영역으로 연장되어 상기 각 픽셀 영역 및 상기 연결 영역의 적어도 일부에 형성된 이미지 센서.
  9. 제8항에 있어서,
    상기 픽셀 영역 내에서 상기 제2 기판의 하부에 형성된 제2 트랜지스터; 및
    상기 제1 배선의 아래에 형성되어 상기 제2 트랜지스터에 전기적으로 연결되며, 상기 수직 방향으로 적어도 일부가 상기 제1 배선과 오버랩되는 제5 배선을 더 포함하는 이미지 센서.
  10. 수직 방향으로 순차적으로 적층되며, 픽셀들이 형성되는 픽셀 영역, 상기 픽셀 영역을 둘러싸며 상기 수직 방향으로의 전기적 신호 전달을 위한 연결 배선들이 형성되는 연결 영역, 및 상기 연결 영역을 둘러싸며 외부로부터 전기적 신호를 인가받기 위한 입출력 패드가 형성되는 패드 영역을 포함하는 제1 내지 제3 기판들;
    상기 픽셀 영역 내에서 상기 제1 기판의 상부에 형성된 제1 트랜지스터;
    상기 연결 영역 및 상기 패드 영역 내에서 상기 제1 트랜지스터 상에 각각 형성된 제1 및 제2 배선들;
    상기 연결 영역 및 상기 패드 영역 내에 각각 형성되어 상기 제1 및 제2 배선들에 각각 전기적으로 연결된 제1 및 제2 접착 패드들;
    상기 픽셀 영역 내에서 상기 제2 기판의 하부에 형성된 제2 내지 제4 트랜지스터들;
    상기 픽셀 영역 내에서 상기 제2 트랜지스터의 아래에 형성되어 상기 제2 트랜지스터에 전기적으로 연결된 제3 배선;
    상기 연결 영역 내에서 상기 제2 기판의 아래에 형성된 제4 배선;
    상기 픽셀 영역 내에서 상기 제2 기판을 관통하여 상기 제3 배선에 전기적으로 연결된 제1 관통 전극;
    상기 연결 영역 내에서 상기 제2 기판을 관통하여 상기 제4 배선에 전기적으로 연결된 제2 관통 전극;
    상기 제2 기판 상에 형성되어 상기 제1 및 제2 관통 전극들에 각각 전기적으로 연결되며, 상기 픽셀 영역 및 상기 연결 영역 내에 각각 형성된 제3 및 제4 접착 패드들;
    상기 제3 및 제4 접착 패드들 상에 형성되어 이들에 각각 전기적으로 연결된 제5 및 제6 배선들;
    상기 픽셀 영역 내에서 상기 제3 기판 내에 형성된 감광 소자;
    상기 픽셀 영역 내에서 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하며, 상기 제6 배선에 전기적으로 연결된 전송 게이트(TG);
    상기 TG에 인접하는 상기 제3 기판의 하부에 형성되며, 상기 제5 배선에 전기적으로 연결된 플로팅 확산(FD) 영역;
    상기 픽셀 영역 내에서 상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및
    상기 픽셀 영역 내에서 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈를 포함하며,
    상기 제6 배선은 상기 픽셀 영역으로부터 상기 연결 영역으로 연장되어 상기 각 픽셀 영역 및 상기 연결 영역의 적어도 일부에 형성된 이미지 센서.
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