KR20240018077A - 이미지 센서 및 그 제조 방법 - Google Patents

이미지 센서 및 그 제조 방법 Download PDF

Info

Publication number
KR20240018077A
KR20240018077A KR1020220095895A KR20220095895A KR20240018077A KR 20240018077 A KR20240018077 A KR 20240018077A KR 1020220095895 A KR1020220095895 A KR 1020220095895A KR 20220095895 A KR20220095895 A KR 20220095895A KR 20240018077 A KR20240018077 A KR 20240018077A
Authority
KR
South Korea
Prior art keywords
substrate
device isolation
image sensor
isolation pattern
pattern
Prior art date
Application number
KR1020220095895A
Other languages
English (en)
Inventor
이재규
이정진
조동석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220095895A priority Critical patent/KR20240018077A/ko
Priority to TW112122759A priority patent/TW202407992A/zh
Priority to US18/216,211 priority patent/US20240047493A1/en
Priority to CN202310904632.XA priority patent/CN117497546A/zh
Priority to JP2023125489A priority patent/JP2024021070A/ja
Publication of KR20240018077A publication Critical patent/KR20240018077A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

이미지 센서는, 아날로그 블록 및 디지털 블록을 포함하는 제1 기판; 상기 제1 기판을 관통하여 상기 아날로그 블록 및 상기 디지털 블록을 서로 분리시키는 소자 분리 구조물; 상기 제1 기판의 상기 디지털 블록 상에 형성된 제1 트랜지스터; 상기 제1 기판의 상기 아날로그 블록 상에 형성된 제2 트랜지스터; 상기 제2 트랜지스터 상에 형성되어 이에 전기적으로 연결된 배선; 상기 배선 상에 형성된 제2 기판; 상기 제2 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제2 기판 내에 형성된 감광 소자; 상기 제2 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및 상기 TG에 인접하는 상기 제2 기판의 하부에 형성되며, 상기 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함할 수 있다.

Description

이미지 센서 및 그 제조 방법{IMAGE SENSOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 이미지 센서의 크기가 점점 작아지고 있으며, 이에 따라 상기 이미지 센서의 고집적화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
한편, 이미지 센서의 고집적화는 이에 포함된 각종 회로 패턴들 사이의 전기적 간섭 현상을 증가시킬 수 있으며, 이를 해결하기 위한 방안이 필요하다.
본 발명의 일 과제는 개선된 특성을 갖는 이미지 센서를 제공하는 것이다.
본 발명의 다른 과제는 개선된 특성을 갖는 이미지 센서를 제조하는 방법을 제공하는 것이다.
상기한 일 과제를 해결하기 위한 예시적인 실시예들에 따른 이미지 센서는, 아날로그 블록 및 디지털 블록을 포함하는 제1 기판; 상기 제1 기판을 관통하여 상기 아날로그 블록 및 상기 디지털 블록을 서로 분리시키는 소자 분리 구조물; 상기 제1 기판의 상기 디지털 블록 상에 형성된 제1 트랜지스터; 상기 제1 기판의 상기 아날로그 블록 상에 형성된 제2 트랜지스터; 상기 제2 트랜지스터 상에 형성되어 이에 전기적으로 연결된 배선; 상기 배선 상에 형성된 제2 기판; 상기 제2 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제2 기판 내에 형성된 감광 소자; 상기 제2 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및 상기 TG에 인접하는 상기 제2 기판의 하부에 형성되며, 상기 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함할 수 있다.
상기한 일 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 이미지 센서는, 제1 기판; 상기 제1 기판의 상부를 관통하는 제1 소자 분리 패턴, 및 상기 제1 기판의 하부를 관통하여 상기 제1 소자 분리 패턴과 접촉하며 상기 제1 소자 분리 패턴과 다른 물질을 포함하는 제2 소자 분리 패턴 구조물을 구비하는 소자 분리 구조물; 상기 제1 기판 상에 형성된 제1 트랜지스터; 상기 제1 트랜지스터 상에 형성되어 이에 전기적으로 연결된 배선; 상기 배선 상에 형성된 제2 기판; 상기 제2 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제2 기판 내에 형성된 감광 소자; 상기 제2 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및 상기 TG에 인접하는 상기 제2 기판의 하부에 형성되며, 상기 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함할 수 있다.
상기한 일 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 이미지 센서는, 상부에 로직 회로가 형성된 제1 기판; 상기 제1 기판 상에 형성되며, 상부에 아날로그 회로 및 디지털 회로가 각각 형성되는 아날로그 블록 및 디지털 블록을 포함하는 제2 기판; 상기 제2 기판을 관통하여 상기 아날로그 블록 및 상기 디지털 블록을 서로 분리시키며, 상기 제2 기판의 상부를 관통하는 제1 소자 분리 패턴 및 상기 제2 기판의 하부를 관통하여 상기 제1 소자 분리 패턴과 접촉하는 제2 소자 분리 패턴 구조물을 구비하는 소자 분리 구조물; 상기 제2 기판 상에 형성된 제3 기판; 상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈; 상기 제3 기판 내에 형성된 감광 소자; 상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및 상기 TG에 인접하는 상기 제3 기판의 하부에 형성된 플로팅 확산(FD) 영역을 포함할 수 있다.
상기한 다른 과제를 해결하기 위한 예시적인 실시예들에 따른 이미지 센서의 제조 방법에서, 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제1 기판의 상기 제2 면에 인접한 부분을 관통하는 제1 소자 분리 패턴을 형성할 수 있다. 상기 제1 기판의 상기 제2 면 상에 회로 패턴들을 형성할 수 있다. 상기 제1 기판의 상기 제2 면 상에 상기 회로 패턴들을 커버하는 제1 층간 절연막을 형성할 수 있다. 상기 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제2 기판 내에 감광 소자를 형성할 수 있다. 상기 제2 기판의 상기 제2 면에 인접한 부분을 관통하는 전송 게이트(TG)를 형성할 수 있다. 상기 TG에 인접하는 상기 제2 기판 부분에 플로팅 확산(FD) 영역을 형성할 수 있다. 상기 제2 기판의 상기 제2 면 상에 상기 TG 및 상기 FD 영역을 커버하는 제2 층간 절연막을 형성할 수 있다. 상기 제2 기판 상에 형성된 상기 제2 층간 절연막과 상기 제1 기판 상에 형성된 상기 제1 층간 절연막이 서로 대향하도록 상기 제1 및 제2 기판들을 서로 접합할 수 있다. 상기 제1 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴에 접촉하는 제2 소자 분리 패턴 구조물을 형성할 수 있다.
상기한 다른 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 이미지 센서의 제조 방법에서, 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제1 기판의 상기 제2 면에 인접한 부분을 관통하는 제1 소자 분리 패턴을 형성하여 상기 제1 기판을 아날로그 블록과 디지털 블록으로 구분할 수 있다. 상기 제1 기판의 상기 아날로그 블록 및 상기 디지털 블록 내에 아날로그 회로 패턴 및 디지털 회로 패턴을 각각 형성할 수 있다. 상기 제1 기판의 상기 제2 면 상에 상기 아날로그 회로 패턴 및 상기 디지털 회로 패턴을 커버하는 제1 층간 절연막을 형성할 수 있다. 상기 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제2 기판 내에 감광 소자를 형성할 수 있다. 상기 제2 기판의 상기 제2 면에 인접한 부분을 관통하는 전송 게이트(TG)를 형성할 수 있다. 상기 TG에 인접하는 상기 제2 기판 부분에 플로팅 확산(FD) 영역을 형성할 수 있다. 상기 제2 기판의 상기 제2 면 상에 상기 TG 및 상기 FD 영역을 커버하는 제2 층간 절연막을 형성할 수 있다. 상기 제2 기판 상에 형성된 상기 제2 층간 절연막과 상기 제1 기판 상에 형성된 상기 제1 층간 절연막이 서로 대향하도록 상기 제1 및 제2 기판들을 서로 접합할 수 있다. 상기 제1 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴에 접촉하는 제2 소자 분리 패턴 구조물을 형성할 수 있다. 상기 제1 소자 분리 패턴 및 상기 제2 소자 분리 패턴 구조물은 함께 소자 분리 구조물을 형성하여 상기 제1 기판을 관통하며, 상기 아날로그 블록과 상기 디지털 블록을 서로 분리시킬 수 있다.
상기한 다른 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 이미지 센서의 제조 방법에서, 제1 기판 상에 로직 회로 패턴을 형성할 수 있다. 상기 제1 기판 상에 상기 로직 회로 패턴을 커버하는 제1 층간 절연막을 형성할 수 있다. 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제2 기판의 상기 제2 면에 인접한 부분을 관통하는 제1 소자 분리 패턴을 형성하여 상기 제2 기판을 아날로그 블록과 디지털 블록으로 구분할 수 있다. 상기 제2 기판의 상기 아날로그 블록 및 상기 디지털 블록 내에 아날로그 회로 패턴 및 디지털 회로 패턴을 각각 형성할 수 있다. 상기 제2 기판의 상기 제2 면 상에 상기 아날로그 회로 패턴 및 상기 디지털 회로 패턴을 커버하는 제2 층간 절연막을 형성할 수 있다. 상기 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제3 기판 내에 감광 소자를 형성할 수 있다. 상기 제3 기판의 상기 제2 면에 인접한 부분을 관통하는 전송 게이트(TG)를 형성할 수 있다. 상기 TG에 인접하는 상기 제3 기판 부분에 플로팅 확산(FD) 영역을 형성할 수 있다. 상기 제3 기판의 상기 제2 면 상에 상기 TG 및 상기 FD 영역을 커버하는 제3 층간 절연막을 형성할 수 있다. 상기 제3 기판 상에 형성된 상기 제3 층간 절연막과 상기 제2 기판 상에 형성된 상기 제2 층간 절연막이 서로 대향하도록 상기 제2 및 제3 기판들을 서로 접합할 수 있다. 상기 제2 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴에 접촉하는 제2 소자 분리 패턴 구조물을 형성할 수 있다. 상기 제2 기판의 상기 제1 면 및 상기 제2 소자 분리 패턴 구조물 상에 제4 층간 절연막을 형성할 수 있다. 상기 제2 기판 상에 형성된 상기 제4 층간 절연막과 상기 제1 기판 상에 형성된 상기 제1 층간 절연막이 서로 대향하도록 상기 제1 및 제2 기판들을 서로 접합할 수 있다.
예시적인 실시예들에 따른 이미지 센서에서, 아날로그 회로 패턴이 형성되는 아날로그 블록과 디지털 회로 패턴이 형성되는 디지털 블록을 포함하는 기판을 관통하는 소자 분리 구조물을 형성하여 이들을 전기적으로 절연시킴으로써, 상기 아날로그 회로 패턴 및 상기 디지털 회로 패턴 사이의 전기적 간섭 현상 및 전기적 노이즈를 감소시킬 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서가 포함하는 영역을 설명하기 위한 평면도이고, 도 2a 및 2b는 상기 이미지 센서를 설명하기 위한 단면도이며, 도 3 및 4는 상기 이미지 센서에 포함된 소자 분리 구조물의 레이아웃을 설명하기 위한 평면도이다.
도 5 내지 도 15는 예시적인 실시예들에 따른 이미지 센서를 형성하는 방법을 설명하기 위한 단면도들로서, 도 1의 X 영역에서 A-A'선을 따라 절단한 단면도들이다.
도 16a 및 16b는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들로서, 도 16b는 도 16a의 Y 영역에 대한 확대 단면도이다.
도 17 및 18은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 19a 및 19b는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들로서, 도 19b는 도 19a의 Y 영역에 대한 확대 단면도이다.
도 20은 예시적인 실시예들에 따른 이미지 센서를 포함하는 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이고, 도 21은 도 20의 카메라 모듈을 설명하기 위한 블록도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 이미지 센서 및 그 제조 방법에 대하여 상세하게 설명한다.
본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
또한, 기판 혹은 제1 기판, 제2 기판 및/또는 제3 기판을 기준으로 정의되는 제1 내지 제3 영역들(I, II, III)은 설명하는 부분에 따라 이들의 내부에만 정의될 수도 있고, 혹은 이들의 내부뿐만 아니라 그 상하부의 공간까지 모두 포함하는 개념으로 사용될 수도 있다.
한편, 기준이 되는 기판, 혹은 제1 기판, 제2 기판 및/또는 제3 기판의 표면에 대해 평행한 방향은 수평 방향으로, 상기 표면에 대해 수직한 방향은 수직 방향으로 지칭한다. 상기 수평 방향으로서 서로 교차하는 제1 및 제2 방향들(D1, D2), 및 상기 수직 방향으로서 제3 방향(D3)이 예시적으로 본 명세서에 사용된다.
본 명세서에서, 위로(up)과 아래로(down), 상에(on, over)와 아래에(beneath, under), 상면(upper surface)과 하면(lower surface), 및 상부(upper portion)와 하부(lower portion)는 각각 상기 수직 방향을 기준으로 양 측을 나타내기 위한 상대적인 개념으로서 절대적인 것이 아니며, 설명하는 부분에 따라 서로 반대의 의미를 가질 수도 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서가 포함하는 영역을 설명하기 위한 평면도이고, 도 2a 및 2b는 상기 이미지 센서를 설명하기 위한 단면도이며, 도 3 및 4는 상기 이미지 센서에 포함된 소자 분리 구조물의 레이아웃을 설명하기 위한 평면도이다. 이때, 도 2a는 도 1의 X 영역을 A-A'선을 따라 절단한 단면도이고, 도 2b는 도 2a의 Y 영역에 대한 확대 단면도이다.
도 1을 참조하면, 상기 이미지 센서는 제1 및 제2 영역들(I, II)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 픽셀들이 형성되는 픽셀 영역일 수 있고, 제2 영역(II)은 수직 방향, 즉 제3 방향(D3)으로 전기적 신호를 전달하기 위한 연결 배선들이 형성된 연결 영역일 수 있다. 예시적인 실시예들에 있어서, 제2 영역(II)은 제1 영역(I)을 둘러쌀 수 있다.
한편, 도 2 이하의 도면들은 제1 및 제2 영역들(I, II)의 일부에 형성된 X 영역에 대해서만 도시한다.
도 2a 및 2b를 참조하면, 상기 이미지 센서는 제3 방향(D3)을 따라 순차적으로 적층된 제1 내지 제3 기판들(100, 200, 400)을 포함할 수 있다.
각 제1 내지 제3 기판들(100, 200, 400)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 예를 들어, GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 내지 제3 기판들(100, 200, 400)의 일부 혹은 전부는 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)은 빛을 수용하여 이를 전자 신호로 변환하는 소자들이 형성되는 기판이고, 제2 기판(200)은 상기 변환된 전자 신호를 전압 신호로 변환하는 소자들 및 메모리 소자들이 형성되는 기판이며, 제1 기판(100)은 상기 전자 신호, 전압 신호 등 전기적 신호를 처리하는 로직 회로들이 형성되는 기판일 수 있다.
이에 따라, 제1 기판(100) 상에는 제1 및 제2 영역들(I, II) 내에서 다양한 로직 회로 패턴들이 형성될 수 있으며, 도면 상에서는 상기 로직 회로 패턴으로서, 제1 기판(100)의 제1 영역(I) 내에 형성된 1개의 제1 트랜지스터 및 제1 기판(100)의 제2 영역(II) 내에 형성된 2개의 제2 트랜지스터들이 도시되어 있으나, 이는 예시적인 것으로서 본 발명의 개념은 이에 한정되지 않으며, 제1 기판(100)의 각 제1 및 제2 영역들(I, II) 내에는 임의의 개수의 트랜지스터들이 형성될 수 있다.
상기 제1 트랜지스터는 제1 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 전극(112), 및 이에 인접하는 제1 기판(100) 부분들에 각각 형성된 제1 불순물 영역들(102)을 포함할 수 있으며, 상기 제2 트랜지스터는 제1 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 전극(118), 및 이에 인접하는 제1 기판(100) 부분들에 각각 형성된 제2 불순물 영역들(108)을 포함할 수 있다.
한편, 제1 기판(100) 상에는 상기 각 제1 및 제2 트랜지스터들에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들이 형성될 수 있다.
도면 상에서는 예시적으로, 상기 제1 트랜지스터에 포함된 제1 게이트 전극(112) 상에 순차적으로 적층된 제1 콘택 플러그(122), 제1 배선(132), 제1 비아(142) 및 제2 배선(152), 상기 제1 트랜지스터에 포함된 제1 불순물 영역(102) 상에 순차적으로 적층된 제2 콘택 플러그(124), 제3 배선(134), 제2 비아(144) 및 제4 배선(154), 및 상기 제2 트랜지스터에 포함된 제2 게이트 전극(118) 상에 순차적으로 적층된 제3 콘택 플러그(128), 제5 배선(138), 제3 비아(148), 제6 배선(158) 및 제4 비아(178)가 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
예를 들어, 제1 및 제2 층들에 형성된 제1 내지 제6 배선들(132, 152, 134, 154, 138, 158)에 더하여, 상기 제2 층보다 더 높은 하나 이상의 층들에 각각 상부 배선들이 추가적으로 형성될 수도 있다.
제1 기판(100) 상에는 제1 층간 절연막(160)이 형성되어, 상기 제1 및 제2 트랜지스터들, 제1 내지 제3 콘택 플러그들(122, 124, 128), 제1 내지 제6 배선들(132, 152, 134, 154, 138, 158), 및 제1 내지 제4 비아들(142, 144, 148, 178)을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(160) 상에는 제1 및 제4 접착막들(180, 690) 및 제4 층간 절연막(670)이 제3 방향(D3)으로 적층될 수 있다. 이때, 제1 접착막(180)을 관통하여 제4 비아(178)에 접촉하는 제1 접착 패드(198), 제4 접착막(690)을 관통하여 제1 접착 패드(198)에 접촉하는 제6 접착 패드(708), 및 제4 층간 절연막(670)을 관통하여 제6 접착 패드(708)에 접촉하는 제15 비아(688)가 형성될 수 있다.
제2 기판(200)은 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(201, 203)을 포함할 수 있으며, 도면 상에서는 제1 및 제2 면들(201, 203)이 각각 제2 기판(200)의 하면 및 상면으로 도시되어 있다.
제2 기판(200)의 제2 면(203) 상에는 전자 신호를 전압 신호로 변환하는 소자들을 구성하는 아날로그 회로 패턴들, 및 메모리 소자들을 구성하는 디지털 회로 패턴들이 형성될 수 있으며, 이들은 각각 제2 기판(200)의 제4 및 제3 영역들(IV, III) 상에 형성될 수 있다. 즉, 제2 기판(200)의 제3 및 제4 영역들(III, IV)은 각각 디지털 블록 및 아날로그 블록이 형성되는 영역들일 수 있다.
예시적인 실시예들에 있어서, 제2 기판(200)에 형성된 상기 아날로그 블록 및 상기 디지털 블록은 제2 기판(200)을 관통하는 제1 소자 분리 구조물(900)에 의해 서로 분리될 수 있다.
도 3을 함께 참조하면, 예시적인 실시예들에 있어서, 제1 소자 분리 구조물(900)은 제2 기판(200)의 제1 영역(I) 내에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 제2 기판(200)의 제1 영역(I)은 제1 방향(D1)을 따라 교대로 반복적으로 배치되는 제3 및 제4 영역들(III, IV)로 구분될 수 있다.
도 4를 함께 참조하면, 예시적인 실시예들에 있어서, 제1 소자 분리 구조물(900)은 제2 기판(200)의 제1 영역(I) 내에서 제2 방향(D2)으로 연장되는 제1 부분을 포함할 수 있으며, 이에 따라 제2 기판(200)의 제1 영역(I)은 제1 방향(D1)을 따라 교대로 반복적으로 배치되는 제3 및 제4 영역들(III, IV)로 구분될 수 있다.
또한, 제1 소자 분리 구조물(900)은 제2 기판(200)의 제4 영역(IV) 내에서 각각이 제1 방향(D1)으로 연장되어 상기 제1 부분에 연결되고 제2 방향(D2)을 따라 서로 이격되는 제2 부분들을 포함할 수 있으며, 이에 따라 제2 기판(200)의 제4 영역(IV)은 제2 방향(D2)을 따라 복수의 부분들로 구분될 수 있다. 이때, 제1 소자 분리 구조물(900)은 상부에서 보았을 때, 제2 기판(200)의 제4 영역(IV), 및 제3 및 제4 영역들(III, IV)의 경계 영역에서 사다리 형상을 가질 수 있다.
다만, 제1 소자 분리 구조물(900)의 레이아웃은 도 3 및 4에 도시된 것들에 한정되지는 않으며, 상부에서 보았을 때, 제2 기판(200)의 제1 영역(I) 내에서 제3 영역(III)과 제4 영역(IV)을 서로 분리시킬 수 있다면 다양한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 소자 분리 구조물(900)은 제2 기판(200)의 제2 면(203)에 인접한 부분을 관통하는 제1 소자 분리 패턴(205), 및 제2 기판(200)의 제1 면(201)에 인접한 부분을 관통하여 제1 소자 분리 패턴(205)에 접촉하는 제2 소자 분리 패턴 구조물(642)을 포함할 수 있다.
제1 소자 분리 패턴(205)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 소자 분리 패턴 구조물(642)은 제1 도전 패턴(632) 및 이의 측벽 및 상면을 커버하는 제1 절연 패턴(622)을 포함할 수 있다. 이때, 제1 도전 패턴(632)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있으며, 제1 절연 패턴(622)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물, 혹은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 기판(200)의 제1 면(201) 하부에는 제1 절연막(620) 및 제1 도전막(630)이 제3 방향(D3)으로 적층될 수 있으며, 이들은 각각 제1 절연 패턴(622) 및 제1 도전 패턴(632)과 실질적으로 동일한 물질을 포함하며 이들과 각각 일체적으로 형성될 수 있다.
제2 기판(200)의 제2 면(203) 상에는 제3 및 제4 트랜지스터들이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 및 제4 트랜지스터들은 제2 기판(200)의 제1 영역(I) 내에서 제1 소자 분리 패턴(205)에 의해 서로 분리되는 제3 및 제4 영역들(III, IV) 상에 각각 형성될 수 있다. 다만 본 발명의 개념은 이에 한정되지는 않으며, 제2 기판(200)의 각 제3 및 제4 영역들(III, IV) 내에는 임의의 개수의 트랜지스터들이 형성될 수 있다.
구체적으로, 상기 제3 트랜지스터는 제2 기판(200)의 제3 영역(III) 상에 형성된 제3 게이트 전극(212), 및 제3 게이트 전극(212)에 인접한 제2 기판(200)의 상부에 형성된 제3 불순물 영역들(202)을 포함할 수 있다. 또한, 상기 제4 트랜지스터는 제2 기판(200)의 제4 영역(IV) 상에 형성된 제4 게이트 전극(216), 및 제4 게이트 전극(216)에 인접한 제2 기판(200)의 상부에 형성된 제4 불순물 영역들(206)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 트랜지스터는 증폭(Source Follower: SF) 트랜지스터일 수 있다. 또한, 제2 기판(200)의 제4 영역(IV) 상에는 선택(select) 트랜지스터 및 리셋(reset) 트랜지스터가 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 트랜지스터는 예를 들어, 에스램(SRAM) 장치 혹은 디램(DRAM) 장치의 회로를 구성하는 트랜지스터일 수 있다.
한편, 제2 기판(200) 상에는 상기 각 제3 및 제4 트랜지스터들에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들이 형성될 수 있다.
도면 상에서는 예시적으로, 상기 제3 트랜지스터에 포함된 제3 게이트 전극(212) 상에 순차적으로 적층된 제4 콘택 플러그(222), 제7 배선(232), 제5 비아(242) 및 제8 배선(252), 상기 제3 트랜지스터에 포함된 제3 불순물 영역(202) 상에 순차적으로 적층된 제5 콘택 플러그(224), 제9 배선(234), 제6 비아(244) 및 제10 배선(254), 및 상기 제4 트랜지스터에 포함된 제4 게이트 전극(216) 상에 순차적으로 적층된 제6 콘택 플러그(226), 제11 배선(236), 제7 비아(246), 제12 배선(256) 및 제9 비아(276)가 제2 기판(200)의 제1 영역(I) 상에 도시되어 있다.
또한, 제2 기판(200)의 제2 영역(II) 상에는 제13 배선(238), 제8 비아(248), 제14 배선(258) 및 제10 비아(278)가 제3 방향(D3)을 따라 순차적으로 적층될 수 있다.
다만, 본 발명의 개념은 이에 한정되지 않으며, 예를 들어, 제1 및 제2 층들에 형성된 제7 내지 제14 배선들(232, 252, 234, 254, 236, 256, 238, 258)에 더하여, 상기 제2 층보다 더 높은 하나 이상의 층들에 각각 상부 배선들이 추가적으로 형성될 수도 있다.
제2 기판(200)의 제2 면(203) 상에는 제2 층간 절연막(260)이 형성되여, 상기 제3 및 제4 트랜지스터들, 제4 내지 제6 콘택 플러그들(222, 224, 226), 제7 내지 제14 배선들(232, 252, 234, 254, 236, 256, 238, 258), 및 제5 내지 제10 비아들(242, 244, 246, 248, 276, 278)을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(630), 제1 절연막(620), 제2 기판(200)의 제2 영역(II), 및 제2 층간 절연막(260)의 하부를 관통하여 제13 배선(238)에 접촉하는 제1 관통 전극 구조물(675)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 관통 전극 구조물(675)은 제2 도전 패턴(665), 및 이의 측벽을 커버하는 제2 절연 패턴(655)을 포함할 수 있다. 제2 도전 패턴(665)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있으며, 제2 절연 패턴(655)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물, 혹은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
한편, 제2 층간 절연막(260) 및 제9 및 제10 비아들(276, 278) 상에는 제2 및 제3 접착막들(280, 520)이 적층될 수 있다. 제2 접착막(280) 내에는 이를 관통하여 제9 및 제10 비아들(276, 278)에 각각 접촉하는 제2 및 제3 접착 패드들(296, 298)이 제2 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 형성될 수 있다. 또한, 제3 접착막(520) 내에는 이를 관통하여 제2 및 제3 접착 패드들(296, 298)에 각각 접촉하는 제4 및 제5 접착 패드들(536, 538)이 형성될 수 있다.
제3 접착막(520) 상에는 제3 층간 절연막(500)이 형성될 수 있으며, 이는 제3 기판(400)의 하면에 접촉할 수 있다. 제3 기판(400)은 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(401, 403)을 포함할 수 있으며, 도면 상에서는 제1 및 제2 면들(401, 403)이 각각 제3 기판(400)의 상면 및 하면으로 도시되어 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 제1 영역(I)에는 이를 관통하여 제3 방향(D3)으로 연장되는 픽셀 분리 구조물(410), 픽셀 분리 구조물(410)에 의해 정의되는 각 단위 픽셀 영역들 내에 형성된 감광 소자(430), 제3 기판(400)의 하부를 관통하여 제3 방향(D3)으로 연장되어 감광 소자(430)에 접촉하며 제3 기판(400)의 제2 면(403) 아래로 돌출된 하부가 제3 층간 절연막(500)에 의해 커버된 전송 게이트(Transfer Gate: TG)(440), 및 TG(440)에 인접한 제3 기판(400)의 하부에 형성된 플로팅 확산(Floating Diffusion: FD) 영역(450)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 일부 혹은 전부에는 p형 불순물이 도핑되어 p형 웰이 형성될 수 있다.
픽셀 분리 구조물(410)은 제3 기판(400)의 제1 영역(I) 내부, 및 제1 및 제2 영역들(I, II)의 경계에서 제3 기판(400)의 제2 면(403)으로부터 제1 면(401)까지 제3 방향(D3)을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(410)은 하부 혹은 상부에서 보았을 때, 예를 들어 격자 형상으로 배치될 수 있으며, 픽셀 분리 구조물(410)에 의해 각각 둘러싸이며 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들이 정의될 수 있다. 이때, 상기 단위 픽셀 영역들은 제3 기판(400)의 제1 영역(I) 내에서 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 배열될 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(410)은 제3 방향(D3)으로 연장되는 코어(core) 및 상기 코어의 측벽을 커버하는 쉘(shell)을 포함할 수 있다. 이때, 상기 코어는 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있고, 상기 쉘은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
한편, 제3 기판(400)의 제1 영역(I)에서 픽셀 분리 구조물(410)에 인접하는 부분에는 예를 들어, 붕소와 같은 p형 불순물이 도핑된 제5 불순물 영역(420)이 형성될 수 있다. 이때, 제5 불순물 영역(420)의 p형 불순물 농도는 상기 p형 웰의 p형 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 감광 소자(430)는 포토다이오드(PD)의 일부일 수 있다. 이에 따라, 감광 소자(430)는 제3 기판(400)의 제1 영역(I) 내에 형성된 상기 p형 웰 내부에 예를 들어, 인(P)과 같은 n형 불순물이 도핑된 불순물 영역일 수 있으며, 이에 따라 감광 소자(430)와 상기 p형 웰은 함께 PN 접합 다이오드를 형성할 수 있다. 예시적인 실시예들에 있어서, 감광 소자(430)는 픽셀 분리 구조물(410)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다.
TG(440)는 제3 기판(400)의 제2 면(403)으로부터 제3 방향(D3)을 따라 위로 연장되는 매립부, 및 상기 매립부 아래에 형성되어 제3 기판(400)의 제2 면(403)보다 낮은 저면을 갖는 돌출부를 포함할 수 있다. 예시적인 실시예들에 있어서, TG(440)는 픽셀 분리 구조물(410)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있다.
FD 영역(450)은 TG(440)에 인접한 제3 기판(400)의 하부에 예를 들어, 붕소와 같은 n형 불순물이 도핑된 영역일 수 있다.
제3 층간 절연막(500) 내에는 TG(440) 및 FD 영역(450)에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들이 형성될 수 있다.
도면 상에서는 예시적으로, FD 영역(450) 상에 순차적으로 적층된 제7 콘택 플러그(466), 제15 배선(476), 제11 비아(486), 제16 배선(496) 및 제13 비아(516), 및 TG(440) 상에 순차적으로 적층된 제8 콘택 플러그(468), 제17 배선(478), 제12 비아(488), 제18 배선(498) 및 제14 비아(518)가 제3 기판(400)의 제1 영역(I) 상에 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
한편, 상기 배선들 중의 일부, 예를 들어, 제18 배선(498)의 경우, 제3 기판(400)의 제1 영역(I)으로부터 제2 영역(II)으로 연장될 수도 있다.
제3 기판(400)의 제2 면(403) 아래에 형성된 제3 층간 절연막(500)은 TG(440), FD 영역(450), 제7 및 제8 콘택 플러그들(466, 468), 제15 내지 제18 배선들(476, 496, 478, 498), 및 제11 내지 제14 비아들(486, 488, 516, 518)을 커버할 수 있다.
제13 및 제14 비아들(516, 518)은 제3 접착막(520) 내에 형성된 제4 및 제5 접착 패드들(536, 538)에 각각 접촉할 수 있다. 이에 따라, 제3 기판(400)에 형성되어 제13 비아(516)에 전기적으로 연결된 FD 영역(450)은 제2 및 4 접착 패드들(296, 536)을 통해서 제2 기판(200) 상에 형성된 상기 제4 트랜지스터에 전기적으로 연결될 수 있다.
전술한 제1 내지 제4 게이트 전극들(112, 118, 212, 216), TG(440), 제1 내지 제8 콘택 플러그들(122, 124, 128, 222, 224, 226, 466, 468), 제1 내지 제15 비아들(142, 144, 148, 178, 242, 244, 246, 248, 276, 278, 486, 488, 516, 518, 688), 및 제1 내지 제18 배선들(132, 152, 134, 154, 138, 158, 232, 252, 234, 254, 236, 256, 238, 258, 476, 496, 478, 498)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있고, 입출력 패드(306)는 예를 들어, 알루미늄과 같은 금속을 포함할 수 있으며, 전술한 제1 내지 제4 층간 절연막들(160, 260, 500, 670)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 전술한 제1 내지 제4 접착막들(180, 280, 520, 690)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 전술한 제1 내지 제6 접착 패드들(198, 296, 298, 536, 538, 708)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 제1 면(401) 및 픽셀 분리 구조물(410) 상에는 하부 평탄화 층(710)이 형성될 수 있으며, 제1 영역(I) 내에는 하부 평탄화 층(710) 상에 컬러 필터 어레이 층, 마이크로 렌즈(775) 및 투명 보호막(780)이 순차적으로 적층될 수 있고, 제2 영역(II) 내에는 하부 평탄화 층(710) 상에 광 차단 금속층(740), 상부 평탄화 층(770) 및 투명 보호막(780)이 순차적으로 적층될 수 있다.
또한, 제1 영역(I) 내에는 상기 컬러 필터 어레이 층이 포함하는 컬러 필터들(760) 사이에 형성된 간섭 방지 구조물(745), 및 하부 평탄화 층(710) 상에 형성되어 간섭 방지 구조물(745)의 표면을 커버하는 보호막(750)을 더 포함할 수 있다.
일 실시예에 있어서, 하부 평탄화 층(710)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제5 막들을 포함할 수 있다. 이때, 상기 제1 내지 제5 막들은 각각 예를 들어, 알루미늄 산화물, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물 및 하프늄 산화물을 포함할 수 있다.
간섭 방지 구조물(745)은 제3 방향(D3)을 따라 픽셀 분리 구조물(410)과 오버랩되도록 하부 평탄화 층(710) 상에 형성될 수 있으며, 상면에서 보았을 때 예를 들어, 격자 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 간섭 방지 구조물(745)은 제3 방향(D3)으로 적층된 제1 간섭 방지 패턴(725) 및 제2 간섭 방지 패턴(735)을 포함할 수 있으며, 이때 제1 간섭 방지 패턴(725)은 금속 질화물을 포함할 수 있으며, 제2 간섭 방지 패턴(735)은 금속을 포함할 수 있다. 이와는 달리, 제2 간섭 방지 패턴(735)은 저 굴절률 물질(LRIM)을 포함할 수도 있다.
보호막(750)은 예를 들어, 알루미늄 산화물(Al2O3)와 같은 금속 산화물을 포함할 수 있다.
상기 컬러 필터 어레이 층은 보호막(750) 상에 형성될 수 있으며, 복수의 컬러 필터들(760)을 포함할 수 있다. 컬러 필터들(760) 의 각 저면 및 측벽은 보호막(750)에 의해 커버될 수 있다. 예를 들어, 컬러 필터들(760) 녹색 컬러 필터(G), 청색 컬러 필터(B) 및 적색 컬러 필터(R)를 포함할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 광 차단 금속층(740)은 제3 방향(D3)으로 적층된 배리어 패턴(720) 및 제3 도전 패턴(730)을 포함할 수 있다. 이때, 배리어 패턴(720)은 예를 들어, 금속 질화물을 포함할 수 있으며, 제3 도전 패턴(730)은 예를 들어, 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 마이크로 렌즈(775) 및 상부 평탄화 층(770)은 서로 동일한 물질, 예를 들어 투과도가 높은 포토레지스트 물질을 포함할 수 있다. 한편, 투명 보호막(780)은 예를 들어, SiO, SiOC, SiC, SiCN 등을 포함할 수 있다.
상기 이미지 센서에서, 제2 기판(200)의 제1 영역(I)은 이를 관통하는 제1 소자 분리 구조물(900)에 의해 제3 및 제4 영역들(III, IV)로 분리될 수 있으며, 이들은 각각 디지털 블록 및 아날로그 블록일 수 있다. 이에 따라, 상기 디지털 블록 및 상기 아날로그 블록에 각각 형성되는 디지털 회로 및 아날로그 회로 사이의 전기적 간섭 현상이 완화될 수 있다.
예를 들어, 제2 기판(200)에 불순물을 도핑하여 웰을 형성하고, 이를 통해 제2 기판(200)의 제3 및 제4 영역들(III, IV)을 서로 분리하는 경우에는, 제2 기판(200)이 얇은 두께를 가지면 상기 웰을 형성하기 어려울 수 있다. 하지만 도 5 내지 도 15를 참조로 후술하는 바와 같이, 제2 기판(200)의 상하부에 각각 제1 소자 분리 패턴(205) 및 제2 소자 분리 패턴 구조물(642)을 형성하는 방법을 통해서, 제2 기판(200)이 얇은 두께를 갖더라도 이를 용이하게 형성할 수 있다.
도 5 내지 도 15는 예시적인 실시예들에 따른 이미지 센서를 형성하는 방법을 설명하기 위한 단면도들로서, 도 1의 X 영역에서 A-A'선을 따라 절단한 단면도들이다.
도 5를 참조하면, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 트랜지스터들을 형성할 수 있다.
상기 제1 트랜지스터는 제1 기판(100)의 제1 영역(I) 상에 제1 게이트 전극(112)을 형성하고, 제1 게이트 전극(112)에 인접한 제1 기판(100)의 상부에 불순물을 도핑하여 제1 불순물 영역들(102)을 형성함으로써 형성될 수 있다. 또한, 상기 제2 트랜지스터는 제1 기판(100)의 제2 영역(II) 상에 제2 게이트 전극(118)을 형성하고, 제2 게이트 전극(118)에 인접한 제1 기판(100)의 상부에 불순물을 도핑하여 제2 불순물 영역들(108)을 형성함으로써 형성될 수 있다.
이후, 상기 각 제1 및 제2 트랜지스터들에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다.
도면 상에서는 예시적으로, 상기 제1 트랜지스터에 포함된 제1 게이트 전극(112) 상에 순차적으로 적층된 제1 콘택 플러그(122), 제1 배선(132), 제1 비아(142) 및 제2 배선(152), 상기 제1 트랜지스터에 포함된 제1 불순물 영역(102) 상에 순차적으로 적층된 제2 콘택 플러그(124), 제3 배선(134), 제2 비아(144) 및 제4 배선(154), 및 상기 제2 트랜지스터에 포함된 제2 게이트 전극(118) 상에 순차적으로 적층된 제3 콘택 플러그(128), 제5 배선(138), 제3 비아(148) 및 제6 배선(158)이 도시되어 있다.
이후, 상기 제1 및 제2 트랜지스터들, 제1 내지 제3 콘택 플러그들(122, 124, 128), 제1 내지 제6 배선들(132, 152, 134, 154, 138, 158), 및 제1 내지 제3 비아들(142, 144, 148)을 커버하는 제1 층간 절연막(160)이 제1 기판(100) 상에 형성될 수 있다.
도 6을 참조하면, 제1 층간 절연막(160)의 상부를 관통하여 제6 배선(158)의 상면에 접촉하는 제4 비아(178)를 형성하고, 제1 층간 절연막(160) 및 제4 비아(178) 상에 제1 접착막(180)을 형성한 후, 제1 접착막(180)을 관통하여 제4 비아(178)에 접촉하는 제1 접착 패드(198)를 제1 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
도 7을 참조하면, 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(201, 203)을 포함하는 제2 기판(200)의 상부, 즉 제2 기판(200)의 제2 면(203)에 인접한 부분을 제거하여 리세스를 형성한 후, 상기 리세스 내에 제1 소자 분리 패턴(205)을 형성할 수 있다.
도 3을 함께 참조하면, 제1 소자 분리 패턴(205)은 제2 기판(200)의 제1 영역(I) 내에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 제2 기판(200)의 제1 영역(I)은 제1 방향(D1)을 따라 교대로 반복적으로 배치되는 제3 및 제4 영역들(III, IV)로 구분될 수 있다.
이후, 제2 기판(200)의 제1 영역(I) 상에 제3 및 제4 트랜지스터들을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 및 제4 트랜지스터들은 제2 기판(200)의 제1 영역(I) 내에서 제1 소자 분리 패턴(205)에 의해 서로 분리되는 제3 및 제4 영역들(III, IV)에 각각 형성될 수 있다.
구체적으로, 상기 제3 트랜지스터는 제2 기판(200)의 제3 영역(III) 상에 제3 게이트 전극(212)을 형성하고, 제3 게이트 전극(212)에 인접한 제2 기판(200)의 상부에 불순물을 도핑하여 제3 불순물 영역들(202)을 형성함으로써 형성될 수 있다. 또한, 상기 제4 트랜지스터는 제2 기판(200)의 제4 영역(IV) 상에 제4 게이트 전극(216)을 형성하고, 제4 게이트 전극(216)에 인접한 제2 기판(200)의 상부에 불순물을 도핑하여 제4 불순물 영역들(206)을 형성함으로써 형성될 수 있다.
이후, 상기 각 제3 및 제4 트랜지스터들에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다.
도면 상에서는 예시적으로, 상기 제3 트랜지스터에 포함된 제3 게이트 전극(212) 상에 순차적으로 적층된 제4 콘택 플러그(222), 제7 배선(232), 제5 비아(242) 및 제8 배선(252), 상기 제3 트랜지스터에 포함된 제3 불순물 영역(202) 상에 순차적으로 적층된 제5 콘택 플러그(224), 제9 배선(234), 제6 비아(244) 및 제10 배선(254), 및 상기 제4 트랜지스터에 포함된 제4 게이트 전극(216) 상에 순차적으로 적층된 제6 콘택 플러그(226), 제11 배선(236), 제7 비아(246) 및 제12 배선(256)이 제2 기판(200)의 제1 영역(I) 상에 도시되어 있다.
또한, 제2 기판(200)의 제2 영역(II) 상에는 제13 배선(238), 제8 비아(248) 및 제14 배선(258)이 제3 방향(D3)을 따라 순차적으로 적층될 수 있다.
이후, 상기 제3 및 제4 트랜지스터들, 제4 내지 제6 콘택 플러그들(222, 224, 226), 제7 내지 제14 배선들(232, 252, 234, 254, 236, 256, 238, 258), 및 제5 내지 제8 비아들(242, 244, 246, 248)을 커버하는 제2 층간 절연막(260)이 제2 기판(200)의 제2 면(203) 상에 형성될 수 있다.
이후, 제2 층간 절연막(260)의 상부를 관통하여 제12 및 제14 배선들(256, 258)의 상면에 각각 접촉하는 제9 및 제10 비아들(276, 278)을 형성하고, 제2 층간 절연막(260) 및 제9 및 제10 비아들(276, 278) 상에 제2 접착막(280)을 형성한 후, 제2 접착막(280)을 관통하여 제9 및 제10 비아들(276, 278)에 접촉하는 각각 제2 및 제3 접착 패드들(296, 298)을 제2 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 형성할 수 있다.
도 8을 참조하면, 제3 방향(D3)으로 서로 대향하는 제1 및 제2 면들(401, 403)을 포함하는 제3 기판(400)의 제1 영역(I) 내에 픽셀 분리 구조물(410), 제5 불순물 영역(420) 및 감광 소자(430)를 형성한 후, TG(440) 및 플로팅 확산(FD) 영역(450)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 일부 혹은 전부에는 예를 들어, 붕소(B)와 같은 p형 불순물이 도핑되어 p형 웰이 형성될 수 있다.
픽셀 분리 구조물(410)은 제3 기판(400)의 제1 영역(I) 내부, 및 제1 및 제2 영역들(I, II)의 경계에서 제2 면(403)으로부터 제3 방향(D3)을 따라 제1 면(401)을 향해 아래로 연장될 수 있으며, 이에 인접하는 제3 기판(400) 부분에 예를 들어, 붕소와 같은 p형 불순물이 도핑된 제5 불순물 영역(420)이 형성될 수 있다. 이때, 제5 불순물 영역(420)의 p형 불순물 농도는 상기 p형 웰의 p형 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(410)은 상부에서 보았을 때, 예를 들어 사각형과 같은 다각 형상을 가질 수 있으며, 이에 따라 제3 기판(400)의 제1 영역(I)에는 픽셀 분리 구조물(410)에 의해 각각 둘러싸이며 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들이 정의될 수 있다.
감광 소자(430)는 제3 기판(400)의 제1 영역(I)에 형성된 상기 p형 웰 내부에 예를 들어, 인(P)과 같은 n형 불순물을 도핑함으로써 형성할 수 있다.
TG(440)는 제3 기판(400)의 제2 면(403)으로부터 제3 방향(D3)을 따라 아래로 연장되는 트렌치를 형성하고, 이를 채우면서 제3 기판(400)의 제2 면(403) 상부로 돌출되도록 형성될 수 있다.
이후, TG(440)에 인접하는 제3 기판(400)의 상부에 예를 들어, 붕소와 같은 n형 불순물을 도핑함으로써 FD 영역(450)를 형성할 수 있다.
도 9를 참조하면, 각 TG(440) 및 FD 영역(450)에 전기적으로 연결되는 콘택 플러그들, 배선들 및 비아들을 형성할 수 있다.
도면 상에서는 예시적으로, FD 영역(450) 상에 순차적으로 적층된 제7 콘택 플러그(466), 제15 배선(476), 제11 비아(486) 및 제16 배선(496), 및 TG(440) 상에 순차적으로 적층된 제8 콘택 플러그(468), 제17 배선(478), 제12 비아(488) 및 제18 배선(498)이 제3 기판(400)의 제1 영역(I) 상에 도시되어 있다.
한편, 상기 배선들 중의 일부, 예를 들어, 제18 배선(498)의 경우, 제3 기판(400)의 제1 영역(I)으로부터 제2 영역(II)으로 연장될 수도 있다.
이후, TG(440) 및 FD 영역(450), 제7 및 제8 콘택 플러그들(466, 468), 제15 내지 제18 배선들(476, 496, 478, 498), 및 제11 및 제12 비아들(486, 488)을 커버하는 제3 층간 절연막(500)이 제3 기판(400)의 제2 면(403) 상에 형성될 수 있다.
이후, 제3 층간 절연막(500)의 상부를 관통하여 제16 및 제18 배선들(496, 498)의 상면에 접촉하는 제13 및 제14 비아들(516, 518)을 형성하고, 제3 층간 절연막(500) 및 제13 및 제14 비아들(516, 518) 상에 제3 접착막(520)을 형성한 후, 제3 접착막(520)을 관통하여 제13 및 제14 비아들(516, 518)에 각각 접촉하는 제4 및 제5 접착 패드들(536, 538)을 제3 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 형성할 수 있다.
도 10을 참조하면, 제3 기판(400)을 뒤집어 제3 접착막(520)이 제2 접착막(280)과 접촉하도록 하여 제2 및 제3 기판들(200, 400)을 서로 접합시킬 수 있으며, 이때 제4 및 제5 접착 패드들(536, 538)은 각각 제2 및 제3 접착 패드들(296, 298)과 접촉할 수 있다.
도 11을 참조하면, 서로 접합된 제2 및 제3 기판들(200, 400)을 다시 뒤집은 후, 제2 기판(200)의 제1 영역(I)의 상부, 즉 제1 면(201)에 인접한 제2 기판(200)의 제1 영역(I) 부분을 제거하여 제1 소자 분리 패턴(205)의 상면을 노출시키는 제1 개구(610)를 형성할 수 있다.
이후, 제1 개구(610)에 의해 노출된 제1 소자 분리 패턴(205)의 상면, 제1 개구(610)의 측벽 및 제2 기판(200)의 제1 면(201) 상에 제1 절연막(620)을 형성한 후, 제1 절연막(620) 상에 제1 개구(610)를 채우는 제1 도전막(630)을 형성할 수 있다.
이하에서는 제1 개구(620) 내에 형성된 제1 절연막(620) 부분 및 제1 도전막(630) 부분은 각각 제1 절연 패턴(622) 및 제1 도전 패턴(632)으로 정의하며, 이들을 함께 제2 소자 분리 패턴 구조물(642)로 정의하기로 한다. 또한, 제2 기판(200)의 제1 영역(I) 내에서 제3 방향(D3)으로 적층된 제1 소자 분리 패턴(205) 및 제2 소자 분리 패턴 구조물(642)을 함께 제1 소자 분리 구조물(900)로 정의한다.
제2 기판(200)의 제1 영역(I) 내에 형성된 제1 소자 분리 구조물(900)에 의해서, 제2 기판(200)의 제1 영역(I) 내에 형성된 제3 및 제4 영역들(III, IV)이 서로 분리될 수 있다.
도 12를 참조하면, 제2 기판(200)의 제2 영역(II)의 상부, 즉 제1 면(201) 상에 형성된 제1 도전막(630) 및 제1 절연막(620) 부분, 제2 기판(200) 및 제2 층간 절연막(260)의 상부를 관통하여 제13 배선(238)의 상면을 노출시키는 제2 개구(640)를 형성할 수 있다.
이후, 제2 개구(640)에 의해 노출된 제13 배선(238)의 상면, 제2 개구(640)의 측벽 및 제1 도전막(630) 상에 제2 절연막을 형성한 후, 이를 이방성 식각 공정을 통해 부분적으로 제거할 수 있다. 이에 따라, 제2 개구(640)의 측벽에 제2 절연 패턴(655)이 형성될 수 있다.
이후, 제13 배선(238)의 상면, 제2 절연 패턴(655)의 측벽 및 상면, 및 제1 도전막(630) 상에 제2 개구(640)를 채우는 제2 도전막을 형성한 후, 제1 도전막(630)의 상면이 노출될 때까지 상기 제2 도전막의 상부를 평탄화할 수 있다. 이에 따라, 제2 개구(640)의 나머지 부분을 채우는 제2 도전 패턴(665)이 형성될 수 있다.
제2 절연 패턴(655) 및 제2 도전 패턴(665)은 함께 제1 관통 전극 구조물(675)을 형성할 수 있다.
도 13을 참조하면, 제1 도전막(630) 및 제1 관통 전극 구조물(675) 상에 제4 층간 절연막(670)을 형성하고, 이를 관통하여 제2 도전 패턴(665)에 접촉하는 제15 비아(688)를 형성할 수 있다.
이후, 제4 층간 절연막(670) 및 제15 비아(688) 상에 제4 접착막(690)을 형성하고, 이를 관통하여 제15 비아(688)에 접촉하는 제6 접착 패드(708)를 형성할 수 있다.
이후, 서로 접합된 제2 및 제3 기판들(200, 400)을 다시 뒤집은 후, 제4 접착막(690)이 제1 접착막(180)과 접촉하도록 하여 제1 및 제2 기판들(100, 200)을 서로 접합시킬 수 있으며, 이때 제6 접착 패드(708)는 제1 접착 패드(198)와 접촉할 수 있다.
도 14를 참조하면, 제3 기판(400)의 상부 즉, 제1 면(401)에 인접한 부분을 제거할 수 있다.
이에 따라, 픽셀 분리 구조물(410)의 상면이 노출될 수 있으며, 결과적으로 픽셀 분리 구조물(410)은 제3 기판(400)을 관통할 수 있다.
예시적인 실시예들에 있어서, 제3 기판(400)의 상부는 예를 들어, 그라인딩(grinding) 공정, CMP 공정 등과 같은 연마 공정을 통해 제거될 수 있다.
도 15를 참조하면, 제3 기판(400)의 제1 면(401) 및 픽셀 분리 구조물(410) 상에 하부 평탄화 층(710)을 형성할 수 있다.
이후, 하부 평탄화 층(710)의 상면에 배리어 막 및 제3 도전막을 순차적으로 형성하고, 제1 영역(I) 내에 형성된 상기 제3 도전막 부분 및 상기 배리어 막 부분을 패터닝하여 각각 제2 간섭 방지 패턴(735) 및 제1 간섭 방지 패턴(725)을 형성할 수 있으며, 이때 제2 영역(II) 내에 형성된 상기 배리어 막 및 상기 제3 도전막 부분은 각각 배리어 패턴(720) 및 제3 도전 패턴(730)으로 잔류할 수 있다.
배리어 패턴(720) 및 제3 도전 패턴(730)은 함께 광 차단 금속층(740)를 형성할 수 있으며, 제1 및 제2 간섭 방지 패턴들(725, 735)은 함께 간섭 방지 구조물(745)을 형성할 수 있다.
이후, 제1 영역(I) 내에서 하부 평탄화 층(710) 및 간섭 방지 구조물(745) 상에 보호막(750)을 형성할 수 있다.
다시 도 2를 참조하면, 제1 영역(I) 내에서 보호막(750) 상에 컬러 필터들(760)을 포함하는 컬러 필터 어레이 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 컬러 필터들(760)은 보호막(750) 및 광 차단 금속층(740) 상에 컬러 필터막을 예를 들어, 스핀 코팅 공정을 통해 증착한 후, 이에 대한 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있다. 일 실시예에 있어서, 각 컬러 필터들(760)은 픽셀 분리 구조물(410)에 의해 정의되는 각 단위 픽셀 영역들 상에 형성될 수 있다. 이와는 달리, 각 컬러 필터들(760)은 상기 단위 픽셀 영역들 중 서로 인접하는 복수의 단위 픽셀 영역들 상에 형성될 수도 있다.
이후, 상기 컬러 필터 어레이 층, 보호막(750) 및 광 차단 금속층(740) 상에 상부 평탄화 층(770)을 형성한 후, 제1 영역(I) 내에서 상부 평탄화 층(770)에 대한 패터닝 공정 및 리플로우 공정을 수행하여 마이크로 렌즈(775)를 형성할 수 있다.
이후, 마이크로 렌즈(775) 및 상부 평탄화 층(770) 상에 투명 보호막(780)을 형성함으로써 상기 이미지 센서의 제조를 완성할 수 있다.
전술한 바와 같이, 제2 기판(200)의 제1 영역(I) 내에서, 제2 기판(200)의 제2 면(203)에 인접한 부분을 제거하여 상기 리세스를 형성한 후, 상기 리세스를 채우는 제1 소자 분리 패턴(205)을 형성할 수 있으며, 제2 기판(200)의 제1 면(201)에 인접한 부분을 제거하여 제1 개구(610)를 형성한 후, 제1 개구(610)를 채우는 제2 소자 분리 패턴 구조물(642)을 형성할 수 있다.
이에 따라, 제2 기판(200)의 제1 영역(I)은 제3 방향(D3)으로 적층된 제1 소자 분리 패턴(205) 및 제2 소자 분리 패턴 구조물(642)을 포함하는 제1 소자 분리 구조물(900)에 의해서, 제3 및 제4 영역들(III, IV)이 서로 분리되어 전기적으로 절연될 수 있다.
도 16a 및 16b는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들로서, 도 16b는 도 16a의 Y 영역에 대한 확대 단면도이다. 상기 이미지 센서는 소자 분리 구조물을 제외하고는, 도 2a 및 2b를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 16a 및 16b를 참조하면, 상기 이미지 센서는 도 2a 및 2b에 도시된 제1 소자 분리 구조물(900) 대신에 제2 소자 분리 구조물(905)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 소자 분리 구조물(905)은 제1 소자 분리 패턴(205)에 더하여, 제1 개구(610) 내에 형성된 제3 절연 패턴(802)을 포함할 수 있으며, 이때 제3 절연 패턴(802)은 제3 소자 분리 패턴으로 지칭될 수도 있다.
제3 소자 분리 패턴(802)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물, 혹은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 소자 분리 패턴(802)은 제1 관통 전극 구조물(675)에 포함된 제2 절연 패턴(655)과 실질적으로 동일한 물질을 포함할 수 있다.
도 17 및 18은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 상기 이미지 센서의 제조 방법은 도 5 내지 도 15 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
도 17을 참조하면, 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이후, 서로 접합된 제2 및 제3 기판들(200, 400)을 다시 뒤집은 후, 제1 면(201)에 인접한 제2 기판(200)의 제1 영역(I) 부분을 제거하여 제1 소자 분리 패턴(205)의 상면을 노출시키는 제1 개구(610)를 형성하고, 제2 기판(200)의 제2 영역(II) 및 제2 층간 절연막(260)의 상부를 관통하여 제13 배선(238)의 상면을 노출시키는 제2 개구(640)를 형성할 수 있다.
이후, 제1 및 제2 개구들(610, 640)에 의해 각각 노출된 제1 소자 분리 패턴(205)의 상면 및 제13 배선(238)의 상면, 제1 및 제2 개구들(610, 640)의 측벽, 및 제2 기판(200)의 제1 면(201) 상에 제3 절연막(800)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 개구(610)는 제2 개구(620)보다 작은 폭을 가질 수 있으며, 제3 절연막(800)은 제1 개구(610)를 전체적으로 채우되, 제2 개구(640)의 측벽에만 형성될 수 있다.
도 18을 참조하면, 제3 절연막(800)에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 제2 기판(200)의 제1 면(201) 상에 형성된 제3 절연막(800) 부분이 제거되어, 제1 개구(610) 내에는 제3 절연 패턴(802)이 잔류할 수 있다. 제3 절연 패턴(802)은 제3 소자 분리 패턴으로 지칭될 수도 있다. 제3 소자 분리 패턴(802)은 제1 소자 분리 패턴(205)과 함께 제2 소자 분리 구조물(905)을 형성할 수 있다.
또한, 제13 배선(238)의 상면에 형성된 제3 절연막(800) 부분이 제거되어, 제2 개구(640)의 측벽에는 제4 절연 패턴(805)이 형성될 수 있다.
이후, 제13 배선(238)의 상면, 제4 절연 패턴(805)의 측벽 및 상면, 제2 기판(200)의 제1 면(201) 및 제3 절연 패턴(802)의 상면에 제2 개구(640)를 채우는 제4 도전막을 형성하고, 제2 기판(200)의 제1 면(201)이 노출될 때까지 상기 제4 도전막을 평탄화함으로써, 제2 개구(640) 내에 제4 도전 패턴(815)을 형성할 수 있다.
제4 절연 패턴(805) 및 제4 도전 패턴(815)은 함께 제2 관통 전극 구조물(825)을 형성할 수 있다.
이후, 도 13 내지 도 15, 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 이미지 센서의 제조를 완성할 수 있다.
전술한 바와 같이, 제2 기판(200)의 제1 및 제2 영역들(I, II) 내에 제1 및 제2 개구들(610, 640)을 형성한 후, 제1 개구(610)를 채우되 제2 개구(640)의 측벽에만 형성되는 제3 절연막(800)을 형성하고, 제3 절연막(800)을 식각하여 제4 절연 패턴(805)을 형성한 후, 제2 개구(640)의 나머지 부분을 채우는 제4 도전 패턴(815)을 형성할 수 있다.
이에 따라, 제2 기판(200)의 제1 영역(I)에는 제1 소자 분리 패턴(205) 상에 제3 소자 분리 패턴(802)이 형성되어 이들이 함께 제2 소자 분리 구조물(905)을 형성할 수 있으며, 제2 기판(200)의 제2 영역(II)에는 제4 도전 패턴(815) 및 제4 절연 패턴(805)을 포함하는 제2 관통 전극 구조물(825)이 형성될 수 있다.
도 19a 및 19b는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들로서, 도 19b는 도 19a의 Y 영역에 대한 확대 단면도이다. 상기 이미지 센서는 소자 분리 구조물 및 관통 전극 구조물을 제외하고는, 도 16a 및 16b를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 19a 및 19b를 참조하면, 제2 기판(200)의 제1 영역(I) 상에는 제3 소자 분리 패턴(802) 상에 제3 절연막(800)이 잔류할 수 있으며, 또한 제2 기판(200)의 제2 영역(II) 상에 형성된 제2 관통 전극 구조물(825)에 포함된 제4 도전 패턴(815)의 하면은 제2 기판(200)의 제1 면(201)보다 낮을 수 있다.
이는 도 17을 참조로 설명한 공정들을 통해 제3 절연막(800)을 형성하고, 도 18을 참조로 설명한 공정들 중에서 제3 절연막(800)에 대해 이방성 식각 공정을 수행하지 않고, 제2 개구(640)를 채우는 상기 제4 도전막을 형성한 후, 제3 절연막(800)의 상면이 노출될 때까지 상기 제4 도전막을 평탄화함으로써 구현될 수 있다.
이때, 제1 개구(610) 내에 형성된 제3 절연막(800) 부분을 제3 절연 패턴(802) 혹은 제3 소자 분리 패턴(802)으로 지칭할 수 있으며, 이는 제1 소자 분리 패턴(205)과 함께 제2 소자 분리 구조물(905)을 형성할 수 있다.
또한, 제2 개구(640)를 채우며 제2 기판(200)의 제1 면(201) 아래로 돌출된 제4 도전 패턴(815)의 측벽을 커버하는 제3 절연막(800) 부분을 제4 절연 패턴(805)으로 지칭할 수 있으며, 이는 제4 도전 패턴(815)과 함께 제2 관통 전극 구조물(825)을 형성할 수 있다.
도 20은 예시적인 실시예들에 따른 이미지 센서를 포함하는 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이고, 도 21은 도 20의 카메라 모듈을 설명하기 위한 블록도이다.
상기 이미지 센서는 도 2, 도 16 혹은 도 19를 참조로 설명한 설명한 이미지 센서일 수 있다.
도 20을 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), 전력 반도체(Power Management IC: PMIC)(1300) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈들(1100a, 1100b, 1100c)을 포함할 수 있다. 도면 상에는 3개의 카메라 모듈들(1100a, 1100b, 1100c)이 배치된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되는 것은 아니다. 이에 따라, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈들만을 포함하거나, 혹은 카메라 모듈 그룹(1100)은 4개 이상의 카메라 모듈들을 포함할 수도 있다.
이하에서는, 도 21을 참조하여 카메라 모듈(1100b)에 대해 구체적으로 설명하지만, 이는 다른 카메라 모듈들(1100a, 1100c)에 대해서도 동일하게 적용될 수 있다.
도 21을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element: OPFE)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140), 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
예시적인 실시예들에 있어서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
예시적인 실시예들에 있어서, 도시된 바와 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로 15도 이하일 수 있으며, 마이너스(-) A방향으로 15도보다 클 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이에서 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
예시적인 실시예들에 있어서, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)의 연장 방향과 평행한 제3 방향(Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 도 2, 도 16 혹은 도 19를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사할 수 있으며, 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(1150)는 이이피롬(Electrically Erasable Programmable Read-Only Memory: EEPROM)으로 구현될 수 있으나 본 발명의 개념이 이에 한정되는 것은 아니다.
도 20 및 21을 함께 참조하면, 예시적인 실시예들에 있어서, 각 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 액츄에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 그 내부에 포함된 액츄에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, 적외선(IR)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
예시적인 실시예들에 있어서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈들(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 포함된 광학 렌즈들 역시 서로 다를 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈들(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 20을 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.
이미지 처리 장치(1210)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서들(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인들(ISLa, ISLb, ISLc)을 통해 대응되는 서브 이미지 프로세서들(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, 모바일 산업 프로세서 인터페이스(Mobile Industry Processor Interface: MIPI)에 기반한 카메라 직렬 인터페이스(Camera Serial Interface: CSI)를 이용하여 수행될 수 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈들에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서들(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라 각각의 서브 이미지 프로세서들(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
예시적인 실시예들에 있어서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 예시적인 실시예들에 있어서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈들(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈들(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 본 발명의 개념이 이에 한정되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 변형되어 실시될 수 있다.
예시적인 실시예들에 있어서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서들(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 에이치디알(High Dynamic Range: HDR) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈들(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인들(CSLa, CSLb, CSLc)을 통해 대응되는 카메라 모듈들(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인들(CSLa, CSLb, CSLc)을 통해 대응되는 카메라 모듈들(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
예시적인 실시예들에 있어서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈들(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
예시적인 실시예들에 있어서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈들(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 내부 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후 내부 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 내부 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
한편, 내부 메모리(1230)는 메모리 컨트롤러(1220)에 의해 제어될 수 있다.
PMIC(1300)는 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 400: 제1 내지 제3 기판
102, 108, 202, 206, 420: 제1 내지 제5 불순물 영역
112, 118, 212, 216: 제1 내지 제4 게이트 전극
122, 124, 128, 222, 224, 226, 466, 468: 제1 내지 제8 콘택 플러그
142, 144, 148, 178, 242, 244, 246, 248, 276, 278, 486, 488, 516, 518, 688: 제1 내지 제15 비아
132, 152, 134, 154, 138, 158, 232, 252, 234, 254, 236, 256, 238, 258, 476, 496, 478, 498: 제1 내지 제18 배선
160, 260, 500, 670: 제1 내지 제4 층간 절연막
180, 280, 520, 690: 제1 내지 제4 접착막
198, 296, 298, 536, 538, 708: 제1 내지 제6 접착 패드
205, 802: 제1, 제3 소자 분리 패턴
410: 픽셀 분리 구조물 430: 감광 소자
440: 전송 게이트 450: FD 영역
620, 800: 제1, 제3 절연막 630: 제1 도전막
632, 665, 730, 815: 제1 내지 제4 도전 패턴
642: 제2 소자 분리 패턴 구조물
675, 825: 제1, 제2 관통 전극 구조물
710, 770: 하부, 상부 평탄화 층 720: 배리어 패턴
725, 735: 제1, 제2 간섭 방지 패턴 745: 간섭 방지 구조물
750: 보호막 760: 컬러 필터
775: 마이크로 렌즈 780: 투명 보호막
802, 805: 제3, 제4 절연 패턴
900, 905: 제1, 제2 소자 분리 구조물

Claims (20)

  1. 아날로그 블록 및 디지털 블록을 포함하는 제1 기판;
    상기 제1 기판을 관통하여 상기 아날로그 블록 및 상기 디지털 블록을 서로 분리시키는 소자 분리 구조물;
    상기 제1 기판의 상기 디지털 블록 상에 형성된 제1 트랜지스터;
    상기 제1 기판의 상기 아날로그 블록 상에 형성된 제2 트랜지스터;
    상기 제2 트랜지스터 상에 형성되어 이에 전기적으로 연결된 배선;
    상기 배선 상에 형성된 제2 기판;
    상기 제2 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층;
    상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈;
    상기 제2 기판 내에 형성된 감광 소자;
    상기 제2 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및
    상기 TG에 인접하는 상기 제2 기판의 하부에 형성되며, 상기 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 소자 분리 구조물은
    상기 제1 기판의 상부를 관통하는 제1 소자 분리 패턴; 및
    상기 제1 기판의 하부를 관통하여 상기 제1 소자 분리 패턴과 접촉하는 제2 소자 분리 패턴 구조물을 포함하는 이미지 센서.
  3. 제2항에 있어서, 상기 제1 소자 분리 패턴의 폭은 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상부에서 하부로 갈수록 점차 감소하며, 상기 제2 소자 분리 패턴 구조물의 폭은 상기 수직 방향을 따라 상부에서 하부로 갈수록 점차 증가하는 이미지 센서.
  4. 제2항에 있어서, 상기 제2 소자 분리 패턴 구조물은
    금속을 포함하는 도전 패턴; 및
    상기 도전 패턴의 측벽 및 상면을 커버하는 절연 패턴을 포함하는 이미지 센서.
  5. 제4항에 있어서, 절연 패턴은 금속 산화물을 포함하는 이미지 센서.
  6. 제2항에 있어서, 상기 제1 소자 분리 패턴은 실리콘 산화물을 포함하고, 상기 제2 소자 분리 패턴 구조물은 금속 산화물을 포함하는 이미지 센서.
  7. 제1항에 있어서, 상기 소자 분리 구조물은 상부에서 보았을 때, 상기 제2 기판의 상면에 평행한 제1 방향으로 서로 이격되도록 복수 개로 형성되며, 상기 각 소자 분리 구조물들은 상기 제2 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 이미지 센서.
  8. 제1항에 있어서, 상기 소자 분리 구조물은 상부에서 보았을 때, 사다리 형상을 갖는 이미지 센서.
  9. 제1항에 있어서, 상기 제1 기판은 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하고, 상기 소자 분리 구조물은 상기 제1 영역 내에 형성되며,
    상기 제1 기판의 상기 제2 영역을 관통하는 관통 전극 구조물을 더 포함하고,
    상기 관통 전극 구조물의 폭은 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상부에서 하부로 갈수록 점차 증가하는 이미지 센서.
  10. 제1항에 있어서,
    상기 제1 기판 상에 형성되어 상기 제1 및 제2 트랜지스터들 및 상기 배선을 커버하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되어 제1 접착 패드를 수용하는 제1 접착막;
    상기 제1 접착막 상에 형성되어 상기 제1 접착 패드와 접촉하는 제2 접착 패드를 수용하는 제2 접착막; 및
    상기 제2 접착막 및 상기 제2 기판 사이에 형성되어 상기 TG 및 FD 영역을 커버하는 제2 층간 절연막을 더 포함하는 이미지 센서.
  11. 제1항에 있어서,
    상기 제2 기판의 하부에 형성된 제3 기판;
    상기 제3 기판 상에 형성된 제3 트랜지스터;
    상기 제3 기판과 상기 제2 기판 사이에 형성되어 상기 제3 트랜지스터를 커버하는 층간 절연막을 더 포함하는 이미지 센서.
  12. 제11항에 있어서, 상기 제1 기판의 하면에 형성되어 상기 소자 분리 구조물에 연결되며, 금속을 포함하는 도전막을 더 구비하는 이미지 센서.
  13. 제11항에 있어서,
    상기 제1 트랜지스터는 메모리 장치를 구성하는 회로의 일부이고,
    상기 제2 트랜지스터는 증폭 트랜지스터이며,
    상기 제3 트랜지스터는 로직 회로의 일부인 이미지 센서.
  14. 제1 기판;
    상기 제1 기판의 상부를 관통하는 제1 소자 분리 패턴; 및
    상기 제1 기판의 하부를 관통하여 상기 제1 소자 분리 패턴과 접촉하며, 상기 제1 소자 분리 패턴과 다른 물질을 포함하는 제2 소자 분리 패턴 구조물을 구비하는 소자 분리 구조물;
    상기 제1 기판 상에 형성된 제1 트랜지스터;
    상기 제1 트랜지스터 상에 형성되어 이에 전기적으로 연결된 배선;
    상기 배선 상에 형성된 제2 기판;
    상기 제2 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층;
    상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈;
    상기 제2 기판 내에 형성된 감광 소자;
    상기 제2 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및
    상기 TG에 인접하는 상기 제2 기판의 하부에 형성되며, 상기 배선에 전기적으로 연결된 플로팅 확산(FD) 영역을 포함하는 이미지 센서.
  15. 제14항에 있어서, 상기 제1 소자 분리 패턴의 폭은 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상부에서 하부로 갈수록 점차 감소하며, 상기 제2 소자 분리 패턴 구조물의 폭은 상기 수직 방향을 따라 상부에서 하부로 갈수록 점차 증가하는 이미지 센서.
  16. 상부에 로직 회로가 형성된 제1 기판;
    상기 제1 기판 상에 형성되며, 상부에 아날로그 회로 및 디지털 회로가 각각 형성되는 아날로그 블록 및 디지털 블록을 포함하는 제2 기판;
    상기 제2 기판을 관통하여 상기 아날로그 블록 및 상기 디지털 블록을 서로 분리시키며,
    상기 제2 기판의 상부를 관통하는 제1 소자 분리 패턴; 및
    상기 제2 기판의 하부를 관통하여 상기 제1 소자 분리 패턴과 접촉하는 제2 소자 분리 패턴 구조물을 구비하는 소자 분리 구조물;
    상기 제2 기판 상에 형성된 제3 기판;
    상기 제3 기판 상에 형성되며 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층;
    상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈;
    상기 제3 기판 내에 형성된 감광 소자;
    상기 제3 기판의 하부를 관통하여 상기 감광 소자에 인접하는 전송 게이트(TG); 및
    상기 TG에 인접하는 상기 제3 기판의 하부에 형성된 플로팅 확산(FD) 영역을 포함하는 이미지 센서.
  17. 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제1 기판의 상기 제2 면에 인접한 부분을 관통하는 제1 소자 분리 패턴을 형성하고;
    상기 제1 기판의 상기 제2 면 상에 회로 패턴들을 형성하고;
    상기 제1 기판의 상기 제2 면 상에 상기 회로 패턴들을 커버하는 제1 층간 절연막을 형성하고;
    상기 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제2 기판 내에 감광 소자를 형성하고;
    상기 제2 기판의 상기 제2 면에 인접한 부분을 관통하는 전송 게이트(TG)를 형성하고;
    상기 TG에 인접하는 상기 제2 기판 부분에 플로팅 확산(FD) 영역을 형성하고;
    상기 제2 기판의 상기 제2 면 상에 상기 TG 및 상기 FD 영역을 커버하는 제2 층간 절연막을 형성하고;
    상기 제2 기판 상에 형성된 상기 제2 층간 절연막과 상기 제1 기판 상에 형성된 상기 제1 층간 절연막이 서로 대향하도록 상기 제1 및 제2 기판들을 서로 접합하고; 그리고
    상기 제1 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴에 접촉하는 제2 소자 분리 패턴 구조물을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  18. 제17항에 있어서, 상기 제2 소자 분리 패턴 구조물을 형성하는 것은,
    상기 제1 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴을 노출시키는 제1 개구를 형성하고; 그리고
    상기 제1 개구 내에 상기 제2 소자 분리 패턴 구조물을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  19. 제18항에 있어서, 상기 제1 개구 내에 상기 제2 소자 분리 패턴 구조물을 형성하는 것은,
    상기 제1 개구에 의해 노출된 상기 제1 소자 분리 패턴, 상기 제1 개구의 측벽 및 상기 제1 기판의 상기 제1 면 상에 절연막을 형성하고; 그리고
    상기 절연막 상에 상기 제1 개구를 채우는 도전막을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  20. 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제1 기판의 상기 제2 면에 인접한 부분을 관통하는 제1 소자 분리 패턴을 형성하여 상기 제1 기판을 아날로그 블록과 디지털 블록으로 구분하고;
    상기 제1 기판의 상기 아날로그 블록 및 상기 디지털 블록 내에 아날로그 회로 패턴 및 디지털 회로 패턴을 각각 형성하고;
    상기 제1 기판의 상기 제2 면 상에 상기 아날로그 회로 패턴 및 상기 디지털 회로 패턴을 커버하는 제1 층간 절연막을 형성하고;
    상기 수직 방향으로 서로 대향하는 제1 및 제2 면들을 포함하는 제2 기판 내에 감광 소자를 형성하고;
    상기 제2 기판의 상기 제2 면에 인접한 부분을 관통하는 전송 게이트(TG)를 형성하고;
    상기 TG에 인접하는 상기 제2 기판 부분에 플로팅 확산(FD) 영역을 형성하고;
    상기 제2 기판의 상기 제2 면 상에 상기 TG 및 상기 FD 영역을 커버하는 제2 층간 절연막을 형성하고;
    상기 제2 기판 상에 형성된 상기 제2 층간 절연막과 상기 제1 기판 상에 형성된 상기 제1 층간 절연막이 서로 대향하도록 상기 제1 및 제2 기판들을 서로 접합하고; 그리고
    상기 제1 기판의 상기 제1 면에 인접한 부분을 관통하여 상기 제1 소자 분리 패턴에 접촉하는 제2 소자 분리 패턴 구조물을 형성하는 것을 포함하며,
    상기 제1 소자 분리 패턴 및 상기 제2 소자 분리 패턴 구조물은 함께 소자 분리 구조물을 형성하여 상기 제1 기판을 관통하며, 상기 아날로그 블록과 상기 디지털 블록을 서로 분리시키는 이미지 센서의 제조 방법.
KR1020220095895A 2022-08-02 2022-08-02 이미지 센서 및 그 제조 방법 KR20240018077A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020220095895A KR20240018077A (ko) 2022-08-02 2022-08-02 이미지 센서 및 그 제조 방법
TW112122759A TW202407992A (zh) 2022-08-02 2023-06-16 影像感測器
US18/216,211 US20240047493A1 (en) 2022-08-02 2023-06-29 Image sensor and method of manufacturing the same
CN202310904632.XA CN117497546A (zh) 2022-08-02 2023-07-21 图像传感器
JP2023125489A JP2024021070A (ja) 2022-08-02 2023-08-01 イメージングセンサ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220095895A KR20240018077A (ko) 2022-08-02 2022-08-02 이미지 센서 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20240018077A true KR20240018077A (ko) 2024-02-13

Family

ID=89666597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220095895A KR20240018077A (ko) 2022-08-02 2022-08-02 이미지 센서 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20240047493A1 (ko)
JP (1) JP2024021070A (ko)
KR (1) KR20240018077A (ko)
CN (1) CN117497546A (ko)
TW (1) TW202407992A (ko)

Also Published As

Publication number Publication date
US20240047493A1 (en) 2024-02-08
JP2024021070A (ja) 2024-02-15
CN117497546A (zh) 2024-02-02
TW202407992A (zh) 2024-02-16

Similar Documents

Publication Publication Date Title
CN114388541A (zh) 图像传感器和包括该图像传感器的电子系统
KR20240018077A (ko) 이미지 센서 및 그 제조 방법
US20220165774A1 (en) Image sensor including a pixel seperation structure
KR20230037955A (ko) 이미지 센서, 이를 포함하는 카메라 모듈, 이를 포함하는 전자 장치 및 그 제조 방법
KR20230035808A (ko) 이미지 센서, 이를 포함하는 카메라 모듈, 및 이를 포함하는 전자 장치
US20230215892A1 (en) Image sensor, camera module including the image sensor, electronic device including the camera module, and method of manufacturing the image sensor
US20240290808A1 (en) Image sensors having high density subpixels therein with enhanced pixel separation structures
CN110491890B (zh) 半导体结构及其形成方法
EP4266371A1 (en) Image sensor and electronic system including the same
KR20230009786A (ko) 이미지 센서, 이를 포함하는 카메라 모듈, 이를 포함하는 전자 장치, 및 그 제조 방법
US20240162256A1 (en) Image sensor and electronic system including the same
US20230073145A1 (en) Image sensor and method of manufacturing image sensor
KR20240005390A (ko) 이미지 센서
JP2023010642A (ja) イメージセンサ
US20240355841A1 (en) Image sensor and electronic system including the same
KR20230021291A (ko) 이미지 센서
KR20240076468A (ko) 이미지 센서
KR20240067683A (ko) 이미지 센서 및 이를 포함하는 전자 시스템
JP2024008882A (ja) イメージセンサ
JP2023080056A (ja) イメージセンサ
KR20240014781A (ko) 이미지 센서
KR20220064787A (ko) 이미지 센서 및 이를 포함하는 전자 시스템