CN110491890B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构包括：第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。所述半导体结构能够提高图像传感器的集成度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造和光电成像技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
图像传感器可用于感测光信号，其通过将光信号转换成电信号来实现图像拍摄功能。图像传感器按照其接收光信号的方式分为背照式(BSI)图像传感器和前照式(FSI)图像传感器。目前，出现了最新的堆栈式图像传感器以使图像传感器的集成度更高、体积更小。
然而，为了满足更高的像素要求、更远的拍摄距离以及更多的拍摄效果，通常需要多个图像传感器配合使用，这样不仅增加了产品的成本、增大了产品的体积，同时还会由于多个图像传感器之间的安装偏移，导致拍摄效果差，因此目前的图像传感器集成度仍有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低图像传感器的成本、多个图像传感器配合使用时的安装误差，并且提高图像传感器的集成度。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。
可选的，所述第一晶圆内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制。
可选的，所述第二区还包括第三像素区和第四像素区，所述第三像素区的像素低于所述第一像素区的像素，所述第四像素区的像素低于所述第一像素区的像素，且所述第二逻辑电路还对所述第三像素区的像素和所述第四像素区的像素进行逻辑控制。
可选的，所述第一晶圆包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于所述第一衬底第二面上的第一器件层；所述第二晶圆包括：位于所述第一器件层上的第二器件层，以及位于所述第二器件层上的第二衬底。
可选的，所述第一像素区的第一衬底内具有若干第一光电二极管区；所述第二像素区的第一衬底内具有若干第二光电二极管区。
可选的，所述第一器件层包括：位于所述第一像素区内的第三逻辑电路，所述第三逻辑电路与所述第一逻辑电路电连接。
可选的，所述第一器件层还包括：位于所述第二像素区内的第四逻辑电路，所述第四逻辑电路与所述第二逻辑电路电连接。
可选的，所述第三逻辑电路包括：第三行选择器件或第三列选择器件中的一种或全部、第三源极跟随器件、第三复位器件以及第三逻辑电互连结构。
可选的，所述第四逻辑电路包括：第四行选择器件或第四列选择器件中的一种或全部、第四源极跟随器件、第四复位器件以及第四逻辑电互连结构。
可选的，所述第一器件层还包括：位于所述第一像素区和所述第二像素区的第一衬底第二面上的传输栅极结构；包围所述第二逻辑电路、所述第三逻辑电路、所述第四逻辑电路与所述传输栅极结构的第一介质层。
可选的，所述第二衬底具有相对的第三面和第四面，所述第三面面向所述第一晶圆，且所述第一区在所述第三面上具有第一投影图像；所述第二晶圆包括第三区，所述第三区与所述第一投影图像至少部分重合。
可选的，所述第二器件层位于所述第三区内，所述第一逻辑电路位于所述第二器件层内。
可选的，所述第一逻辑电路包括：第一逻辑器件和第一逻辑电互连结构；所述第二器件层还包括：包围所述第一逻辑器件和所述第一逻辑电互连结构的第二介质层。
可选的，还包括：贯穿所述第二衬底的导电插塞，所述导电插塞与所述第一逻辑电互连结构电连接。
可选的，所述第二晶圆还包括第四区和位于所述第四区内第三面上的键合层，所述键合层与所述第二器件层齐平。
可选的，所述键合层的材料包括二氧化硅。
可选的，所述第一晶圆包括第二逻辑区，所述第二逻辑区位于所述第二区内。
可选的，所述第二逻辑区还位于所述第一区内。
可选的，所述第二逻辑电路位于所述第二逻辑区的所述第一器件层内。
可选的，所述第二逻辑电路包括：第二逻辑器件和第二逻辑电互连结构。
相应的，本发明实施例还提供一种形成上述任一种半导体结构的形成方法。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
由于所述第一晶圆包括第一区，且所述第一区包括2个像素区，因此后续以所述半导体结构形成图像传感器芯片时，能够使所述图像传感器芯片包括2个像素区，即能够使具有所述图像传感器芯片的图像传感器包括2个摄像模块，进而当所述2个摄像模块配合使用时，能够使所述图像传感器具有更高的像素、更多的成像效果；由于能将2个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时能无需独立的封装，进而能够降低所述图像传感器的元件成本，并且减小所述图像传感器的体积；同时，由于能将2个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时也能无需校准偏移度和光轴倾斜度，进而能够减少制造所述图像传感器的工时；不仅如此，由于第二晶圆与所述第一晶圆键合，而对所述第一像素区的像素进行逻辑控制的所述第一逻辑器件是所述第二晶圆的一部分，因此减少了所述图像传感器的面积，提高了所述图像传感器的集成度。
进一步，由于所述第一晶圆的第二区还包括所述第三像素区和所述第四像素区，因此，后续以所述半导体结构形成图像传感器芯片时，能够使所述图像传感器芯片包括4个像素区，即能够使具有所述图像传感器芯片的图像传感器包括4个摄像模块，进而当所述4个摄像模块配合使用时，能够使所述图像传感器具有更高的像素、更多的成像效果；同时，由于所述第二逻辑电路不仅对所述第二像素区的像素进行逻辑控制，还同时对所述第三像素区的像素和所述第四像素区的像素进行逻辑控制，即所述第二像素区的像素、所述第三像素区的像素和所述第四像素区的像素被同一逻辑电路进行逻辑控制，因此能够减少信息传递和转换的时间，提高了所述图像传感器的运算速度。
附图说明
图1是一种四摄像头的图像传感器的结构示意图；
图2至图4是本发明实施例的半导体结构的结构示意图；
图5是本发明另一实施例的半导体结构的结构示意图；
图6至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，需要提高目前图像传感器的集成度。
图1是一种四摄像头的图像传感器的结构示意图，包括：第一图像传感器110、第二图像传感器120、第三图像传感器130、第四图像传感器140。
所述第一图像传感器110具有包括第一像素区111、围绕所述第一像素区111的第一逻辑区112的第一芯片以及配合所述第一芯片使用的第一芯片模组113；
所述第二图像传感器120具有包括第二像素区121、位于所述第二像素区121背后的第二逻辑区(未图示)的第二芯片以及配合所述第二芯片使用的第二芯片模组122；
所述第三图像传感器130具有包括第三像素区131、围绕所述第三像素区131的第三逻辑区132的第三芯片以及配合所述第三芯片使用的第三芯片模组133；
所述第四图像传感器140具有包括第四像素区141、围绕所述第四像素区141的第四逻辑区142的第四芯片以及配合所述第四芯片使用的第四芯片模组143。
当所述第一图像传感器110、所述第二图像传感器120、所述第三图像传感器130和所述第四图像传感器140配合使用时，可以使所述四摄像头满足更高的像素要求、更远的拍摄距离以及更多的拍摄效果。
然而由于所述第一图像传感器110、所述第二图像传感器120、所述第三图像传感器130和所述第四图像传感器140是相互独立的图像传感器，因此在使用所述四摄像头的图像传感器时，一旦所述第一图像传感器110、所述第二图像传感器120、所述第三图像传感器130和所述第四图像传感器140偏移原位置，就会产生跑焦问题；不仅如此，对所述四摄像头的图像传感器中各图像传感器还需要分别校准偏移度和光轴倾斜度，导致制造所述四摄像头的图像传感器的工时增加；并且所述四个图像传感器配合使用时，运算速度也会降低。
同时，由于所述四摄像头的图像传感器还需要分别独立封装所述4个相互独立的图像传感器，因此增加了所述四摄像头的图像传感器的元件，导致所述四摄像头的图像传感器的成本变高、体积变大。
为解决上述存在的技术问题，本发明的技术方案提供一种半导体结构及其形成方法，能够降低图像传感器的成本、多个图像传感器配合使用时的安装误差，并且提高图像传感器的集成度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图4是本发明实施例的半导体结构的结构示意图。
请参考图2，所述半导体结构包括：
第一晶圆200，所述第一晶圆200包括第一区A和第二区B，所述第一区A包括第一像素区，所述第二区B包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；与所述第一晶圆200键合的第二晶圆300，所述第二晶圆300内具有第一逻辑电路323，所述第一逻辑电路323对所述第一像素区的像素进行逻辑控制。
以下将结合附图进行详细说明。
请参考图2，所述第一晶圆200包括：第一衬底210，所述第一衬底210具有相对的第一面211和第二面212。
在本实施例中，所述第一衬底210的材料为硅衬底。
在其他实施例中，所述第一衬底210为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第一基底的选择不受限制，能够选取适于工艺需求或易于集成的材料。
请参考图3，图3是图2在C方向的结构示意图。
所述第一区A包括第一像素区201；所述第二区B包括第二像素区202。
在本实施例中，所述第二区B还包括第三像素区203和第四像素区204。所述第一像素区201、所述第二像素区202与所述第三像素区203分别互相相邻，所述第四像素区204分别与所述第二像素区202和所述第三像素区203相邻。
在本实施例中，所述第二区B还包括第二逻辑区205，所述第二逻辑区205分别与所述第二像素区202、所述第三像素区203及所述第四像素区204相邻，所述第二逻辑区205的一部分还与所述第一像素区201的一部分相邻。所述第二逻辑区205呈“コ”型，且与所述第一像素区201共同将所述第二像素区202、所述第三像素区203及所述第四像素区204包围。
由于所述第一晶圆200包括第一区A和第二区B，而所述第一区A包括1个像素区且所述第二区B包括3个像素区，因此后续以所述半导体结构形成图像传感器芯片时，能够使所述图像传感器芯片包括4个像素区，即能够使具有所述图像传感器芯片的图像传感器包括4个摄像模块，进而当所述4个摄像模块配合使用时，能够使所述图像传感器具有更高的像素、更多的成像效果；由于能将4个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时能无需独立的封装，进而能够降低所述图像传感器的元件成本，并且减小所述图像传感器的体积；同时，由于能将4个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时也能无需校准偏移度和光轴倾斜度，进而能够减少制造所述图像传感器的工时。
在另一实施例中，所述第一区A包括第一像素区201，所述第二区B包括所述第二像素区202、所述第三像素区203或所述第四像素区204中的一个或2个。
由于所述第一区A中的像素区数量是1，且所述第二区B的像素区数量是1个或2个，因此后续形成图像传感器芯片时，能够使所述图像传感器芯片包括2个或3个像素区，即能够使具有所述图像传感器芯片的图像传感器包括2个或3个摄像模块，进而能使所述图像传感器满足不同的成本需求、不同的成像需求或不同的大小需求。
在本实施例中，所述第一像素区201、所述第二像素区202、所述第三像素区203和所述第四像素区204的第一衬底210内具有第一阱区(图中未示出)，所述第一阱区内掺杂有第一离子。
在图2的基础上，请参考图4，图4是图3中第一像素区、第二像素区、第三像素区和第四像素区中的光电二极管区的排布示意图。
所述第一像素区201的第一衬底210内具有若干第一光电二极管区组(未图示)，各所述第一光电二极管区组分别包括4个呈2×2阵列排布的第一光电二极管区291；所述第二像素区202的第一衬底210内具有若干第二光电二极管区组(未图示)，各所述第二光电二极管区组分别包括4个呈2×2阵列排布的第二光电二极管区292；所述第三像素区203的第一衬底210内具有若干第三光电二极管区组(未图示)，各所述第三光电二极管区组分别包括4个呈2×2阵列排布的第三光电二极管区293；所述第四像素区204的第一衬底210内具有若干第四光电二极管区组(未图示)，各所述第四光电二极管区组分别包括4个呈2×2阵列排布的第四光电二极管区294。
在本实施例中，所述第一光电二极管区291、所述第二光电二极管区292、所述第三光电二极管区293和所述第四光电二极管区294内掺杂有第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得所述第一光电二极管区291和第一阱区的导电类型相反，所述第二光电二极管区292与第一阱区的导电类型相反，所述第三光电二极管区293与第一阱区的导电类型相反，所述第四光电二极管区294与第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。需要说明的是，所述第一像素区201的像素为所述若干第一光电二极管区组的总数，所述第二像素区202的像素为所述若干第二光电二极管区组的总数，所述第三像素区203的像素为所述若干第三光电二极管区组的总数，所述第四像素区204的像素为所述若干第四光电二极管区组的总数。
在本实施例中，所述第一像素区201的像素高于所述第二像素区202的像素，所述第二像素区202的像素高于所述第三像素区203的像素，所述第三像素区203的像素等于所述第四像素区204的像素。
在另一实施例中，所述第一像素区201的像素高于所述第二像素区202的像素，所述第二像素区202的像素高于所述第三像素区203的像素，所述第三像素区203的像素高于所述第四像素区204的像素。
在本实施例中，所述第一像素区201的像素是32万像素，所述第二像素区202的是8万像素，所述第三像素区203的像素是2万像素，所述第四像素区204的像素大小是2万像素。
在另一实施例中，所述第一像素区201的像素是128万像素，所述第二像素区202的是32万像素，所述第三像素区203的像素是32万像素，所述第四像素区204的像素大小是32万像素。
在其他实施例中，所述第一像素区201的像素、所述第二像素区202的像素、所述第三像素区203的像素和所述第四像素区204的像素是其他大小的像素，只要所述第一像素区201的像素分别高于所述第二像素区202的像素、所述第三像素区203的像素和所述第四像素区204的像素。
由于所述第一晶圆200中的4个像素区的像素可以根据成像效果需求、成本需求、所述图像传感器体积大小的需求等设计需求，灵活地采用不同的像素大小，因此所述图像传感器还能够满足多种多样的设计需求，得到广泛的应用。
在其他实施例中，所述若干第一光电二极管区291、所述若干第二光电二极管区292、所述若干第三光电二极管区293、所述若干第四光电二极管区294的排布方式与图4所示的排布方式不同，并能够根据所述图像传感器的设计需要决定。
请继续参考图2至图3，所述第一晶圆200还包括：位于所述第一衬底210第二面212上的第一器件层220。其中，所述第一器件层220的包括：位于所述第一像素区201的所述第一衬底210的第二面212上的第一传输栅极结构221，位于所述第二像素区202的所述第一衬底210的第二面212上的第二传输栅极结构222，位于所述第三像素区203的所述第一衬底210的第二面212上的第三传输栅极结构(未图示)，位于所述第四像素区204的所述第一衬底210的第二面212上的第四传输栅极结构(未图示)。
所述第一传输栅极结构221用于控制第一光电二极管区内光生电子的传输，所述第二传输栅极结构222用于控制第二光电二极管区内光生电子的传输，所述第三传输栅极结构用于控制第三光电二极管区内光生电子的传输，所述第四传输栅极结构用于控制第四光电二极管区内光生电子的传输。
请继续参考图2至图3，所述第一器件层220的还包括：位于所述第一像素区201的所述第一器件层220内的第三逻辑电路237，位于所述第二像素区202的所述第一器件层220内的第四逻辑电路238，位于所述第三像素区203的所述第一器件层220内的第五逻辑电路(未图示)，位于所述第四像素区204的所述第一器件层220内的第六逻辑电路(未图示)，以及位于所述第二逻辑区205的所述第一器件层220内的第二逻辑电路239。
在本实施例中，所述第三逻辑电路237包括第三逻辑器件231和第三逻辑电互连结构232；所述第三逻辑器件231包括第三行选择器件(未图示)、第三列选择器件(未图示)、第三源极跟随器件(未图示)以及第三复位器件(未图示)。
在另一实施例中，所述第三逻辑器件231包括第三行选择器件或第三列选择器件中的一种、第三源极跟随器件以及第三复位器件。
在本实施例中，所述第四逻辑电路238包括第四逻辑器件233和第四逻辑电互连结构234；所述第四逻辑器件233包括第四行选择器件(未图示)、第四列选择器件(未图示)、第四源极跟随器件(未图示)以及第四复位器件(未图示)。
在另一实施例中，所述第四逻辑器件233包括第四行选择器件或第四列选择器件中的一种、第四源极跟随器件以及第四复位器件。
在本实施例中，所述第五逻辑电路包括第五逻辑器件(未图示)和第五逻辑电互连结构(未图示)；所述第五逻辑器件包括第五行选择器件(未图示)、第五列选择器件(未图示)、第五源极跟随器件(未图示)以及第五复位器件(未图示)。
在另一实施例中，所述第五逻辑器件包括第五行选择器件或第五列选择器件中的一种、第五源极跟随器件以及第五复位器件。
在本实施例中，所述第六逻辑电路包括第六逻辑器件(未图示)和第六逻辑电互连结构(未图示)；所述第六逻辑器件包括第六行选择器件(未图示)、第六列选择器件(未图示)、第六源极跟随器件(未图示)以及第六复位器件(未图示)。
在另一实施例中，所述第六逻辑器件包括第六行选择器件或第六列选择器件中的一种、第六源极跟随器件以及第六复位器件。
在本实施例中，所述第二逻辑电路239包括第二逻辑器件235和第二逻辑电互连结构236；所述第二逻辑器件235包括第二时序控制器件(未图示)、第二存储器器件(未图示)和第二数据传输器件(未图示)。
在本实施例中，所述第二逻辑电互连结构236分别与所述第四逻辑电互连结构234、所述第五逻辑电互连结构及所述第六逻辑电互连结构电连接，以对所述第二像素区202的像素、所述第三像素区203的像素及所述第四像素区204的像素进行逻辑控制。
由于所述第二逻辑电路239能够对所述第二像素区202的像素、所述第三像素区203的像素和所述第四像素区204的像素进行逻辑控制，即多个像素区被能够被同一个逻辑电路进行逻辑控制，因此后续以所述半导体结构形成的图像传感器芯片在运算时能够减少信息传递和转换的时间，即提高了具有所述图像传感器芯片的图像传感器的运算速度。
在本实施例中，所述第三逻辑电互连结构232、所述第四逻辑电互连结构234、所述第五逻辑电互连结构及所述第六逻辑电互连结构是金属布线层或电插塞中的一种或多种。
请继续参考图2至图3，所述第一器件层220的还包括：包围所述第二逻辑电路239、所述第三逻辑电路237、所述第四逻辑电路238、所述第五逻辑电路、所述第六逻辑电路、所述第一传输栅极结构221、所述第二传输栅极结构222、所述第三传输栅极结构及所述第四传输栅极结构的第一介质层223。
请继续参考图2，所述第二晶圆300包括：第二衬底310，所述第二衬底310具有相对的第三面313和第四面314，所述第三面313面向所述第一晶圆200，且所述第一区A在所述第三面313上具有第一投影图像(未图示)；位于所述第三面313上的第二器件层320。
在本实施例中，所述第二晶圆300包括第三区(未图示)，所述第三区与所述第一投影图像部分重合，所述第二器件层320位于所述第三区内。
在另一实施例中，所述第二晶圆300包括第三区，所述第三区与所述第一投影图像全部重合，所述第二器件层320位于所述第三区内。
在另一实施例中，所述第二晶圆300还包括：第四区(未图示)，所述第四区和所述第三区相邻；键合层(未图示)，所述键合层位于所述第四区内的第三面313上，且所述键合层与所述第二器件层320齐平。所述键合层为氧化键合层，所述氧化键合层的材料包括二氧化硅。
在另一实施例中，所述键合层的材料包括：氮化硅或者氮碳化硅。
请继续参考图2，所述第二器件层320包括：位于所述第二器件层320内的第一逻辑电路323；包围所述第一逻辑电路323的第二介质层324。
所述第一逻辑电路323包括：第一逻辑器件321和第一逻辑电互连结构322，且所述第一逻辑电互连结构322与所述第三逻辑电互连结构232电连接，以使所述第一逻辑电路323能够对所述第一像素区201的像素进行逻辑控制。
在本实施例中，所述第一逻辑器件321包括：第一时序控制器件(未图示)、第一存储器器件(未图示)和第一数据传输器件(未图示)。
在本实施例中，所述第一逻辑电互连结构322是金属布线层或电插塞中的一种或多种。
在本实施例中，由于所述第一逻辑电路323是对所述第一区A和所述第二区B中像素最大的所述第一像素区201的像素进行逻辑控制，即相对所述第二逻辑电路239而言，所述第一逻辑电路323更复杂、面积更大，而所述第一逻辑电路323位于与所述第一晶圆200键合的所述第二晶圆300，因此后续以所述半导体结构形成图像传感器芯片时，能够更好的减少所述图像传感器芯片的面积，即能够减小具有所述图像传感器芯片的图像传感器的面积，提高所述图像传感器的集成度。
请继续参考图2，所述半导体结构还包括：贯穿所述第二衬底310的导电插塞330，所述导电插塞330与所述第一逻辑电互连结构322电连接。
在本实施例中，由于所述导电插塞330贯穿所述第二衬底310，因此所述半导体结构能够与外部电路电连接。
在本实施例中，所述半导体结构还包括：位于第一像素区201的所述第一衬底210第一面211上的第一滤光层(未图示)；位于第二像素区202的所述第一衬底210第一面211上的第二滤光层(未图示)；位于第三像素区203的所述第一衬底210第一面211上的第三滤光层(未图示)；位于第四像素区204的所述第一衬底210第一面211上的第四滤光层(未图示)。
所述第一滤光层包括若干第一滤光片组，各所述第一滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第一滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第一滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
所述第二滤光层包括若干第二滤光片组，各所述第二滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第二滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第二滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
所述第三滤光层包括若干第三滤光片组，各所述第三滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第三滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第三滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
所述第四滤光层包括若干第四滤光片组，各所述第四滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第四滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第四滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
在本实施例中，所述半导体结构还包括位于所述若干滤光片上的若干微透镜。
图5是本发明另一实施例的半导体结构的结构示意图。
请参考图5，本实施例与图2至图4所示实施例的区别在于：所述半导体结构的第一晶圆(未图示)包括第一像素区401、第二像素区402、第三像素区403、第四像素区404和第二逻辑区405；所述第二逻辑区405位于第一区A和第二区B中，且所述第二逻辑区405包围所述第一像素区401、第二像素区402、第三像素区403和第四像素区404。
相应的，本发明实施例还提供上述任一种半导体结构的形成方法。
图6至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图6，提供第一晶圆600，所述第一晶圆600包括第一区M和第二区N。
在本实施例中，形成所述第一晶圆600的方法包括：提供第一衬底610，所述第一衬底610具有相对的第一面611和第二面612。
在本实施例中，所述第一衬底610的材料为硅衬底。
在其他实施例中，所述第一衬底610为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第一衬底的选择不受限制，能够选取适于工艺需求或易于集成的材料。
请参考图7，图7是图6在F方向的结构示意图。所述第一区M包括第一像素区601；所述第二区N包括第二像素区602。
所述第二区N还包括第三像素区603和第四像素区604。所述第一像素区601、所述第二像素区602与所述第三像素区603分别互相相邻，所述第四像素区604分别与所述第二像素区602和所述第三像素区603相邻。在本实施例中，所述第二区N还包括第二逻辑区605，所述第二逻辑区605分别与所述第二像素区602、所述第三像素区603及所述第四像素区604相邻，所述第二逻辑区605的一部分还与所述第一像素区601的一部分相邻。所述第二逻辑区605呈“コ”型，且与所述第一像素区601共同将所述第二像素区602、所述第三像素区603及所述第四像素区604包围。
请继续参考图6和图7，在所述第一像素区601、所述第二像素区602、所述第三像素区603和所述第四像素区604的第一衬底610内具有第一阱区(图中未示出)，在所述第一阱区内掺杂第一离子。
所述第一像素区601的第一衬底610内具有若干第一光电二极管区组(未图示)，各所述第一光电二极管区组分别包括4个呈2×2阵列排布的第一光电二极管区(未图示)；所述第二像素区602的第一衬底610内具有若干第二光电二极管区组(未图示)，各所述第二光电二极管区组分别包括4个呈2×2阵列排布的第二光电二极管区(未图示)；所述第三像素区603的第一衬底610内具有若干第三光电二极管区组(未图示)，各所述第三光电二极管区组分别包括4个呈2×2阵列排布的第三光电二极管区(未图示)；所述第四像素区604的第一衬底610内具有若干第四光电二极管区组(未图示)，各所述第四光电二极管区组分别包括4个呈2×2阵列排布的第四光电二极管区(未图示)。
在本实施例中，在所述第一光电二极管区、所述第二光电二极管区、所述第三光电二极管区和所述第四光电二极管区内掺杂第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得第一光电二极管区和第一阱区的导电类型相反，第二光电二极管区与第一阱区的导电类型相反，第三光电二极管区与第一阱区的导电类型相反，第四光电二极管区与第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
需要说明的是，所述第一像素区601的像素为所述若干第一光电二极管区组的总数，所述第二像素区602的像素为所述若干第二光电二极管区组的总数，所述第三像素区603的像素为所述若干第三光电二极管区组的总数，所述第四像素区604的像素为所述若干第四光电二极管区组的总数。
在本实施例中，所述第一像素区601的像素高于所述第二像素区602的像素，所述第二像素区602的像素高于所述第三像素区603的像素，所述第三像素区603的像素等于所述第四像素区604的像素。
请继续参考图6和图7，形成所述第一晶圆600的方法还包括：在所述第一衬底610第二面612上形成第一器件层620。
在本实施例中，形成所述第一器件层620的方法包括：在所述第一像素区601的所述第一衬底610的第二面612上形成第一传输栅极结构621，在所述第二像素区602的所述第一衬底610的第二面612上形成第二传输栅极结构622，在所述第三像素区603的所述第一衬底610的第二面612上形成第三传输栅极结构(未图示)，在所述第四像素区604的所述第一衬底610的第二面612上形成第四传输栅极结构(未图示)。
所述第一传输栅极结构621用于控制第一光电二极管区内光生电子的传输，所述第二传输栅极结构622用于控制第二光电二极管区内光生电子的传输，所述第三传输栅极结构用于控制第三光电二极管区内光生电子的传输，所述第四传输栅极结构用于控制第四光电二极管区内光生电子的传输。
在本实施例中，所述第一器件层620还包括：位于所述第一像素区601的所述第一器件层620内的第三逻辑电路637；位于所述第二像素区602的所述第一器件层620内的第四逻辑电路638；位于所述第三像素区603的所述第一器件层620内的第五逻辑电路(未图示)；位于所述第四像素区604的所述第一器件层620内的第六逻辑电路(未图示)；位于所述第二逻辑区605的所述第一器件层620内的第二逻辑电路639；包围所述第二逻辑电路639、所述第三逻辑电路637、所述第四逻辑电路638、所述第五逻辑电路、所述第六逻辑电路所述第一传输栅极结构621、所述第二传输栅极结构622、所述第三传输栅极结构及所述第四传输栅极结构的第一介质层623。
在本实施例中，所述第三逻辑电路637包括第三逻辑器件631和第三逻辑电互连结构632；所述第三逻辑器件631包括第三行选择器件(未图示)、第三列选择器件(未图示)、第三源极跟随器件(未图示)以及第三复位器件(未图示)。
在另一实施例中，所述第三逻辑器件631包括第三行选择器件或第三列选择器件中的一种、第三源极跟随器件以及第三复位器件。
在本实施例中，所述第四逻辑电路638包括第四逻辑器件633和第四逻辑电互连结构634；所述第四逻辑器件633包括第四行选择器件(未图示)、第四列选择器件(未图示)、第四源极跟随器件(未图示)以及第四复位器件(未图示)。
在另一实施例中，所述第四逻辑器件633包括第四行选择器件或第四列选择器件中的一种、第四源极跟随器件以及第四复位器件。
在本实施例中，所述第五逻辑电路包括第五逻辑器件(未图示)和第五逻辑电互连结构(未图示)；所述第五逻辑器件包括第五行选择器件(未图示)、第五列选择器件(未图示)、第五源极跟随器件(未图示)以及第五复位器件(未图示)。
在另一实施例中，所述第五逻辑器件包括第五行选择器件或第五列选择器件中的一种、第五源极跟随器件以及第五复位器件。
在本实施例中，所述第六逻辑电路包括第六逻辑器件(未图示)和第六逻辑电互连结构(未图示)；所述第六逻辑器件包括第六行选择器件(未图示)、第六列选择器件(未图示)、第六源极跟随器件(未图示)以及第六复位器件(未图示)。
在另一实施例中，所述第六逻辑器件包括第六行选择器件或第六列选择器件中的一种、第六源极跟随器件以及第六复位器件。
在本实施例中，所述第二逻辑电路639包括第二逻辑器件635和第二逻辑电互连结构636；所述第二逻辑器件635包括第二时序控制器件(未图示)、第二存储器器件(未图示)和第二数据传输器件(未图示)。
在本实施例中，所述第二逻辑电互连结构636分别与所述第四逻辑电互连结构634、所述第五逻辑电互连结构及所述第六逻辑电互连结构电连接，以对所述第二像素区602的像素、所述第三像素区603的像素及所述第四像素区604的像素进行逻辑控制。
在本实施例中，所述第三逻辑电互连结构632、所述第四逻辑电互连结构634、所述第五逻辑电互连结构及所述第六逻辑电互连结构是金属布线层或电插塞中的一种或多种。
请参考图8，提供第二晶圆700。
在本实施例中，形成所述第二晶圆700的方法包括：提供第二衬底710，所述第二衬底710具有相对的第三面713和第四面714，在所述第三面713上形成第二器件层720。
在本实施例中，后续所述第一晶圆600和所述第二晶圆700键合后，所述第一区M在所述第三面713上具有第一投影图像(未图示)。
在本实施例中，所述第二晶圆700包括第三区(未图示)，所述第三区与所述第一投影图像部分重合，所述第二器件层720位于所述第三区内。
在另一实施例中，所述第二晶圆700包括第三区，所述第三区与所述第一投影图像全部重合，所述第二器件层720位于所述第三区内。
在另一实施例中，所述第二晶圆700还包括：第四区(未图示)，所述第四区和所述第三区相邻；形成所述第二晶圆700的方法还包括：在所述第四区内的第三面713上形成键合层(未图示)，所述键合层与所述第二器件层720齐平。所述键合层为氧化键合层，所述氧化键合层的材料包括二氧化硅。
在另一实施例中，所述键合层的材料包括：氮化硅或者氮碳化硅。
在另一实施例中，形成所述键合层的方法包括：在所述第四区内的第三面713上形成初始键合层；磨平所述初始键合层，形成所述键合层。所述磨平初始键合层的工艺包括：干法刻蚀工艺或化学机械研磨工艺中的一种或多种。
在另一实施例中，形成所述第二晶圆700的方法还包括：在形成所述键合层前，在所述第二器件层720表面形成第二光阻层(未图示)；在形成所述键合层后，去除所述第二光阻层(未图示)。
在本实施例中，所述第二器件层720包括：位于所述第二器件层720内的第一逻辑电路723；包围所述第一逻辑电路723的第二介质层724。
在本实施例中，所述第一逻辑电路723包括：第一逻辑器件721和第一逻辑电互连结构722，且所述第一逻辑电互连结构722与所述第三逻辑电互连结构632电连接，以使所述第一逻辑电路723能够对所述第一像素区601的像素进行逻辑控制。其中，所述第一逻辑器件721包括：第一时序控制器件(未图示)、第一存储器器件(未图示)和第一数据传输器件(未图示)；所述第一逻辑电互连结构722是金属布线层或电插塞中的一种或多种。
请参考图9，将所述第一晶圆600的第一器件层620与所述第二晶圆700的第二器件层720键合。
在本实施例中，所述键合工艺为氧化物熔融键合工艺。
在本实施例中，形成所述半导体结构的方法还包括：在所述将第一晶圆600的第一器件层620与第二晶圆700的第二器件层720键合后，在所述第二晶圆700中形成贯穿所述第二衬底710的导电插塞730，并使所述导电插塞730与所述第一逻辑电互连结构722电连接。
在另一实施例中，形成所述半导体结构的方法还包括：在所述将第一晶圆600的第一器件层620与第二晶圆700的第二器件层720键合前，在所述第二晶圆700中形成贯穿所述第二衬底710的导电插塞730，并使所述导电插塞730与所述第一逻辑电互连结构722电连接。
在本实施例中，形成所述半导体结构的方法还包括：在形成导电插塞730前，在所述第二衬底710的第四面714的一部分上形成光阻层(未图示)，所述第四面714的一部分是除后续形成导电插塞730以外的第二衬底710部分所对应的一部分的第四面714；在形成导电插塞730后，去除所述光阻层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区、第三像素区和第四像素区，且所述第二像素区的像素低于所述第一像素区的像素，所述第三像素区的像素低于所述第一像素区的像素，所述第四像素区的像素低于所述第一像素区的像素，所述第一晶圆内具有第二逻辑电路，所述第一晶圆还包括第一衬底和第一器件层，所述第一衬底具有相对的第一面和第二面，所述第一器件层位于所述第一衬底的第二面上，所述第一器件层包括位于所述第一像素区内的第三逻辑电路、位于所述第二像素区内的第四逻辑电路、位于第三像素区内的第五逻辑电路、以及位于第四像素区内的第六逻辑电路，所述第二逻辑电路分别与所述第四逻辑电路、第五逻辑电路和第六逻辑电路电连接，以对所述第二像素区的像素、所述第三像素区的像素和所述第四像素区的像素进行逻辑控制；
与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路与所述第三逻辑电路电连接，以对所述第一像素区的像素进行逻辑控制。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二晶圆包括：位于所述第一器件层上的第二器件层，以及位于所述第二器件层上的第二衬底。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一像素区的第一衬底内具有若干第一光电二极管区；所述第二像素区的第一衬底内具有若干第二光电二极管区。
4.根据权利要求2所述的半导体结构，其特征在于，所述第三逻辑电路包括：第三行选择器件或第三列选择器件中的一种或全部、第三源极跟随器件、第三复位器件以及第三逻辑电互连结构。
5.根据权利要求2所述的半导体结构，其特征在于，所述第四逻辑电路包括：第四行选择器件或第四列选择器件中的一种或全部、第四源极跟随器件、第四复位器件以及第四逻辑电互连结构。
6.根据权利要求2所述的半导体结构，其特征在于，所述第一器件层还包括：位于所述第一像素区和所述第二像素区的第一衬底第二面上的传输栅极结构；包围所述第二逻辑电路、所述第三逻辑电路、所述第四逻辑电路与所述传输栅极结构的第一介质层。
7.根据权利要求2所述的半导体结构，其特征在于，所述第二衬底具有相对的第三面和第四面，所述第三面面向所述第一晶圆，且所述第一区在所述第三面上具有第一投影图像；所述第二晶圆包括第三区，所述第三区与所述第一投影图像至少部分重合。
8.根据权利要求7所述的半导体结构，其特征在于，所述第二器件层位于所述第三区内，所述第一逻辑电路位于所述第二器件层内。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一逻辑电路包括：第一逻辑器件和第一逻辑电互连结构；所述第二器件层还包括：包围所述第一逻辑器件和所述第一逻辑电互连结构的第二介质层。
10.根据权利要求9任一所述的半导体结构，其特征在于，还包括：贯穿所述第二衬底的导电插塞，所述导电插塞与所述第一逻辑电互连结构电连接。
11.根据权利要求7所述的半导体结构，其特征在于，所述第二晶圆还包括第四区和位于所述第四区内第三面上的键合层，所述键合层与所述第二器件层齐平。
12.根据权利要求11所述的半导体结构，其特征在于，所述键合层的材料包括二氧化硅。
13.根据权利要求2所述的半导体结构，其特征在于，所述第一晶圆包括第二逻辑区，所述第二逻辑区位于所述第二区内。
14.根据权利要求13所述的半导体结构，其特征在于，所述第二逻辑区还位于所述第一区内。
15.根据权利要求13或14任一所述的半导体结构，其特征在于，所述第二逻辑电路位于所述第二逻辑区的所述第一器件层内。
16.根据权利要求15所述的半导体结构，其特征在于，所述第二逻辑电路包括：第二逻辑器件和第二逻辑电互连结构。
17.一种形成如权利要求1至16任一半导体结构的形成方法。
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