JP2021125491A - 半導体装置、半導体システム、移動体 - Google Patents

Abstract

【課題】第１部材、第２部材の接合が伴う半導体装置の動作精度の低下、出力信号の精度の低下、半導体装置の故障を生じにくくする半導体装置、半導体システム及び移動体を提供する。【解決手段】回路を有する第１部材３０８と、回路を有する第２部材３０９とが積層された半導体装置であって、第１部材３０８は、半導体装置の外部に接続するためのパッド部と、パッド部とは別に設けられるとともに、第１部材３０８の信号処理回路４１０と第２部材３０９の信号処理制御回路５０３とを接続する、金属を含む接続部３１１Ａ−３，３１１Ｂ−３と、を備える。さらに、接続部に接続された保護回路３１５−１、３１５−２を、第１部材３０８と第２部材３０９の少なくとも一方が備える。【選択図】図５

Description

半導体装置、半導体システム、移動体に関する。

半導体装置として、ＣＰＵまたはＧＰＵ等のロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）等のメモリ回路が知られている。また、半導体装置として、デジタルスチルカメラやカムコーダなどに用いられるＣＣＤやＣＭＯＳ型の光電変換装置が知られている。

半導体装置は微細化が求められている。例えば、光電変換装置においては、高精細の画像を得るためにその画素の微細化が求められている。しかし、画素を微細にすればするほど、画素に含まれる光を検出するための光電変換素子の受光面積が小さくなり、感度が低下する。これを複数の部材を接合することによって解決する例がある。

特許文献１には、複数の部材として第１基板、第２基板とを積層させたＣＭＯＳ型の光電変換装置が記載されている。第１基板には光電変換素子と転送トランジスタが配され、第２基板には他の回路（読出回路など）が配されている。この第１基板と第２基板とを金属を含む接続部を介して接合させている。これにより、第１基板の回路数を減らすことができ、光電変換素子の面積の圧迫を低減している。

また、特許文献２には、パッドからの外来ノイズが光電変換素子へ混入することを低減することを目的として、第２基板に保護ダイオードを配置する構成が開示されている。

特開２００６−１９１０８１号公報 特開２０１２−０１５２７７号公報

金属を含む接続部に大電流が流れる場合がある。この電流は、第１部材と第２部材とを接合する工程で生じる場合や（例えばプラズマによって生じる電流）、半導体装置の動作時に偶発的に生じる場合などがある。これにより、接続部に接続された回路が電気的なダメージを受ける場合がある。よって、半導体装置の動作精度の低下、出力信号の精度の低下、半導体装置の故障などが生じる懸念がある。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、
回路を有する第１部材と、回路を有する第２部材とが積層された半導体装置であって、
前記第１部材は、前記半導体装置の外部に接続するためのパッド部と、前記パッド部とは別に設けられるとともに、前記第１部材の回路と前記第２部材の回路とを接続する、金属を含む接続部とを備え、
前記接続部に接続された保護回路を、前記第１部材と前記第２部材の少なくとも一方が備えることを特徴とする半導体装置。

本発明により、半導体装置の動作精度の低下、出力信号の精度の低下、光電変換装置の故障などを生じにくくすることができる。

半導体装置の断面模式図 半導体装置の平面模式図 半導体装置の回路図 保護回路の回路図 半導体装置の接続部に関する模式図 半導体装置の接続部に関する模式図 半導体装置の接続部に関する模式図 半導体装置の接続部に関する模式図 半導体装置の接続部に関する模式図 半導体装置の保護回路に関する組合せを示す図 半導体装置の接続部に関する模式図 半導体装置の接続部に関する模式図 半導体装置の製造方法を示す図 半導体装置の製造方法を示す図 半導体装置の製造方法を示す図 半導体装置の製造方法を示す図 半導体システムの構成を示す図 移動体の構成、動作を示す図

以下、図面を参照しながら各実施形態を説明する。

以下に述べる各実施形態では、半導体装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、半導体装置の他の例にも適用可能である。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に代表されるメモリ回路がある。また、他の例としては以下に述べる撮像装置が含まれる光電変換装置がある。光電変換装置としては、他に測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。

また、以下に述べる実施形態中に記載される半導体領域、ウエルの導電型や注入されるドーパントは一例であって、実施形態中に記載された導電型、ドーパントのみに限定されるものでは無い。実施形態中に記載された導電型、ドーパントに対して適宜変更できるし、この変更に伴って、半導体領域、ウエルの電位は適宜変更される。

なお、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施形態中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。

例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施形態中の説明に対し逆転させるようにすればよい。また、以下に述べる実施形態中に記載される半導体領域の導電型についても一例のものであって、実施形態中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。

また、実施形態の説明において、第１基板の主面及び第２基板の主面とはトランジスタが形成される基板の表面を指す。第１基板と第２基板のそれぞれにおいて、該主面と対向する反対側の面が第１基板の裏面及び第２基板の裏面である。また、「上方向」は、第１基板の主面から裏面に向かう方向、第２基板の裏面から主面に向かう方向とする。また、「下方向」及び「深さ方向」は第１基板の裏面から主面に向かう方向、第２基板の主面から裏面に向かう方向とする。

また、本明細書では「近傍」の表現を用いることがある。この「近傍」とは、例えばＡの近傍にＢが存在する、と言う場合にＡとＢが隣り合う形態を含む。また、Ａの近傍にあるＢは、半導体基板において、当該基板を上から見た平面視において、異なる位置に有っても良いし、半導体基板の深さ方向に異なる位置に設けられていても良い。また、積層された複数の半導体基板が構成されている場合は、一方の半導体基板にＡが配され、他方の半導体基板にＢが配されている場合も含む。この場合、一方の半導体基板のＡと他方の半導体基板のＢは平面視で見たときに近接する位置関係にあれば、ＡはＢの「近傍」にあると解釈される。典型的には、この「近傍」とは概ね５００μｍ以内に配されている場合である。なお、この範囲は光電変換装置が用いる半導体基板の大きさによっても適宜変更される。例えば長辺が１０ｃｍの半導体基板の場合には、近傍の範囲は概ね１ｍｍ以内と考えられる。すなわち、平面視において、第１部材（半導体基板）の長辺の長さに対して、概ね１％以下の値の距離の範囲内に位置すれば近傍の範囲に含まれる。好適には、近傍とは、第１部材（半導体基板）の長辺の長さに対して、概ね０．２％以下の距離の範囲内にある関係である。なお、この距離は、前述したＡとＢが互いに別の半導体基板に設けられている場合には、平面視で見たときのＡとＢの距離とすればよい。

また、「近傍」については回路Ａと回路Ｂとを接続する配線を基準に定義することもできる。例えば、回路Ａと回路Ｂとを接続する配線長をＬとして、当該配線においてＬ×１／２の距離に位置する点から見て、回路Ａ側にあれば回路Ａの近傍であると考えることができる。

また、以下の説明では、同じ機能を有する部材については枝番を省略して記載する。接続部３１１と記載している場合には接続部３１１Ａ、３１１Ｂを区別することなく表している。また、接続部３１１Ａと記載している場合には接続部３１１Ａ−ｎ（ｎは自然数）を区別することなく記載している。

（第１実施形態）
本開示の第１実施形態について、図面を参照しながら説明する。本実施形態では、光電変換装置として撮像装置を用いた例を説明する。

図１、図２は本実施形態の撮像装置の構成を示した図である。本実施形態の撮像装置は、第１部材、第２部材のそれぞれを貼り合わされることで構成している。この２つの部材の貼り合せは、本実施形態では、第１部材、第２部材のそれぞれの絶縁層中に配された金属部材同士を接合する、金属接合の例とする。他の接合方法として、バンプを用いて第１部材、第２部材を接合するようにしても良い。

２つの部材とは、第１基板１０１を有する第１部材３０８と第２基板１３０を有する第２部材３０９である。撮像装置の具体的な平面レイアウトを、図２の撮像装置の平面模式図を用いて説明する。図２（Ａ）は第１部材３０８、即ち第１基板１０１における平面レイアウトを示している。図２（Ｂ）は第２部材３０９、即ち第２基板１３０の平面レイアウトを示している。

なお、本実施形態の図２（Ａ）、図２（Ｂ）は、構成要素を上下対称配置の構成としているが、この構成に限定されない。また、上下対称配置している構成要素、配線、接続部等には図面の簡略化のため一部の符号を省略する。

第１部材３０８には、光電変換素子を含む画素部が配される。また、第１部材３０８には、画素信号の読出しに関わる回路群が配されることもある。本実施形態では、第１部材３０８にも回路群を備える場合を基に説明するが、第１部材３０８は、画素部のみが設けられる形態であってもよい。

一方、第２部材３０９には、第１部材３０８を駆動するための制御信号を生成する回路と、第１部材３０８からの出力信号を処理する回路が配される。また、第２部材３０９にはパッド３１３が複数配され、ワイヤボンディングを介して撮像装置外との入出力信号が接続される。ワイヤボンディングを設けるために、第１部材３０８は第２部材３０９のパッド位置に合わせて開口している必要がある。

図２（Ａ）では、第２部材に配置されたパッド３１３の位置関係を明示するため、第１部材３０８に複数の開口部１００を配している。すなわち、図２（Ａ）に示した開口部１００Ａ−１〜１００Ａ−１３は、第２部材３０９のパッド３１３Ｂ−１〜３１３Ｂ−１３のパッドに対応した開口部とする。第１部材３０８と第２部材３０９とで、複数配された接続部３１１を介して、画素からの出力信号、画素を制御する駆動信号が伝送される。まず、図２（Ａ）の第１部材３０８、図２（Ｂ）の第２部材３０９について各々に配置される構成要素について説明し、次に部材を貼り合わせた状態の構成および駆動について説明する。

図２（Ａ）の第１部材３０８の構成について図２（Ａ）、図３を用いて説明する。画素部４００は、図３に示した光電変換素子６０３を含む画素６００が２次元に配列され、各画素６００が光信号を電気信号に変換して出力する。画素６００は、電源線６０１、接地線６０２、光電変換素子６０３、リセットスイッチ６０４、転送トランジスタ６０６、増幅トランジスタ６０８を有する。リセットスイッチ６０４、転送トランジスタ６０６は、各々リセット制御線６０５、転送制御線６０７にて制御される。

また、第１部材３０８は、画素６００の列単位に対応して配された出力線６０９を有する。出力線６０９は対応する列の複数の画素６００が接続される出力線である。出力線６０９は、配線４０３に接続される。画素部４００は、リセットや転送を制御する画素制御線４０２、配線４０６、配線４０７が接続される。配線４０６、配線４０７は、接続部３１１Ａ−７、３１１Ａ−８を介して第２部材３０９に接続され、電源や駆動信号が供給される。なお、図面では、配線４０６、配線４０７、接続部３１１Ａ−７、接続部３１１Ａ−８は単一の要素で示している。実際には複数の電源線、複数の接地線、複数の制御線といったように、複数の配線４０６、複数の配線４０７、複数の接続部３１１が配される。また、同一の電源や信号が供給される場合であっても、配線４０６、配線４０７、接続部３１１の低抵抗化や冗長化のために接続部３１１を複数配することがある。以下の説明では、配線や接続部３１１を介する入出力信号については、配線４０６、配線４０７、接続部３１１が複数配されるべき場合であっても、図面および説明の簡略化のため省略する。

画素制御回路４０１は、画素制御線４０２を介して画素部４００を構成する光電変換素子の光電変換、転送、画素信号を出力する行の選択などを制御する。画素制御回路４０１は、接続部３１１Ａ−９、配線４０４を介して、第２部材３０９から電源、接地電位が供給される。電源、接地電位は各々異なる電位であるので、実際には別の２つの接続部および配線から供給されるが、上で説明したように図面では省略している。また、接続部３１１Ａ−１０、配線４０５を介して、第２部材３０９から制御信号が供給される。

画素部４００から出力される信号（画素信号）は、配線４０３を介して、信号処理回路４１０に入力される。信号処理回路４１０は、例えば定電流回路を備える。画素６００の増幅トランジスタ６０８に対して、出力線６０９を介して定電流回路を接続することによってソースフォロワ回路が形成される。このソースフォロワ回路が形成されることによって、画素部４００から画素信号が読み出される。さらにソースフォロワ回路の出力（画素信号）であるアナログ信号をアナログ／デジタル変換（Ａ／Ｄ変換）して、画素信号の値に対応するデジタル信号を得る、アナログ／デジタル変換回路を備える構成でもよい。信号処理部４１０の他の機能として、ソースフォロワ回路出力をさらに増幅する機能（差動増幅回路など）、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）、画素信号をサンプル−ホールド（Ｓ／Ｈ）する機能を有してもいい。また、信号処理回路４１０は、Ａ／Ｄ変換結果を保持するデジタルメモリや、デジタルメモリに保持したデジタルデータを読み出すための走査手段を備えている構成でもよい。

本実施形態の信号処理回路４１０は、画素信号をＡ／Ｄ変換して得られた、複数のビットを有するデジタル信号をデジタルメモリに保持する。このデジタルメモリは、画素６００の列に対応して、それぞれの列に設けられている。本実施形態では、各列のデジタルメモリから並行して各画素のデジタル信号を並列に読み出すことができる構成を備える。

信号処理回路４１０は、接続部３１１Ａ−２、配線４１１を介して、第２部材３０９から電源、接地電位が供給される。また、接続部３１１Ａ−１、配線４１６を介して、第２部材３０９から制御信号が供給される。信号処理回路４１０で処理された画素信号は、配線４１７、接続部３１１Ａ−３を介して、第２部材３０９に出力される。

信号生成回路４１２は信号処理回路４１０に供給する各種信号を生成する回路である。例えば、信号処理回路４１０のＡ／Ｄ変換動作で使用する参照比較電圧の生成や駆動クロックを生成し、配線４１３を介して信号処理回路４１０に供給する。信号生成回路４１２は、接続部３１１Ａ−２、配線４１１を介して、第２部材３０９から電源、接地電位が供給される。図面では信号処理回路４１０と同じ電源、接地電位が供給される構成となっているが、実際には異なる電源、接地電位が供給されてもよい。また、信号生成回路４１２は、接続部３１１Ａ−１、配線４１６、接続部３１１Ａ−１１、配線４１４を介して、第２部材３０９から制御信号が供給される。

出力部４２０は、第２部材３０９で処理された画素信号を撮像装置外に出力するための機能を備える。例えばバッファ回路のように単一の端子から電圧出力を行う方式や、差動の２端子を持つＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式の出力機能を有する。また、本実施形態のように画素信号がデジタル信号の場合、例えばパラレル‐シリアル変換（Ｐ／Ｓ変換）機能を有してもよい。出力部４２０は、接続部３１１Ａ−５、配線４２２を介して、第２部材３０９から電源、接地電位が供給される。また、接続部３１１Ａ−４、配線４２１を介して、第２部材３０９から画素信号、制御信号が供給される。

信号生成回路４２３は、出力部４２０に供給する各種信号を生成する回路である。パラレル−シリアル変換（Ｐ／Ｓ変換）、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）を駆動するクロックの生成や基準電圧を信号生成回路４２３は生成し、配線４２４を介して出力部４２０に供給する。信号生成回路４２３は出力部４２０と同じく、接続部３１１Ａ−５、配線４２２を介して電源、接地電位が供給される。また、接続部３１１Ａ−４、配線４２１を介して、第２部材３０９から制御信号が供給される。出力部４２０の出力は、配線４２５、接続部３１１Ａ−６を介して、第２部材３０９に出力される。

次に図２（Ｂ）の第２部材３０９の構成について説明する。図２（Ｂ）の説明においても、図２（Ａ）と同様に、実際には電源、接地電位、制御信号は、各々の複数の接続部、配線から供給される構成となるが、図面、説明では省略する。

タイミング制御回路５００は、撮像装置全体を制御する回路である。タイミング制御回路５００には、パッド３１３Ｂ−９から電源電位、接地電位、撮像装置外からの制御信号（例えば不図示の外部コンローラーからのシリアル通信等の制御信号）が供給される。パッド３１３Ｂ−９には、保護回路３１５が並列、もしくは直列に接続される。この保護回路３１５がパッド３１３Ｂ−９に接続されることにより、パッド３１３を介した撮像装置外から混入する回路への外乱ノイズの影響を低減することができる。また、ワイヤボンディングや製造工程中の電気的なダメージを緩和できる構成になっている。他のパッド３１３も同様の構成とし、以下の説明では省略する。

保護回路３１５の回路構成は、図４（Ａ）〜（Ｇ）のそれぞれに示した構成とすることができる。保護回路３１５の回路構成は、各パッドに接続される信号の種類、例えば電源、アナログ入出力信号、デジタル入出力信号によって適宜選択される。

図４（Ａ）〜（Ｇ）は、各々電源線７０１、接地線７０２、ダイオード７０３、抵抗素子７０６、ゲートグランデッドトランジスタ７０７の組み合わせで構成し、配線７０４、配線７０５が保護回路３１５の入出力端子となる。図４（Ｇ）は、例えば、同電位の２点に対して双方向にダイオード７０３を配置する構成となる。

保護回路３１５の動作例を説明する。配線７０４、配線７０５にサージ電圧が入力された際、ダイオード７０３、ゲートグランデッドトランジスタ７０７が電源線や接地線へのサージ電圧の伝達パスを保護回路３１５は形成する。これにより、サージ電圧がパッドに接続される素子に伝わりにくくすることができる。なお、図４に示した構成以外にも、保護回路３１５の一部として、ヒステリシス機能を備えたバッファ、プルアップ・プルダウンなど入出力端子である配線７０４、７０５を抵抗にて電源、もしくは接地電位に終端する構成を配置するようにしてもよい。

不図示の撮像装置外のコントローラーから制御されたタイミング制御回路５００は、垂直駆動回路５０１、水平駆動回路５０２、信号処理制御回路５０３を、各々配線５０４〜５０６を介して制御する。接続部３１１Ａと接続部３１１Ｂ（第２接続部）は互いに接合される。また、配線５０９、接続部３１１Ｂ−８を介して、第１部材３０８へ制御信号を供給する。本実施形態では、第１部材３０８の接続部３１１Ａ−８、配線４０７を介して、画素部４００の一部の駆動を制御する構成としている。なお、図２（Ａ）、（Ｂ）において接続部３１１は、画素部４００やタイミング生成回路５００などの各構成要素と、物理的に重ならない配置関係している。実際には複数の配線層を介して、構成要素の直上、直下に配置してもよい。また、図２（Ａ）では画素部４００の駆動は配線４０２、配線４０７を介して左右から駆動される構成になっているが、画素部４００の正射影の位置に接続部３１１を設けて当該接続部３１１を介して駆動する構成でもよい。例えば、画素６００の配列を複数の画素単位でブロック化し、各々の画素駆動をブロックごとに制御する構成とすることで、２次元に配列した画素６００の各ブロックについて、被写体の輝度に応じて最適な蓄積時間を制御することができる。

垂直駆動回路５０１は、パッド３１３Ｂ−１２、配線５１０から電源、接地電位、制御信号などが供給され、配線５１１、接続部３１１Ｂ−１０を介して第１部材３０８の画素制御回路４０１を駆動する。垂直制御回路５０１によって、画素部４００は光電変換、転送、画素信号を出力する行の選択などの制御がされる。

水平駆動回路５０２、クロック生成回路５０４は、パッド３１３Ｂ−１、配線５１２から電源、接地電位、制御信号などが供給される。水平駆動回路５０２は、配線５１３、接続部３１１Ｂ−１を介して第１部材３０８の信号処理回路４１０、信号生成回路４１２を駆動する。クロック生成回路５０４は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、配線５１７を介して水平駆動回路５０２と連動して制御される。クロック生成回路５０４で生成された制御信号やクロックは、配線５１８、接続部３１１Ｂ−１１を介して、信号生成回路４１２に供給される。

信号処理制御回路５０３は、パッド３１３Ｂ−４、配線５１４、接続部３１３Ｂ−５、配線５１５から電源電位、接地電位、制御信号が供給される。なお、本実施形態の信号処理回路５０３は、複数の異なる電源電位が供給されることとし、パッド３１３として複数のパッド３１３Ｂ−４，３１３Ｂ−５を示している。信号処理制御回路５０３には、第１部材３０８の信号処理回路４１０でＡ／Ｄ変換された複数ｂｉｔの画素信号が配線４１７、接続部３１１Ａ−３、接続部３１１Ｂ−３、保護回路３１５−１、配線５１６を介して入力される。入力された画素信号は、ノイズ低減処理、デジタルゲインの印加処理、オフセットの加算・減算、圧縮処理、データのスクランブル処理などの各種デジタル信号処理がされる。デジタル信号処理された画素信号は、配線５１７、接続部３１１Ｂ−４、接続部３１１Ａ−４、配線４２１を介して、第１部材３０８の出力部４２０に入力される。また、信号処理制御回路５０３は、画素信号のデジタル信号処理に同期した信号などを、配線５１７、接続部３１１Ｂ−４、接続部３１１Ａ−４、配線４２１を介して、第１部材３０８の信号生成回路４２３に供給する。本実施形態の構成では、信号処理制御回路５０３は、使用する電源電圧が異なる信号処理回路４１０、出力部４２０に対応して、各々に異なる電源電圧を供給する。出力部４２０の出力は、配線４２５、接続部３１１Ａ−６、接続部３１１Ｂ−６、配線５３１を介して、パッド３１３Ｂ−７から撮像装置の外部に出力される。

図５（Ａ）は、信号処理回路４１０の出力部、信号処理制御回路５０３の入力部を部分的に抜き出し、第１部材３０８、第２部材３０９の貼り合せた状態の接続関係を示した、参考構成の模式図である。信号処理回路４１０は、撮像装置がデジタル信号を出力する構成である。この構成に対応するため、Ｐ型トランジスタ６３０とＮ型トランジスタ６４０で構成したインバーター出力の構成としている。この信号処理回路４１０には電源線６１０、接地線６１１が接続される。一方、信号処理制御回路５０３は、デジタル信号が入力される構成なので、Ｐ型トランジスタ６５０とＮ型トランジスタ６６０で構成したインバーター入力の構成としている。また、信号処理制御回路５０３は、電源線６２０、接地線６２１が接続される。他の入出力回路の例としては、スイッチやＮＡＮＤゲート、ＮＯＲゲート等の論理回路の構成例がある。

図５（Ｂ）は、図２（Ａ）、（Ｂ）で説明した本実施形態の模式図であり、信号処理回路４１０から信号処理制御回路５０３のパス上の配線５１６に、保護回路３１５−１が接続されている。従来、保護回路３１５は、ワイヤボンディングや検査用のパッド３１３のように、撮像装置外と接続される箇所に配置されることで、ボンディングワイヤや検査用プローブとパッド部金属との金属間の接触の際の電気的なダメージを緩和できる。電気的ダメージとは、例えば、一方の金属に帯電した電荷が、金属間の接触時にもう一方の金属に放電して、金属に接続される回路の入力部に配した素子へ影響を与えることである。その他には、製造工程中の処理、例えばエッチング処理時に発生する電気的なダメージなどがある。本実施形態の構成は、貼り合せの工程時、接続部３１１Ａ−３と接続部３１１Ｂ−３が接触する際に電気的ダメージが発生し得る。また、製造工程中の処理により、接続部３１１Ａ−３と接続部３１１Ｂ−３に電気的ダメージが発生し得る。特に第２部材３０９の信号処理制御回路５０３は、トランジスタのゲート電極が接続される構成となるため、電気的ダメージの影響を受けやすい。本実施形態では、図２（Ｂ）、図５（Ｂ）のように、接続部３１１Ｂ−３と信号処理制御回路５０３を接続する配線５１６に保護回路３１５−１を配する構成としている。この構成により、接続部３１１Ｂ−３を経由して信号処理制御回路５０３に発生し得る電気的ダメージの影響を緩和することができる。

本実施形態では信号処理制御回路５０３に対して保護回路３１５−１を配置した例とした。信号処理回路４１０から出力されるデジタルデータは、典型的には、複数ｂｉｔのデータが１画素のデータとして並列に伝送される（パラレル伝送）。配線５１６は１本の配線で便宜上記載しているが、実際には、例えば１４ｂｉｔのデジタルデータであれば、全ビットをパラレル伝送する場合には１４本の配線が配置される。伝送される複数ｂｉｔのデータは、高速、かつｂｉｔ間のデータの位相が揃った状態で伝送できることが望ましい。このような伝送路の設計では、配線５１６が接続される複数の入力回路を各々物理的に近くに配置することが好ましい。併せて、入力負荷容量を低減するため、Ｐ型トランジスタ６５０やＮ型トランジスタ６６０のゲート電極サイズをできるだけ小さい面積とすることが好ましい。例えば、第１部材３０８と第２部材３０９の貼り合せ時の金属接触により電気的ダメージが生じた場合、ゲート電極の面積が小さいほど、トランジスタ特性に大きく影響する可能性が高まる。例えば、ゲート絶縁層の破壊が生じると、ゲート電極上にリークパスが発生する。これにより、後段に伝送されるデータの遅延や、複数ｂｉｔのデータ間の位相ずれなどが生じ、デジタル信号の伝送速度、伝送精度の低下が生じる。そのため、本実施形態では、保護回路３１５−１を接続部３１１Ｂ−３と信号処理制御部５０３の間の配線５１６に配することで、第１部材、第２部材の貼り合せを含む製造工程上発生し得る電気的ダメージを緩和できる効果を得ている。

一方で、保護回路３１５を例えば図４（Ａ）の構成とした場合、ダイオード７０３をＰ型半導体とＮ型半導体で形成する構成となる。この場合、接続部３１１の容量が負荷容量となりデータの伝送精度、伝送速度を低下させることがある。そのため、保護回路３１５−１は、Ｐ型半導体とＮ型半導体の接続部の面積を考慮することが好ましい。例えば、接続部３１１Ｂ−３に配する保護回路３１５−１の面積は、パッド３１３に配される保護回路３１５の面積に対して小さい構成であってもよい。

また、保護回路３１５は、パッド３１３に配置される場合、物理的にパッド３１３の近傍に配されることが望ましい。例えば、複数のパッド３１３が設けられる場合には、パッド３１３同士の間の領域に保護回路３１５を設けるようにする。これは、保護回路３１５がサージ電圧の伝達パスを形成する際に、伝達先の電源線７０１や接地線７０２が接続されるパッド３１３の近傍にある方が、撮像装置内部への影響を低減できるためである。接続部３１１に接続される保護回路３１５についても同様で、接続部３１３の物理的な配置位置によっては、保護回路３１５の配置位置を考慮する必要がある。例えば、接続部３１１Ｂ−３の近傍に、電源線７０１、接地線７０２に接続される電源供給部（バッファ、インバータ、電圧源等）がある場合、パッド３１３と同様、接続部３１１の近傍に保護回路３１５を配置することが好ましい。図５（Ｂ）はこのような構成の一例である。一方、保護回路３１５の近傍に電源供給部が配されない場合、電源供給部から電源線７０１、接地線７０２の配線長が長くなる。配線が長くなると、配線抵抗が増加し、保護回路３１５がサージ電圧の伝達パスを形成したとしても、電源線、接地線の配線抵抗によって配線５１６のノードが電圧降下して信号処理制御回路５０３への影響が生じ得る。この場合、図５（Ｃ）の構成のように、保護対象となる回路（本実施形態では信号処理制御回路５０３）の近傍、もしくは回路内に保護回路３１５を配置し、電源線６２０、接地線６２１を保護回路３１５−１の電源電位、接地電位の供給線としてもよい。不図示であるが、図５（Ｂ）と図５（Ｃ）を組み合わせた構成、すなわち、保護回路３１５−１を接続部３１１Ｂ−３の近傍と、さらに信号処理制御回路５０３の近傍に配置した構成としてもよい。なお、サージ電圧による電気的ダメージは、Ｎ型トランジスタ６３０、Ｐ型トランジスタ６４０のソース・ドレイン電極に及ぶ場合がある。そのため、図５（Ｄ）のように接続部３１１Ａ−３、配線４１７、接続部３１１Ｂ−３、配線５１６のいずれにも、保護回路３１５−１、３１５−２を配してもよい。また、保護回路３１５−２は、図５（Ｃ）で説明した構成と同様、信号処理回路４１０の近傍、もしくは回路内に配してもよい。

本実施形態では、信号処理回路４１０と信号処理制御回路５０３間の伝送路に対して、特に信号処理制御回路５０３への電気的ダメージを緩和する構成を説明した。本実施形態で説明した接続部３１１とは別の接続部３１１についても同様に保護回路を接続した構成を設けても良い。図６（Ａ）は、第１部材３０８の出力部４２０と第２部材３０９の信号処理制御回路５０３の接続関係を示した図である。図６（Ａ）では、図５と同様に、信号制御回路５０３、信号処理回路４１０の入出力部を抜き出した模式図である。信号処理制御回路５０３がデジタル信号処理を行った画素信号は、配線５１７、接続部３１１Ｂ−４、接続部３１１Ａ−４、配線４２１を介して出力部４２０に出力される。図６（Ａ）の構成では、出力部４２０にデジタル信号が出力される構成であり、図５（Ｂ）同様の構成になる。つまり、図６（Ａ）の接続関係においても、接続部３１１Ａ−４と出力部４２０間の配線４２１に保護回路３１５−３を配してもよいし、図５（Ｃ）〜（Ｄ）と同様の構成で保護回路３１５を配してもよい。また、出力部４２０の出力は、配線４２５、接続部３１１Ａ−６、３１１Ｂ−６、配線５３１を介して、パッド３１３Ｂ−７より撮像装置の外部に出力される。図６（Ｂ）は出力部４２０とパッド間の接続関係を示した模式図である。パッド３１３Ｂ−７には、保護回路３１５−５が接続される構成であるが、図６（Ｂ）のように、保護回路３１５−４を第１部材３０８に設けた構成でもよい。

図７は、第１部材３０８の信号生成部４１２、第２部材３０９のクロック生成回路５０４の接続関係について図５、図６と同様に信号生成部４１２、クロック生成回路５０４のそれぞれの入出力部を抜き出した模式図である。クロック生成回路５０４は任意の周波数の基準クロックを出力する。信号生成回路４１２は、信号処理回路４１０のＡ／Ｄ変換動作用の駆動クロックを生成する。駆動クロックは、クロック生成回路５０４で生成された基準クロックを基に生成される。生成された基準クロックは、配線５１８、接続部３１１Ｂ−１１、３１１Ａ−１１、配線４１４を介して信号生成回路４１２に供給される。信号生成回路４１２の入力部には、Ｐ型トランジスタ６６２、Ｎ型トランジスタ６６３で構成するスイッチが配される。これは、信号生成回路４１２へ入力される基準クロックの遮断機能を必要とする場合であり、負荷やデューティ比などを考慮してスイッチを配した構成例である。別の構成例として、ＮＡＮＤ素子などでゲーティングする構成であってもよい。

図７では、保護回路３１５−７を配線４１４に接続することによって、Ｐ型トランジスタ６６２、Ｎ型トランジスタ６６３への電気的ダメージを緩和する構成としている。図７の接続関係においても、図５（Ｂ）〜（Ｄ）と同様に保護回路３１５を配置してもよい。図７で示した第１部材３０８の信号生成回路４１２、第２部材３０９のクロック生成回路５０４の接続関係は、信号生成回路４１２、クロック生成回路５０４の各々トランジスタのソース・ドレイン電極に接続される端子間の接続例となる。

図８を用いて本実施形態の撮像装置の構成における、その他の例を説明する。例えば信号処理回路４１０が第２部材３０９に配される場合、第１部材３０８に配した画素６００の出力線６０９が、第２部材３０９に配される信号処理回路４１０の電流源と接続する構成がある。図８は、この接続関係の模式図である。画素６００の増幅トランジスタ６０８の出力（画素信号）は、出力線６０９、配線４０３−Ａ、接続部３１１Ａ−２０、３１１Ｂ−２０、配線４０３−Ｂを介して信号処理回路４１０に出力される。信号処理回路４１０のＮ型トランジスタ６８２は、配線６８３から基準電位を供給され定電流源として動作する。増幅トランジスタ６０８とＮ型トランジスタ６８２でソースフォロワ回路を構成する。図８では、配線４０３−Ｂに保護回路３１５−１０を配することによって、Ｎ型トランジスタ６８２への電気的ダメージを低減する。図８の構成例ではトランジスタのドレイン端子間の接続の例である。

他の素子間の接続例として、抵抗素子同士、容量素子同士、あるいは抵抗素子と容量素子といった受動素子の接続関係においても保護回路３１５を配する構成としてもよい。ここで、第１部材３０８、第２部材３０９間の接続構成例および配置されている回路について、接続関係や保護回路の配置について組み合わせについて説明する。

図９は、第１部材３０８、第２部材３０９に配される回路、接続部、配線などの接続関係に関する模式図であり、同一の構成要素は第１部材３０８に配するものはＡを付加し、第２部材３０９に配するものはＢを付加している。第１部材には、回路８００Ａ（Ｂ）、素子８０１Ａ（Ｂ）、保護回路８０２Ａ（Ｂ）、回路入力配線８０３Ａ（Ｂ）、保護回路入出力配線８０４Ａ（Ｂ）、配線８０５Ａ（Ｂ）、保護回路８０６Ａ（Ｂ）、接続部３１１Ａが配される。第１部材３０８、第２部材３０９に配される回路の組み合わせは、回路８００Ａと回路８００Ｂの組み合わせになる。また、回路８００のうち、接続部３１１によって部材間で接続される素子の種類、端子の種類は、素子８０１Ａと素子８０１Ｂの組み合わせになる。保護回路の配置については、回路８００の近傍、もしくは回路８００内部に配置する場合は保護回路８０２Ａとし、接続部３１１近傍に配置される場合は保護回路８０６とする。接続部３１１と回路８００間の配線８０５の全長Ｌに対して、Ｌ×１／２の長さに位置する点からみて、回路８００側にあれば回路８００の近傍にあるものとし、接続部３１１側にあれば、接続部３１１の近傍とする。実際の撮像装置におけるレイアウトでは、配線長Ｌ、保護回路３１５の面積、保護回路３１５に接続する電源、接地電位の配置位置によって保護回路３１５の位置を調整し、配線８０３、配線８０５の少なくとも一方に配置される。

図１０は素子８０１の種類について接続の組み合わせと保護回路の配置関係について、取り得る組み合わせを説明する表である。符号や接続関係は図９に基づいて記載している。また、素子８０１Ａ（Ｂ）が配される回路の組合せについては図１０では説明しないが、本実施形態で説明したように撮像装置の構成要素によって複数の組み合わせがある。回路８００の例として、画素、増幅回路、Ａ／Ｄ変換器、デジタルメモリ、Ｐ／Ｓ、ＬＶＤＳ、タイミング生成や制御する機能を備えた回路、ＰＬＬ、基準電圧、電流を生成する各種信号生成回路、パッドおよびパッドを構成する回路が例として挙げられる。

図１０の素子８０１の種類として、（１）はトランジスタのソース電極、ドレイン電極、もしくはその両方であり、（２）はトランジスタのゲート電極である。（３）は本実施形態では構成例を説明していないが、抵抗素子や容量素子である。構成例としては、例えば抵抗ラダーで構成する信号生成回路、各種周波数フィルタなどがある。（４）は図６（Ｂ）で説明した構成例のように、素子８０１に相当する構成要素がパッド３１３であることを意味している。

本実施形態では、パッド３１３は第２部材３０９に配置しているが、第１部材３０８に配置するようにしてもよい。このため、図１０では素子８０１Ａにも（４）を組み合わせて記載している。この場合、基板間が接続部３１１で接続される構成や、貫通電極で基板間接続する構成となる。また、パッド３１３に保護回路３１５を接続するようにしても良い。一方で、保護回路３１５を接続部３１１、各回路８００に接続させることによって、パッド３１３への保護回路３１５の接続を不要とすることもできる。そのため、図１０で説明する組合せの一つとして、パッド３１３の近傍に保護回路３１５を配置しない構成を取り得るため、（４）パッドも組み合わせの要素として挙げている。

図１０と組合せ番号について説明する。保護回路８０２、８０６の配置の組合せを「組合せ番号」として表している。素子８０１Ａ、８０１Ｂの組合せはいずれの組合せ番号においても、素子８０１Ａ、８０１Ｂともに４通りずつの組合せがある。すなわち、組合せ番号１において、素子８０１Ａの種類は４通りあり、素子８０１Ｂの種類もまた４通りある。よって、組合せ番号１において４通り×４通りの１６通りのパターンが存在する。組み合わせ番号１では、例えば素子８０１Ａが（１）、素子８０１Ｂが（２）であるとした場合、接続部に保護回路が配置されない構成例、すなわち図５（Ａ）で説明した構成の例となる。また、組合せ番号３では、例えば素子８０１Ｂが（４）である場合、パッドにのみ保護回路３１５を配置する構成となる。組合せ番号２では、素子８０１Ａが（１）、素子８０１Ｂが（２）である場合、保護回路８０６Ｂが接続部３１１に接続される図５（Ｂ）の構成となる。組合せ番号６〜８、１０〜１２、１４〜１６は、全ての接続部３１１について、保護回路３１５が配置される組合せであり、例えば図１１（Ａ）、（Ｂ）のように全ての接続部３１１に対して保護回路３１５が配される構成となる。

図５〜図９では、素子８０１Ａと素子８０１Ｂが１対１の接続関係について説明したが、接続関係は２対１、２対２のように、複数の素子８０１Ａと単数の素子８０１Ｂ、複数の素子８０１Ａと単数の素子８０１Ｂの構成であってもよい。また、複数の素子は、互いに異なる種類の素子、例えば図１０の（１）、（２）が混在する構成であってもよい。

図１２（Ａ）は、出力部４２０、信号生成回路４２３と信号処理制御回路５０３の接続関係を示す模式図である。出力部４２０と信号生成回路４２３は、信号処理制御回路５０３から、同一の制御信号で駆動される場合がある。図１２（Ａ）では、信号処理制御回路５０３の出力は、配線５１７、接続部３１１Ｂ−４、接続部３１１Ａ−４、配線４２１を介して、出力部４２０、信号生成回路４２３に入力される。出力部４２０、信号生成回路４２３の入力部は、Ｐ型トランジスタ６３０とＮ型トランジスタ６４０のゲート電極である。保護回路３１５−３は、接続部３１１Ａ−４と出力部４２０と信号生成回路４２３を接続する配線４２１に配される構成である。

なお、図１２では、Ｐ型トランジスタやＮ型トランジスタは各部材に配置される場合、同一の符号を付与して示しているが、各々別に配されたトランジスタである。図１２（Ｂ）は、出力部４２０、信号生成回路４２３の、各々の近傍に保護回路３１５−３、３１５−１１を配する構成である。実際の配置レイアウトによって、接続部３１１Ａ−４の直近で配線４２１を分岐して配線接続するような場合、各回路で保護回路３１５を配置する構成がよい。図１２（Ｃ）は、信号生成回路４２３の入力部が、図７のクロック生成回路４１２と同じく、Ｐ型トランジスタ６３０とＮ型トランジスタ６４０を有するスイッチである例である。信号生成回路４２３は、出力回路４２０に供給するクロック生成の機能も備えるため、クロック生成回路４１２と同じ構成にしてもよい。なお、出力部４２０も、例えばＰ／Ｓ機能のために同じクロックが入力されるが、入力がゲート電極である構成としている。図１２（Ｃ）の構成のように、同じ接続部３１１Ａ−４に接続される素子であっても、同じ種類の素子とはならない場合がある。図１２（Ｄ）は、第２部材３０９のタイミング制御回路５００が信号処理制御回路５０３から制御信号が供給される例である。タイミング制御回路５００は撮像装置の各回路を制御する。画素信号の信号処理では、信号処理回路４１０と出力部４２０が同期して動作する必要がある。そのため、タイミング制御回路５００は出力部４２０に供給されるクロックと同一のクロックに同期して、信号処理回路４１０、出力部４２０を制御する。配線５０６は、駆動や説明の便宜上、配線５１７と分離した図としているが、信号処理制御回路５０３内部では配線５１７と電気的に接続される構成としている。

また、タイミング制御回路５００の入力はＰ型トランジスタ６５０とＮ型トランジスタ６６０のゲート電極となるため、保護回路３１５−１２を配置することが望ましい。一方で、信号処理制御回路５０３の出力はクロック信号であるため、負荷容量は低減することが好ましい。そのため、図１２（Ｄ）では、配線５１７、接続部３１１Ｂ−４、接続部３１１Ａ−４、配線４２１への保護回路３１５の配置による負荷容量の影響を低減するため、タイミング制御回路５００の入力部に保護回路３１５−１２を配置している。

また、保護回路３１５−１２に接続する電源線、接地線は、タイミング制御回路５００に接続される電源線６９０、接地線６９１に接続することが好ましい。これは、タイミング制御回路５００と信号処理制御回路５０３は異なる電源電位で駆動していること、保護回路３１５−１２が信号処理制御回路５０３よりもタイミング制御回路５００に近い位置に配されていることが理由である。

図１２（Ｄ）の構成では、素子８０１Ａ、素子８０１Ｂが複数対複数で接続される構成例となる。なお、本実施形態で説明した以外にも、撮像装置の構成や機能によって、図１０に基づいた複数の組合せがある。また、接続部３１４に接続される素子数は本実施形態では２つの例を説明したが、これに限定されない。

図１０では素子８０１Ａと素子８０１Ｂの組合せを説明したが、図１３のように、第２部材３０９に回路８００Ｂや素子８０１Ｂが配置されない場合の構成例でもよい。図１３では、接続部３１１は、第１部材３０８に配置される回路８００Ａと別の回路８０８Ａが、配線８０５Ａ、接続部３１１Ａ−２０、接続部３１１Ｂ−２０、配線８１６Ｂ、接続部３１１Ｂ−２１、接続部３１１Ａ−２１、配線８１３Ａを介して接続される。第１部材３０８の集積度が上がり、回路８００Ａ、別の回路８０８Ａを接続する配線が第１部材３０８内のみで配線できない場合や、当該配線へのクロストークなど外乱ノイズを低減する必要が生じる場合がある。これらの場合、第２部材３０９の配線層を使用して、回路８００Ａ、別の回路８０８Ａを接続する。これにより、回路８０８Ａ同士を接続する配線の配置、形状の自由度を上げることができる。一方で、配線８１６Ｂの配線長が長く、配線幅が広い場合は、配線自体の面積が大きくなるため、製造工程で生じ得る接続部３１１Ａの電荷の帯電量が多くなることがある。接続部３１１Ａに帯電した電荷は、第１部材３０８と第２部材３０９の貼り合せ時に、接続部３１１Ｂを介して第１部材３０８へ放電されることがある。

本実施形態の構成のように、保護回路８０６Ａ、８１４Ａを配することで第１の実施形態同様に素子８０１Ａ、８０９Ａの電気的ダメージの影響を緩和することができる。また、図１３のように、第２部材３０９の配線８１６Ｂに保護回路８０６Ｂ、８１４Ｂを配置する構成としてもよい。

次に、図２に示した固体撮像装置撮像装置の断面模式図を、図１を用いて説明する。図１では図２〜５と同一の構成には同一の符号を付し、説明を省略する。また、図１（Ａ）は図５（Ｂ）、図１（Ｂ）は図５（Ｃ）、図１（Ｃ）は図５（Ｄ）の構成を説明である。

まず、図１（Ａ）について、第１部材３０８は、第１配線構造１９０と第１基板１０１とを有する。第１基板１０１は例えばシリコン半導体基板であり、主面１０２と裏面１０３とを有する。第１基板の主面１０２にはトランジスタが配置されている。第１配線構造１９０は、層間絶縁膜１０４〜１０７と、ゲート電極や配線を含むゲート電極層１０８と、複数の配線を含む配線層１１０、１１２、１１４と、複数のコンタクトあるいはビアを含むコンタクト層１０９、１１１、１１３とを有する。ここで第１配線構造１９０に含まれる層間絶縁膜、配線層及びコンタクト層の層数は任意に設定可能である。本実施形態では各々３層としている。なお、第１配線構造１９０の配線層１１４は、接続部を含む。

第１部材３０８の画素部４００において、第１基板１０１には、光電変換素子６０３を構成するｎ型半導体領域１１５と、転送トランジスタ６０６のドレインであるｎ型半導体領域１１６と、素子分離構造１２０とが配されている。転送トランジスタ６０６はｎ型半導体領域１１５とｎ型半導体領域１１６と、ゲート電極層１０８に含まれるゲート電極１０８’とを有する。

ここで、ｎ型半導体領域１１５で蓄積された電荷は、ゲート電極１０８’によって、ｎ型半導体領域１１６に転送される。ｎ型半導体領域１１６に転送された電荷に基づく電位はコンタクト層１０９のコンタクト、配線層１１０の配線、コンタクト層１１１のビア、配線層１１２の配線を介して、増幅トランジスタ６０８のゲート電極１１８に接続される。増幅トランジスタ６０８は、ウエル１１９と、増幅トランジスタ６０８のソース領域、ドレイン領域の一方ずつを構成するｎ型半導体領域１１７と、素子分離構造１２０とが配されている。以下、ソース領域、ドレイン領域を纏めて説明する場合は、ソース・ドレイン領域とする。増幅トランジスタの６０８のソース・ドレイン領域を構成するｎ型半導体領域１１７は、ソースが画素電源、電源線６０１、ドレインは画素出力線６０９に接続される。

図１において、画素６００の配線や他の回路（例えば、電源線やリセットトランジスタ）は不図示である。ドレインは、コンタクト層１０９のコンタクト、配線層１１０の配線、コンタクト層１１１のビア、配線層１１２の配線を介して、信号処理回路４１０に接続される。図１は信号処理回路４１０の一部の素子であるＮ型トランジスタ２００を配置している。Ｎ型トランジスタ２００は、ウエル１２１と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１２３、ゲート電極１２２と、素子分離構造１２０とが配されている。本実施形態では、Ｎ型トランジスタ２００のゲート電極１２２は基準電位が接続され、ソース電極は接地線６１１に接続される。ドレイン電極は、コンタクト層１０９のコンタクト、配線層１１０の配線、コンタクト層１１１のビア、配線層１１２の配線を介して増幅トランジスタ６０８のドレイン電極に接続される。増幅トランジスタ６０８と信号処理回路４１０のＮ型トランジスタ２００でソースフォロワ回路を構成する例である。なお、光電変換素子は更にｐ型半導体領域を有する埋込みフォトダイオードであってもよく、フォトゲートであってもよく、適宜変更可能である。

画素部４００の第１基板１０１の裏面１０３側には、平坦化層１２４、複数のカラーフィルタを含むカラーフィルタ層１２５、平坦化層１２６、複数のマイクロレンズを含むマイクロレンズ層１２７がこの順に配置されている。図１において、画素６００は一つのみ示しているが、実際には複数の画素６００が複数行および複数列に渡って配される。また、複数のカラーフィルタ及び複数のマイクロレンズはそれぞれが１つの光電変換素子に対応して、すなわち画素毎に配置してもいいし、複数画素に対して１つずつ設けられていてもよい。本実施形態の撮像装置は、このマイクロレンズ層１２７側から光が入射し光電変換素子が受光する、所謂、裏面照射型の撮像装置である。

第１部材３０８のパッド部３１２には、パッド３１３と、外部端子と接続させるためのパッド３１３を露出する開口１００とが配されている。

パッド部３１２には、保護ダイオード回路３１５が配置される。この保護ダイオード回路３１５は図４（Ｂ）の構成を有している。つまり、半導体領域から構成される２つのダイオード１８０、１８１と、ゲート電極層１３７からなる２つの抵抗１８２、１８３とを含む。図４（Ｂ）における配線７０４、配線７０５は、図１に示す配線構造の配線層１３９を構成する配線からなる。また、図４（Ｂ）における抵抗７０６は、図１に示すゲート電極層１３７を構成する配線からなる。このような構成によって外部端子からの外来ノイズを抑制や電気的ダメージの影響を緩和することが可能となる。

第２部材３０９は、第２配線構造１９１と第２基板１３０とを有する。第２基板１３０は例えばシリコン半導体基板であり、主面１３１と裏面１３２とを有する。第２基板の主面１３１にはトランジスタが配置される。第２配線構造１９１は、層間絶縁膜１３３〜１３６と、ゲート電極や配線を含むゲート電極層１３７と、複数の配線を含む配線層１３９、１４１、１４３と、複数のコンタクトあるいはビアを含むコンタクト層１３８、１４０、１４２とを有する。ここで第２配線構造１９１に含まれる層間絶縁膜、配線層及びコンタクト層の層数は任意に設定可能である。なお、配線層１４２は、接続部を含む。

図１の第２部材３０９は、パッド部３１２、信号処理制御回路５０３の一部、タイミング制御回路５００の一部を配置した例である。

タイミング制御回路５００の一部の回路として、Ｎ型トランジスタ２０１とＰ型トランジスタ２０２を配置した例である。Ｎ型トランジスタ２０１は、ウエル１４４と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１４５、ゲート電極１３７’と、素子分離構造１２０とが配されている。Ｐ型トランジスタ２０２は、ウエル１４６と、Ｐ型トランジスタのソース・ドレイン領域を構成するｐ型半導体領域１４８、ゲート電極１４７と、素子分離構造１２０とが配されている。Ｎ型トランジスタ２０１のソース電極は接地電位に接続され、ドレイン電極は、コンタクト層１３９のコンタクト、配線層１３９の配線、コンタクト層１４１のビア、配線層１４１の配線に接続される。一方、Ｐ型トランジスタ２０２のソース電極は電源電位に接続され、ドレイン電極は、コンタクト層１３９のコンタクト、配線層１３９の配線、コンタクト層１４１のビア、配線層１４１の配線に接続される。本実施形態では、Ｎ型トランジスタ２０１とＰ型トランジスタ２０２のドレイン電極は配線層１４１の配線で接続され、インバーター回路を形成する。

Ｎ型トランジスタ２０１、Ｐ型トランジスタ２０２が接続された配線層１４１の配線は、さらにコンタクト層１４２のビア、配線層１４３の配線を介して、第１部材３０８の配線層１１４の配線に接続される。ここで、配線層１１４、１４３の配線は接続部である。第１部材３０８の配線層１１４の配線は、コンタクト層１１３のビア、配線層１１２の配線、コンタクト層１１１のビア、配線層１１０の配線、コンタクト層１０９のコンタクトを介して、転送トランジスタ６０３のゲート電極１０８’に接続される。第１部材３０８の画素６００は、第２部材３０９のタイミング制御回路５００から電荷転送動作制御される構成となる。これらの接続関係は、図２（Ａ）の配線４０７、接続部３１１Ａ−８、図２（Ｂ）の接続部３１１Ｂ−８、配線５０９に対応する。

信号処理制御回路５０３の一部の回路として、Ｎ型トランジスタ２０３とＰ型トランジスタ２０４を配置した例である。Ｎ型トランジスタ２０３は、ウエル１５０と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１５２、ゲート電極１５１と、素子分離構造１２０とが配されている。Ｐ型トランジスタ２０４は、ウエル１５３と、Ｐ型トランジスタのソース・ドレイン領域を構成するｐ型半導体領域１５５、ゲート電極１５４と、素子分離構造１２０とが配されている。Ｎ型トランジスタ２０３のソース電極は接地電位に接続され、ドレイン電極は、コンタクト層１３９のコンタクトを介して配線層１３９の配線に接続される。Ｐ型トランジスタ２０４のソース電極は電源電位に接続され、ドレイン電極は、コンタクト層１３９のコンタクトを介して配線層１３９の配線に接続される。本実施形態では、Ｎ型トランジスタ２０３とＰ型トランジスタ２０４のドレイン電極は配線層１３９の配線で接続される。また、Ｎ型トランジスタ２０３のゲート電極１５１およびＰ型トランジスタ２０４のゲート電極１５４は、コンタクト層１３８のコンタクト、配線層１３９の配線、コンタクト層１４０のビア、配線層１４１の配線を介して接続され、インバーター回路を形成する。

第１部材３０８の信号処理回路４１０は、Ｎ型トランジスタ２０５、Ｐ型トランジスタ２０６をさらに含む。Ｎ型トランジスタ２０５を設ける活性領域には、ウエル１５９と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１５９、ゲート電極１５８と、素子分離構造１２０とが配されている。Ｐ型トランジスタ２０６を設ける活性領域には、ウエル１５９と、Ｐ型トランジスタのソース・ドレイン領域を構成するＰ型半導体領域１６１とゲート電極１６０と、素子分離構造１２０とが配されている。Ｎ型トランジスタ２０５のソース電極は接地電位に接続され、ドレイン電極は、コンタクト層１０９のコンタクト、配線層１１０の配線、コンタクト層１１１のビア、配線層１１２の配線に接続される。

一方、Ｐ型トランジスタ２０６のソース電極は電源電位に接続され、ドレイン電極は、コンタクト層１０９のコンタクト、配線層１１０の配線、コンタクト層１１１のビア、配線層１１２の配線に接続される。本実施形態では、Ｎ型トランジスタ２０５とＰ型トランジスタ２０６のドレイン電極は配線層１１２の配線で接続され、インバーター回路を形成する。Ｎ型トランジスタ２０５、Ｐ型トランジスタ２０６のドレイン端子が接続された配線層１１２の配線は、さらにコンタクト層１１３のビア、配線層１１４の配線を介して、第２部材３０９の配線層１１４３の配線に接続される。ここで、配線層１１４、１４３の配線は接続部であり、図２の接続部３１１Ａ−３、接続部３１１Ｂ−３に対応する。

信号処理回路４１０のＮ型トランジスタ２０５、Ｐ型トランジスタ２０６で構成するインバーター回路は、デジタル信号に変換された画素信号を出力し、接続部３１１Ａ−３、接続部３１１−Ｂを介して第２部材３０９の信号処理制御回路５０３に入力される。接続部３１１−Ｂは、コンタクト層１４２のビア、配線層１４１の配線、コンタクト層１４０のビア、配線層１３０の配線を介して、Ｎ型トランジスタ２０４、Ｐ型トランジスタ２０３で構成するインバーター回路のゲート電極１５１、１５４に接続される。ここで、本実施形態では、ダイオード１７０、１７１で構成する保護回路３１５−１が配置される。保護回路３１−３は、コンタクト層１３８のコンタクト、配線層１３０の配線を介して、接続部３１１Ｂ−３とＮ型トランジスタ２０４、Ｐ型トランジスタ２０３で構成するインバーター回路のゲート電極１５１、１５４に接続される。本実施形では、保護回路３１５−３は、図４（Ａ）の構成としている。

そして、本実施形態の撮像装置においては、第１基板１０１の主面１０２と第２基板１２１の主面１２２とが、第１、第２配線構造を介して向かい合うように配置されている（対向配置）。つまり、第１基板、第１配線構造、第２配線構造、第２基板の順に配置されている。また、第１配線構造１９０の上面と、第２配線構造１９１の上面とが、接合面Ｘにおいて貼り合わされているとも言える。つまり、第１部材３０８と第２部材３０９とが接合面Ｘにて接合されている。接合面Ｘは、第１配線構造１９０の上面と第２配線構造１９１の上面とで構成される。第１部材３０８、第２部材３０９の貼り合せは、間にマイクロボンディングなどの接続部材を利用してもよく、また金属接合を利用してもよい。図２で説明したように、本実施形態の構成は、貼り合せの工程時に、接続部３１１Ａ−３と接続部３１１Ｂ−３が接触する際に電気的ダメージが発生し得る。特に第２部材３０９の信号処理制御回路５０３は、トランジスタのゲート電極が接続される構成となるため、電気的ダメージを受けやすい。本実施形態では、図１のように、接続部３１１Ｂ−３と信号処理制御回路５０３を接続する経路において、配線層１３９の配線を介して保護回路３１５−１を配することで、信号処理制御回路５０３に発生し得る電気的ダメージの影響を緩和することができる。

接続部３１１Ｂ−３から伝達される電気的ダメージを、保護回路３１５−１が好適に吸収できる、保護回路３１５−１と接続部３１１の接続関係を本実施形態では実現している。図１では配線層１３９の配線を介することで、接続部３１１Ｂ−３からの電気的ダメージが保護回路３１５−１を介してゲート電極１５１、１５４に伝達するような接続としている。

また、別の構成として、配線層１４１の配線を用いて接続部３１１Ｂ−３と保護回路３１５−１とを接続するようにしてもいい。この場合、例えば、接続部３１１Ｂ−３から保護回路３１５−１までの物理的な配置位置を近づける。一方、ゲート電極１５１、１５４の物理的な配置位置を遠ざける配置とする。また、保護回路３１５−１の動作点、動作速度によっても配置位置を調整することができる。そのため、保護回路３１５の配置は、本実施形態の配置例や上記説明した構成に限定されるものではない。

図１（Ｂ）は、図５（Ｃ）に対応した図である。図１（Ａ）に対して、接続部３１１Ｂ−３、保護回路３１５−１、接続部３１１Ａ−３と信号処理制御回路５０３の距離関係の模式的に示した図であり、保護回路３１５−１が接続部３１１Ａ−３よりも信号処理制御回路５０３近傍に配置している。

図１（Ｃ）は図５（Ｄ）に対応した図である。図１（Ａ）に対して、ダイオード１７２、１７３からなる保護回路３１５−２を接続部３１１Ａ−３とＮ型トランジスタ２０５、Ｐ型トランジスタ２０６のドレイン電極に接続した例である。他の配置、接続の構成は、図１０で説明した組合せがあるが、ここでは説明を省略する。

次に、本実施形態の撮像装置の製造方法を、図１４を用いて説明する。図１４は第１部材３０８の製造工程を示す断面模式図であり、図１５は第２部材３０９の製造工程を示す断面模式図であり、図１６は第１部材３０８と第２部材３０９とを接合した後の製造工程を示す断面模式図である。

図１の第１部材３０８の製造工程を、図１４を用いて説明する。図１４においては、後に図１の第１部材３０８になる構成を３０８’とし、図１の画素部４００、信号処理回路４１０になる部分を４００’、４１０’としている。

まず、半導体基板を準備し、半導体基板に素子を形成する。主面９０２と裏面９０３を有する厚みＤ３の半導体基板９０１を用意する。半導体基板９０１は例えばシリコン半導体基板である。半導体基板９０１に、素子分離構造１２０を形成する。素子分離構造１２０は、シリコン酸化膜などの絶縁体を含み、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｏｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。そして、半導体基板９０１に光電変換素子やトランジスタを構成するｎ型半導体領域１１５、１１６、ｐ型のウエル１１９、１２１、１５６やｎ型のウエル１５９を形成する。その後、トランジスタを構成するソース・ドレイン領域となりうるｎ型半導体領域１１７、１２３、１５８及びｐ型半導体領域１６１を形成し、ゲート電極層１０８を形成する。ゲート電極層は例えば、ポリシリコン層の堆積及びパターニングによって形成され、ゲート電極のみではなく配線も含みうる。ここで、ゲート電極、素子分離及び半導体領域の形成方法については、種々の公知の半導体プロセスで形成可能であることから、詳細な説明は省略する。以上によって、図１４（Ａ）の構成が得られる。

次に、半導体基板９０１の主面９０２上に配線構造を形成する。配線構造は、層間絶縁膜１０４、１０５、１０６、１０７と、コンタクト層１０９、１１１、１１３と、配線層１１０、１１２、１１４とを有する。層間絶縁膜１０４はゲート電極層１０８を覆い、コンタクト層１０９は層間絶縁膜１０４に配され、配線層１１０は層間絶縁膜１０４上に配されている。層間絶縁膜１０５は配線層１１０を覆い、コンタクト層１１１は層間絶縁膜１０５に配され、配線層１１２は層間絶縁膜１０５上に配されている。また、層間絶縁膜１０６は配線層１１２を覆い、コンタクト層１１３は層間絶縁膜１０６に配され、配線層１１４は層間絶縁膜１０６上に配されている。層間絶縁膜１０７は層間絶縁膜１０６上に配され且つ配線層１１４の配線が露出するような開口を有する。配線構造の上面は、層間絶縁膜１０７の上面及び配線層１１４の上面により形成される。

ここで、層間絶縁膜はシリコン酸化膜やシリコン窒化膜、あるいは有機樹脂等で形成され、配線層はアルミニウムを主成分とする配線や銅を主成分とする配線を含む。コンタクトは例えばタングステンで形成され、ビアはタングステン、あるいは銅を主成分とする配線と一体に形成されうる。また、配線層１１４は接続部３１１Ａを含み、銅を主成分とする配線から構成される。これら配線層、コンタクト層、層間絶縁膜の製造方法については、種々の公知の半導体プロセスで形成可能であり、詳細な説明は省略する。以上によって、図１４（Ｂ）の構成が得られる。図１４（Ｂ）において、符号１０４、１０５、１０６、１０７、１０９〜１１４は後に図１における第１配線構造１９０となる。また、接続部３１１Ａは後に接続部３１１を構成する。

次に、図１の第２部材３０９の製造工程を、図１５を用いて説明する。図１５においては、後に図１の第２部材３０９となる構成を３０９’とし、図１のタイミング制御回路５００、信号処理制御回路５０３、パッド部３１２、保護ダイオード回路３１５になる部分を５００’、５０３’、３１２’、３１５’としている。

まず、半導体基板を準備し、半導体基板に素子を形成する。主面９０５と裏面９０６を有する厚みＤ４の半導体基板９０４を用意する。そして、半導体基板９０４にＬＯＣＯＳやＳＴＩ構造を用いて素子分離構造１２０を形成する。また、半導体基板９０４にｐ型のウエル１４６、１５３やｎ型のウエル１４４、１５０を形成する。その後、トランジスタを構成するソース・ドレイン領域となりうるｎ型半導体領域１４５、１５２、及びｐ型半導体領域１４８、１５５や、ダイオードを構成する半導体領域を形成する。そして、トランジスタのゲート電極１３７’、１４７、１５１、１５４及び配線（抵抗）を含むゲート電極層１３７をポリシリコン層の堆積及びパターニングによって形成する。ここで、ゲート電極、素子分離及び半導体領域の形成方法については、種々の公知の半導体プロセスで形成可能であり、詳細な説明は省略する。以上によって、図１５（Ａ）の構成が得られる。

次に、半導体基板９０４の主面９０５上に配線構造を形成する。配線構造は、層間絶縁膜１３３〜１３６と、コンタクト層１３８、１４０、１４２と、配線層１３９、１４１、１４３とを有する。層間絶縁膜１３３はゲート電極層１３７を覆い、コンタクト層１３８は層間絶縁膜１３３に配され、配線層１３９は層間絶縁膜１３３上に配されている。層間絶縁膜１３４は配線層１３９を覆い、コンタクト層１４０は層間絶縁膜１３４に配され、配線層１４１は層間絶縁膜１３４上に配され、層間絶縁膜１３５は配線層１４１を覆い、層間絶縁膜１３４上に配される。コンタクト層１４２は層間絶縁膜１３５に配され、配線層１４３は層間絶縁膜１３５上に配される。そして、層間絶縁膜１３６は層間絶縁膜１３５上に配され、且つ配線層１４３の配線を露出する開口を有する。配線構造の上面は、層間絶縁膜１３６の上面及び配線層１４３の上面により形成される。

ここで、層間絶縁膜はシリコン酸化膜である。シリコン窒化膜、あるいは有機樹脂等で形成されていてもよい。配線層はアルミニウムを主成分とする配線や銅を主成分とする配線を含む。ここで、配線層１４３は接続部３１１Ｂを含み、銅を主成分とする配線である。これら配線層、コンタクト層、層間絶縁膜の製造方法については、種々の公知の半導体プロセスで形成可能であり、詳細な説明は省略する。以上によって、図１５（Ｂ）の構成が得られる。図１５（Ｂ）において、符号１３３〜１４３等は後に図１における第２配線構造１９１となる。また、接続部３１１Ｂは後に接続部３１１を構成する。

図１６（Ａ）は、図１４（Ｂ）及び図１５（Ｂ）に示した第１部材３０８’と第２部材３０９’とを、互いの半導体基板の主面９０２及び主面９０５とが向かい合うように貼り合せた図である。第１部材３０８’の配線構造の最上面と第２部材３０９’の配線構造の最上面とが接合される。ここで、接続部３１１Ａ及び３１１Ｂは銅を主成分とする配線であるため、貼り合わせの際は銅の金属接合によって行うことが可能である。第１部材３０８’と第２部材３０９’とが接合された後に、第１部材３０８’の半導体基板９０１の裏面９０３側を薄膜化する。薄膜化は、ＣＭＰ（化学的機械研磨）やエッチングによって行うことが可能である。そして、半導体基板９０１は半導体基板９０７となり、厚みがＤ３からＤ１（Ｄ１＜Ｄ３）となる。このように半導体基板９０１を薄膜化し半導体基板９０７とすることで、後に入射光が光電変換素子に効率良く入射することを可能にする。また、この時、半導体基板９０７の厚みＤ１＜半導体基板９０４の厚みＤ４となる。

次に図１６（Ｂ）について説明する。半導体基板９０７の裏面９０８に、樹脂からなる平坦化層９０９、カラーフィルタ層９１０、樹脂からなる平坦化層９１１、マイクロレンズ層９１２をこの順に形成する。これら平坦化層、カラーフィルタ層、マイクロレンズ層の製造方法については、種々の公知の半導体プロセスで形成可能であり、詳細な説明は省略する。ここでマイクロレンズ層はパッド部となる３１２’の領域まで形成されていてもよい。以上の工程によって、図１６（Ｂ）の構成が得られる。そして、パッド３１３を露出するための開口１００を形成する。ここでは、フォトリソグラフィ技術を用いてマイクロレンズ層９１２の上に任意の開口を有するフォトレジストマスクを設ける。そして、ドライエッチング技術を用いて、マイクロレンズ層９１２、平坦化層９１１、カラーフィルタ層９１０、平坦化層９０９、半導体基板９０７及び層間絶縁膜１０４〜１０７、１３６、１３５を除去し、パッド３１３を露出させる開口１００を形成する。

以上のようにして、図１（Ａ）の構成となる。なお、図１５（Ｂ）、図１６（Ｂ）の半導体基板９０４、主面９０５、裏面９０６、厚さＤ４は、図１（Ａ）の第２基板１３０、主面１３１、裏面１３２、厚さＤ２と対応している。

ここで、厚さＤ４とＤ２とは変化がないが、半導体基板９０４の薄膜化を行い厚さＤ２＜Ｄ４となるようにしてもよい。薄膜化によって、工程が増えるが撮像装置としての小型化が可能となる。

以上のように、パッドを露出させるためのエッチングを薄膜化された半導体基板９０７の裏面９０８側から行うことで、パッド形成のエッチングに要する時間を短縮することが可能となる。また、パッド３１３は配線層１４１の配線と同一工程で形成可能であり、製造工程の工数が削減可能である。そして、パッド３１３は本実施形態のように外部端子との接続抵抗を低減するためにアルミニウムを主成分とする金属からなることが好ましい。なお、エッチングの際には、パッド３１３がエッチングストッパとしても機能することが可能である。

本発明は本実施形態の製造方法において説明した工程に限定されるものではなく、工程順が変更されていてもよい。また、第１部材３０８と第２部材３０９の製造順番については適宜設定可能である。更には、第１部材３０８と第２部材３０９とを購入し、貼り合せて形成することも可能である。なお、半導体基板９０１、９０２にはＳＯＩ基板を適用することも可能である。

また、本実施形態においては、パッド部３１２に配する保護回路３１５を、パッド３１３の直下に配置されるように形成しているが、この構成に限らない。例えば、保護回路３１５をパッド３１３、開口部１００が形成される領域外に配置する構成にしてもよい。この場合、パッド３１３のワイヤボンディング等による外力による保護回路３１５の特性変化を低減することができる。また、保護回路３１５の一部を、第１部材３０８、第２部材３０９の両方に配置し、接続部３１１を介して部材間で保護回路３１５構成する構成にしてもよい。例えば、接続部３１１に対して、第１部材３０８に図４（Ｅ）の保護回路３１５を配し、第２部材３０９に図４（Ｆ）の保護回路３１５を配することで、図４（Ａ）の保護回路３１５を構成してもよい。この場合、保護回路３１５の面積を低減できる。

（第２実施形態）
本実施形態による光電変換システムについて、図１７を用いて説明する。図１７は、本実施形態による半導体システムの一例である光電変換システムの概略構成を示すブロック図である。

上記実施形態で述べた半導体装置は、種々の半導体システムに適用可能である。適用可能な半導体システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、半導体システムに含まれる。また、半導体システムにはコンピュータ、サーバーも含まれる。図１７には、これらの半導体システムの一例である光電変換システムとして、デジタルスチルカメラのブロック図を例示している。

図１７に例示した光電変換システムは、撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記の実施形態の半導体装置の一例であって、レンズ１００２により結像された光学像を電気信号に変換する。

光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。

光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。

更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。

撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。

（第３実施形態）
本実施形態の半導体システム及び移動体について、図１８を用いて説明する。図１８は、本実施形態の半導体システム及び移動体の構成を示す図である。

図１８（ａ）は、半導体システムの一例として車載カメラに関する光電変換システム３００を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記の実施形態に記載の半導体装置である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図１８（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。

また、上記第２実施形態、第３実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図１７及び図１８に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１３９ 配線層
３０８ 第１部材
３０９ 第２部材
３１１Ａ 接続部
３１１Ｂ 接続部（第２接続部）
３１２ パッド部
３１５ 保護回路

Claims (18)

1. 回路を有する第１部材と、回路を有する第２部材とが積層された半導体装置であって、
   前記第１部材は、前記半導体装置の外部に接続するためのパッド部と、前記パッド部とは別に設けられるとともに、前記第１部材の回路と前記第２部材の回路とを接続する、金属を含む接続部とを備え、
   前記接続部に接続された保護回路を、前記第１部材と前記第２部材の少なくとも一方が備えることを特徴とする半導体装置。
2. 第１部材は第１絶縁層を備え、前記第１絶縁層の内部に前記接続部の前記金属が配されており、
   前記第２部材は、第２絶縁層を備え、前記第２絶縁層の内部に、前記接続部と接続するための、金属を含む第２接続部を有し、
   前記第１絶縁層と前記第２絶縁層とが接合し、前記接続部と前記第２接続部とが接合することによって、前記第１部材と前記第２部材とが積層されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１部材が有する回路は、ゲート電極を有するトランジスタを有し、
   前記ゲート電極に前記保護回路と前記接続部が接続されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１部材が有する回路は、ソース領域、ドレイン領域を有するトランジスタを有し、
   前記ソース領域、前記ドレイン領域の少なくとも一方に前記保護回路と前記接続部が接続されることを特徴とする請求項１または２に記載の半導体装置。
5. 前記第２部材が有する回路は、ゲート電極を有する第２トランジスタを有し、
   前記第２トランジスタの前記ゲート電極に前記保護回路と前記接続部が接続されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第２部材が有する回路は、ソース領域、ドレイン領域を有するトランジスタを有し、
   前記ソース領域、前記ドレイン領域の一方に前記保護回路と前記接続部が接続されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
7. 前記第２部材の回路は、前記接続部を介して前記第１部材の回路から出力される信号を処理する信号処理回路であることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 前記接続部を介して、前記第１部材の回路と前記第２部材の回路との間でデジタル信号が伝送されることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記第２部材の回路が、前記デジタル信号を前記半導体装置の外部に出力する出力回路であることを特徴とする請求項８に記載の半導体装置。
10. 前記信号処理回路が、前記接続部を介して前記第１部材の回路から出力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路であることを特徴とする請求項７に記載の半導体装置。
11. 前記第１部材の回路と、前記第２部材の回路の少なくとも一方がスイッチであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
12. 前記第１部材は第１半導体基板を備え、前記第２部材は、第２半導体基板を備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記第１半導体基板は、入射光を受けて電荷を生成する光電変換素子を有することを特徴とする請求項１２に記載の半導体装置。
14. 平面視において、前記保護回路は、前記接続部から、第１部材の長辺の長さに対して１％以下の値の距離の範囲内に位置することを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
15. 平面視において、前記保護回路は、前記接続部から、第１部材の長辺の長さに対して０．２％以下の値の距離の範囲内に位置することを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
16. 請求項１〜１５に記載の半導体装置と、
    前記半導体装置が出力する信号を処理する信号処理部とを有することを特徴とする半導体システム。
17. 前記信号処理部が、前記半導体装置が出力する信号を用いて画像を生成することを特徴とする請求項１６に記載の半導体システム。
18. 請求項１〜１５のいずれか１項に記載の半導体装置を備える移動体であって、
    前記半導体装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。

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