JP2022087547A - 光電変換装置、光電変換システム、および移動体 - Google Patents

Abstract

【課題】画素の配置位置によるクロストークの低減のばらつきを低減することを目的としたものである。【解決手段】第１面を有する半導体基板と、第１の方向に並んで配された複数の光電変換素子と、を備え、前記複数の光電変換素子のそれぞれは、前記第１面から第１の深さに配された電荷蓄積領域を有し、前記複数の光電変換素子の間には、第１導電型の第１半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの一方の光電変換素子との間に配された第２導電型の第２半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの他方の光電変換素子との間に配された前記第２導電型の第３半導体領域と、が配され、前記第１半導体領域は、前記第１の深さよりも前記第１面からの距離が大きい第２の深さまで配され、前記第１半導体領域には、前記信号電荷を排出するコンタクトプラグが接続されている。【選択図】図４

Description

本発明は、光電変換装置、光電変換システム、および移動体に関する。

光電変換装置における、隣接する画素間で生じるクロストークを低減する方法として、特許文献１には、画素間にオーバーフローパス領域として機能するＮ型半導体領域を配する構成が開示されている。そして、特許文献１では、オーバーフローパス領域で捕獲された電荷を、オーバーフローパス領域の下方に形成されたＮ型シリコン基板を介して排出することが開示されている。具体的には、Ｎ型シリコン基板に所定の電位を供給して電荷を排出している。

特開２００６－２２９１０５号公報

シリコン基板への電位の供給は、例えば、画素が２次元アレイ状に配置された画素領域の周囲（周辺領域）に配された電極から行われる。そのため、画素アレイの中心部と端部では拡散層の抵抗により、供給できる電位が異なり、電荷の捕集力が変わる場合がある。すなわち画素領域における画素の位置によるクロストーク低減のばらつきが生じる可能性がある。

本発明は、画素の配置位置によるクロストークの低減のばらつきを低減することを目的としたものである。

一形態に係る光電変換装置は、第１面を有する半導体基板と、前記半導体基板に配され、第１の方向に並んで配された複数の光電変換素子と、を備え、前記複数の光電変換素子のそれぞれは、前記第１面から第１の深さに配された電荷蓄積領域を有し、前記複数の光電変換素子の間には、信号電荷と同じ導電型のキャリアを多数キャリアとする第１導電型の第１半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの一方の光電変換素子との間に配された第２導電型の第２半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの他方の光電変換素子との間に配された前記第２導電型の第３半導体領域と、が配され、前記第１半導体領域は、前記第１の深さよりも前記第１面からの距離が大きい第２の深さまで配され、前記第１半導体領域には、前記信号電荷を排出するコンタクトプラグが接続されている。

本発明によれば、画素の配置位置によるクロストークの低減のばらつきを低減することができる。

光電変換装置の構成を模式的に示す斜視図。 画素の回路図。 比較形態におけるチップ断面模式図とポテンシャル図。 実施形態１におけるチップ断面模式図とポテンシャル図。 実施形態１における画素の概略平面図。 実施形態１における画素の概略断面図。 実施形態１における画素の概略断面図。 実施形態１におけるウェルの概略平面図 実施形態１における配線の概略レイアウト図。 実施形態１における配線の他の例における概略レイアウト図 実施形態１における配線の他の例における概略レイアウト図 実施形態２における画素の概略平面図。 実施形態２における画素の概略断面図。 実施形態３における光電変換システムのブロック図。 実施形態４における光電変換システムおよび移動体の概念図。

以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。

以下の説明において、信号電荷と同じ導電型のキャリアを多数キャリアとする第１導電型の半導体領域とはＮ型半導体領域であり、第２導電型の半導体領域とはＰ型半導体領域である。なお、信号電荷がホールである場合でも本発明は成立する。この場合は、信号電荷と同じ導電型のキャリアを多数キャリアとする第１導電型の半導体領域はＰ型半導体領域であり、第２導電型の半導体領域とはＮ型半導体領域である。

本明細書および請求項において、単に「不純物濃度」という用語が使われた場合、逆導電型の不純物によって補償された分を差し引いた正味の不純物濃度を意味している。つまり、「不純物濃度」とは、ＮＥＴドーピング濃度を指す。Ｐ型の添加不純物濃度がＮ型の添加不純物濃度より高い領域はＰ型半導体領域である。反対に、Ｎ型の添加不純物濃度がＰ型の添加不純物濃度より高い領域はＮ型半導体領域である。

本明細書において、「平面視」とは、後述する半導体基板の光入射面に対して垂直な方向から視ることを指す。また、断面とは、半導体基板の光入射面と垂直な方向における面を指す。なお、微視的に見て半導体基板の光入射面が粗面である場合は、巨視的に見たときの半導体基板の光入射面を基準として平面視を定義する。

本明細書において、深さ方向は、トランジスタが配される側の面（第１面）から、第１面とは反対側の第２面に向かう方向である。

以下において、説明が共通する場合は、Ａ，Ｂ等の添字を省略して説明する場合がある。

（実施形態１）
図１は、実施形態１に係る光電変換装置１００を示している。光電変換装置は、半導体デバイスである。本実施形態に係る光電変換装置２０００とは、例えば、イメージセンサーや、測光センサー、測距センサーとして用いることができる。

光電変換装置１００は、基板１と基板２との全部または一部が、積層して接合された積層型の光電変換装置である。基板１および基板２は、積層後にウェハをダイシングしてチップ化したチップの状態であってもよいし、ウェハの状態であってもよい。光電変換装置１００は、第２面から光が入射する積層型の裏面照射型の光電変換装置である。なお、以下では、裏面照射型の光電変換装置の例を説明するが、表面照射型の光電変換装置であってもクロストーク抑制の効果を得ることが可能である。

基板１は、画素１０に含まれる画素回路を含む半導体層１１（第１半導体層）と、配線構造１２（第１配線構造）と、を有する。基板２は、配線構造２４（第２配線構造）と、電気回路を含む半導体層２３（第２半導体層）と、を有する。基板１の配線構造１２と基板２の配線構造２４とは、各配線構造に含まれる配線層を接合することで構成された金属接合部により接合されている。金属接合部とは、配線層を構成する金属と配線層を構成する金属とが直接接合された構造である。なお、金属接合部により接合された形態に限らず、配線構造１２と配線構造２４とに含まれる絶縁膜同士を接合してもよいし、金属接合と絶縁膜同士の接合との両者を用いてもよい。

画素１０を構成する素子は、半導体層１１に配することができる。なお、画素１０の一部の構成が半導体層１１に配され、他の一部の構成が半導体層に配されてもよい。この場合、画素１０のうちの半導体層１１に配される画素回路の構成としては、フォトダイオードなどの光電変換素子が挙げられる。光電変換素子を含む画素回路は、半導体層１１に平面視で２次元アレイ状に配される。半導体層１１は、複数の画素回路が２次元アレイ状に配された画素領域を有する。図１では、半導体層１１には、複数の画素回路を構成する複数の光電変換素子が行方向（第１の方向）および列方向（第２の方向）の２次元アレイ状に配されている。

配線構造１２は、Ｍ（Ｍは１以上の整数）層の配線層と層間絶縁材料を含む。配線構造２４は、Ｎ（Ｎは１以上の整数）層の配線層と層間絶縁材料を含む。

半導体層２３は、半導体層１１に配された光電変換素子で得られた信号を処理する電気回路を含む。説明の便宜上、図１において、基板２の上面に図示された構成は半導体層２３に配された構成である。電気回路とは、例えば、図１に示す、行走査回路２０、列走査回路２１、信号処理回路２２等を構成するトランジスタのいずれか１つである。信号処理回路２２とは、例えば、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素１０の構成の一部、増幅回路、選択回路、論理演算回路、ＡＤ変換回路、メモリ、圧縮処理や合成処理等を行う回路の少なくともいずれか１つである。

画素１０は、画像を構成するために繰り返して配置される回路の最小単位を指しうる。そして、画素１０に含まれ、半導体層１１に配された画素回路は、少なくとも、光電変換素子を含んでいればよい。画素回路には、光電変換素子以外の構成を含んでいてもよい。例えば、画素回路はさらに、転送トランジスタ、フローティングディフュージョン（ＦＤ）、リセットトランジスタ、増幅トランジスタ、容量付加トランジスタ、選択トランジスタの少なくともいずれか１つを含んでいてもよい。典型的には、選択トランジスタ及び当該選択トランジスタを介して信号線に接続された一群の素子が画素１０を構成する。すなわち、選択トランジスタが画素回路の外縁でありうる。あるいは、光電変換素子と転送トランジスタの組が画素１０を構成することもある。他にも、１つあるいは複数の光電変換素子と、１つの増幅回路あるいは１つのＡＤ変換回路との組が画素１０を構成してもよい。

図２では、画素回路は、光電変換素子１０４、転送トランジスタ１０６、ＦＤ１０７、リセットトランジスタ２０４、増幅トランジスタ２０３、選択トランジスタ２０２により構成される。図２に示すように、１つの画素回路に１つの光電変換素子が含まれていてもよいし、１つの画素回路に複数の光電変換素子が含まれていてもよい。

光電変換素子１０４は、光電変換により電子および正孔を生じる素子である。光電変換素子１０４としては、例えば、フォトダイオードを用いることができる。転送トランジスタ１０６は、光電変換素子１０４で生じた信号電荷をＦＤ１０７に転送するか否かを制御する。リセットトランジスタ２０４は、ＦＤ１０７の電位や光電変換素子１０４の電位を基準電位に設定するか否かを制御する。増幅トランジスタ２０３は、ＦＤ１０７に転送された信号電荷に基づく信号を増幅して出力する。選択トランジスタ２０２は、増幅トランジスタ２０３と出力線１２３に接続されている。そして、選択トランジスタ２０２がオンになると、増幅トランジスタ２０３から出力された信号が出力線１２３に伝達される。なお、画素回路が選択トランジスタを含まない場合は、増幅トランジスタのオンオフを制御することで信号線に信号を出力するかどうかを制御する。出力線１２３は、図１の信号処理回路２２に接続されている。また、転送トランジスタ１０６、リセットトランジスタ２０４、増幅トランジスタ２０３、選択トランジスタ２０２の各ゲートには、図１の行走査回路２０からの信号が供給される。これにより、各トランジスタのオンオフを制御している。転送トランジスタ１０６のオンオフは、対応する行の信号線１４２により制御される。リセットトランジスタ２０４のオンオフは、対応する行の信号線１４３により制御される。増幅トランジスタ２０３のオンオフは、対応する行の信号線１４１により制御される。リセットトランジスタ２０４のドレインと増幅トランジスタのドレインとは、信号線１４４に接続されており、電源電圧ＶＤＤが供給される。

本発明の各実施形態を説明する前に、図３を参照しながら比較形態を説明する。図３（ａ）は比較形態における２つの画素の断面模式図であり、図３（ｂ）は、図３（ａ）のＡ－Ａ’線とＢ－Ｂ’線におけるポテンシャル図である。

図３（ａ）に示すように、マイクロレンズ１０１及びカラーフィルター１０２を透過した光が、シリコンなどの半導体基板１０３に入射する。図３には、ある画素の光電変換素子１０４と隣の画素の光電変換素子１０４とが示されている。光電変換素子１０４は、Ｎ型半導体領域１１１を有する。Ｎ型半導体領域１１１は、光電変換によって生じた電荷を蓄積する電荷蓄積領域である。また、光電変換素子１０４は、Ｎ型半導体領域１１１よりも不純物濃度の低いＮ型半導体領域１１２を有している。Ｎ型半導体領域１１２で光電変換された電荷はＮ型半導体領域１１１で蓄積される。光電変換素子１０４は、Ｎ型半導体領域１１１と半導体基板１０３の第１面との間に配されたＰ型半導体領域を有していてもよい。また、光電変換素子１０４は、Ｎ型半導体領域１１１とＮ型半導体領域１１２との間に、第１面と平行にウェル１０５と接して第１面と平行に配され、部分的に隙間が配されたＰ型半導体領域を有していてもよい。

光電変換素子１０４のＮ型半導体領域１１１で蓄積された電荷を読み出す際は、転送トランジスタ１０６の転送ゲートに所定の電圧を与えて、ＦＤ１０７へ電荷を転送する。ＦＤはＮ型半導体領域１１２よりも不純物濃度の高いＮ型半導体領域である。複数の光電変換素子の間には、ウェル１０５を構成するＰ型半導体領域が配される。ウェル１０５のＰ型半導体領域は、複数の光電変換素子の間の分離領域としても機能する。

図３（ｂ）に示すように、画素間にＰ型半導体層のウェル１０５があることで、画素間に１つのピークを有するポテンシャルバリアが形成されて隣接画素への電荷の混入を防いでいる。

しかしながら、画素間のウェル１０５の領域で光電変換された電荷や、フォトダイオードの飽和電荷量を超えて発生した電荷は、隣接画素間のポテンシャルバリアを越えて、隣接画素に入る場合がある。これにより、電荷のクロストークが生じるため、各画素で生じた電荷を正確に読み出しにくくなる。また、光電変換装置がカラーフィルターを含み、画素間でカラーフィルターの色が異なる場合には、混色の要因となり得、色純度の面内ばらつきが生じる可能性がある。

詳細は後述するが、本実施形態では、図４に示すように、画素間が複数のポテンシャルバリアを有し、複数のポテンシャルバリア間にポテンシャルの高さが低い領域を設けている。そして、ポテンシャルの高さが低い領域に電荷を排出するためのコンタクトプラグを接続している。これにより、画素の配置位置による電荷のクロストーク低減のばらつきを低減しながら、光電変換素子１０４の飽和容量を超える電荷や、ウェル１０５で生じる電荷が隣の画素へと入ることを低減することができる。

図４（ａ）は本実施形態における断面模式図であり、図４（ｂ）は図４（ａ）のＣ－Ｃ’線及びＤ－Ｄ’線におけるポテンシャル図であり、図４（ｃ）はＥ―Ｅ’線及びＦ―Ｆ’線におけるポテンシャル図である。

図４（ａ）に示すように、ある画素の光電変換素子１０４と隣り合う画素の光電変換素子１０４との間には、Ｐ型半導体領域のウェル１０５と光電変換素子１０４とＰ型半導体領域のウェル１０５とが順に配されている。言い換えると、Ｎ型半導体領域１０９と複数の光電変換素子１０４のうちの一方の光電変換素子１０４との間に、ウェル１０５が配されている。そして、Ｎ型半導体領域１０９と複数の光電変換素子１０４のうちの他方の光電変換素子１０４との間に、ウェル１０５が配されている。図４（ｂ）では、Ｎ型半導体領域１１１が配される第１の高さにおけるポテンシャルを示しているが、Ｎ型半導体領域１１２が配される第２の高さにおいても、複数の光電変換素子１０４の間に２つのポテンシャルバリアが配される。つまり、画素間には、電子に対するポテンシャルバリアとなるポテンシャルの高い２つの領域（第２半導体領域、第３半導体領域）と、その間にポテンシャルの低い領域（第１半導体領域）とがある。そして、ポテンシャルの高さの低い領域は、電荷蓄積領域であるＮ型半導体領域１１１よりも深い第２の深さまで配されている。図４（ａ）では、ポテンシャルの低い領域として、Ｎ型半導体領域１０９とＮ型半導体領域１０９よりも不純物濃度の高いＮ型半導体領域１１０が配されているが、Ｎ型半導体領域１１０は必須ではない。そして、ポテンシャルの高さの低い領域は電荷を排出するコンタクトプラグ１０８と接続されている。本実施形態によれば、光電変換素子１０４から溢れた電荷をポテンシャルの低い領域で集めて隣の画素の光電変換素子１０４へと入ることを低減し、電荷をコンタクトプラグ１０８で排出することができる。

図４（ｃ）に示すように、Ｎ型半導体領域１０９は、信号電荷に対するポテンシャルの高さが、Ｎ型半導体領域１１１が配される第１の深さよりも、第１の深さよりも深い第２の深さの方が高いことが好ましい。つまり、半導体基板１０３の深さ方向において、第１面に近い部分のポテンシャルが第２面に近い部分のポテンシャルよりも低いことが好ましい。より好ましくは、第２面から第１面に向かってポテンシャルが低くなる。言い換えると、Ｎ型半導体領域１０９は、深さ方向に電位が高くなるように電位勾配が形成されることがより好ましい。この構成により、複数の光電変換素子の間のポテンシャルバリアを超えて隣接画素へ移動しようとする電子に対して、ポテンシャルの低い第１半導体領域へと信号電荷を導くことができる。

特許文献１に記載のように、Ｎ型のシリコン基板に電子を流入させる場合は、画素領域の周辺に電荷を排出するための電極が配されることが考えられるが、この場合は、画素の位置による電荷排出のばらつきが生じる可能性がある。例えば、電荷を排出するための電極に近い画素と、離れた画素とでは、電荷の排出ばらつきが生じる可能性がある。

本実施形態によれば、画素間にコンタクトプラグが配されるため、画素の位置による電荷のクロストーク低減のばらつきを抑制しやすくなる。

本実施形態では、電荷を排出するためのコンタクトプラグ１０８は、コンタクトプラグ１０８は、第１面に接続される。Ｎ型半導体領域１１０は、コンタクトプラグ１０８が接続される領域に配されている。

図５に、本実施形態における画素の上面模式図を示す。図５は、画素領域２００のうちの３行３列の画素が等ピッチで並んでいる図である。光電変換素子１０４間は、素子分離であるＳＴＩ３０１とＰ型半導体領域により構成されるウェル１０５（第２半導体領域）で分離されている。なお、図５ではＳＴＩ３０１の表面に配されるＰ型半導体領域は省略している。

図５に示すように、光電変換素子１０４は、素子分離として機能するＳＴＩ３０１により区画される活性領域に配されている。

画素回路としては、転送トランジスタ１０６、選択トランジスタ２０２、増幅トランジスタ２０３、リセットトランジスタ２０４を備えている。増幅トランジスタ２０３およびリセットトランジスタ２０４のドレイン領域である半導体領域２０５には、電源電位ＶＤＤが供給される。図５では、リセットトランジスタ２０４のドレイン領域および増幅トランジスタ２０３のドレイン領域を共通の半導体領域２０５としているが、独立にすることもできる。

前述の通り、光電変換素子１０４間には、画素間におけるポテンシャルバリアよりも低い第１領域として機能するＮ型半導体領域１０９が配されている。そして、Ｎ型半導体領域１０９のポテンシャルの低い領域に飽和した電子をためて、コンタクトプラグ１０８を介して排出している。

ウェル１０５には、半導体領域２０６とコンタクトプラグを介して、所定の電位を供給されている。本実施形態では、ウェル１０５には、電源電位ＶＤＤよりも低い電位である電源電位ＧＮＤが所定の電位として供給される。

図６に、図５におけるＧ－Ｇ’断面図を示す。図６に示すように、画素間の素子分離には、絶縁体分離であるＳＴＩ３０１と、ＳＴＩ３０１の周囲に配されたＰ型半導体領域３０２と、ウェル１０５が用いられている。Ｐ型半導体領域３０２は、ＳＴＩ３０１形成時のシリコンへのダメージによる暗電流を抑制することができる。

図６に示すように、コンタクトプラグ１０８の直下には、Ｐ型半導体領域が配されておらず、Ｎ型半導体領域１０９が配されている。つまり、画素間には、図４で説明したように、第１画素から溢れた電子が入り込むポテンシャルの低い領域ができている。そして、画素間に入り込む電荷をコンタクトプラグ１０８で引き抜ける構造になっている。したがって、画素間のクロストークを抑制することが可能となる。図６に示すように、コンタクトプラグ１０８が接続される領域には、Ｎ型半導体領域１０９よりも不純物濃度の高いＮ型半導体領域が配されていてもよい。

図７に、図５におけるＨ－Ｈ’断面図を示す。図７に示すように、画素間のトランジスタが配される領域には、半導体基板の第１面と平行にウェル１３５が配されている。図７において、画素間は、深さＤ１よりも浅い深さＤ２から第１面の間においては、ＳＴＩ３０１とＰ型半導体領域３０２とにより分離されている。深さＤ２は、第１面からの距離が、第１面からウェル１３５までの距離よりも短い深さである。そして、図７において、画素間は、ウェル１３５よりも深い深さＤ１においては、Ｐ型のウェル１０５により分離されている。ウェル１０５とウェル１３６とは連続していてもよい。

ウェル１３５は、半導体基板の第１面の側から深さ方向におけるＳＴＩ３０１の端に配されている。例えば、ウェル１３６半導体基板の第１面から０．１ｍｍ以上０．４ｍｍ以下の深さに配されている。

コンタクトプラグ１０８の直下に配されたＮ型半導体領域は、少なくともウェル１３６が配された深さよりも深いことが好ましい。言い換えると、コンタクトプラグ１０８の真下において、画素間を分離するＰ型半導体領域がウェル１３６よりも浅い位置には配されないことが好ましい。これにより、画素間への電荷のクロストークをより抑制しやすくなる。

平面視において、ウェル１３６が配される領域は異なる。図８（ａ）は、深さＤ１のある深さにおける画素の概略平面図であり、図８（ｂ）は、深さＤ２のウェル１３６が配される深さにおける画素の概略平面図である。図８（ｂ）に示すように、Ｎ型半導体領域１０９が配される領域には、ウェル１３６は配されていない。つまり、トランジスタが配される領域などのＮ型半導体領域１０９が配される領域以外の領域には、ウェル１３６は配されていない。そして、画素間において、ウェル１３６が配されない領域には、Ｎ型半導体領域１０９が配される。図８（ａ）に示すように、Ｎ型半導体領域１０９は、ウェル１３６よりも深い領域でつながっている。したがって、ウェル１３６よりも深い領域において、画素間に入った電荷は、Ｎ型半導体領域１０９を介して、コンタクトプラグから排出することが可能となる。

図９に、配線構造１２の配線層の平面レイアウト図を示す。図９は、図５に示す画素の平面レイアウト図に、配線層のＶＤＤ配線を追加した図である。コンタクトプラグ１０８に接続される配線層の配線４００は、増幅トランジスタのドレイン領域に接続される配線と別でもよいし、図９に示すように共通でもよい。つまり、配線４００が、増幅トランジスタのドレイン領域に接続されるコンタクトプラグと、コンタクトプラグ１０８と、が共通の配線４００に接続されていてもよい。このようにすることで、配線層に配される配線の数を減らすことができる。配線層は、配線構造１２の１層目（半導体層１１に最も近い配線層）でもよいし、それよりも遠い配線層でもよい。この場合は、コンタクトプラグは、間の配線層とビアを介して配線４００と接続される。

図１０に、配線構造１２の配線層の他の例の平面レイアウト図を示す。図１０は、配線層の行方向に延びる配線４０５がコンタクトプラグ１０８に接続されている。そして、増幅トランジスタのドレイン領域に接続されるコンタクトプラグは配線４０６に接続される。そして、その上の配線において、ビアを介して、配線４０５、４０６が共通の配線４００に接続される。このように、行列で共通のＶＤＤ電位をコンタクトプラグ１０８と増幅トランジスタのドレイン領域とに供給してもよい。

なお、図１０では、共通の配線４００に接続したが、図１１に示すように配線４０６を配線４００に接続し、配線４０５を配線４００に接続してもよい。この場合は、コンタクトプラグ１０８に接続される配線に印加する電位を、パルス（タイミング）駆動により変えることができる。

画素サイズは特に限定されないが、例えば、３μｍ角以上の画素の場合に特に効果を得やすくなる。これは、Ｎ型半導体領域１０９の面積を確保しやすくできる。

以上、説明したように、本実施形態によれば、画素間に複数のポテンシャルバリアが配され、複数のポテンシャルバリアの間にはポテンシャルの低い領域が配されている。そして、ポテンシャルの低い領域に、電荷を排出するコンタクトプラグが接続されている。したがって、画素の位置による電荷の排出ばらつきを低減しながら、画素間のクロストークを抑制することが可能となる。

なお、図４（ａ）では光電変換装置がカラーフィルターを有する例を説明したがこれに限定されない。例えば、光電変換装置がカラーフィルターを有していない場合や、画素間で同色のカラーフィルターが配される場合でも画素間のクロストークを低減する効果を得ることができる。

また、図７では、第１の深さにおける素子分離として絶縁体分離を設けているが、図４に示すように、ＰＮ接合分離のみを用いた場合でも本実施形態の効果を得ることができる。

（実施形態２）
図１２は、実施形態２における光電変換装置の概略断面図である。本実施形態は、リセットトランジスタのドレイン領域である半導体領域２０５を画素間の電荷排出領域としても用いる点が実施形態１とは異なる。この点および以下で説明する事項以外は、実施の形態１と実質的に同じであるため説明を省略する。

実施形態１では、リセットトランジスタのドレイン領域２０５と画素間においてポテンシャルの低い領域となるＮ型半導体領域１１０とを別の領域で形成している。これに対して、本実施形態では、ドレイン領域２０５を画素間におけるポテンシャルの低い領域とし、ドレイン領域２０５に接続されたコンタクトプラグ１０８で電荷を排出している。

図１３に図１２のＩ－Ｉ’における断面図を示す。なお、Ｇ－Ｇ’における断面図は、図６の断面図と同様の図となるため省略する。図１３に示すように、リセットトランジスタ２０４は、ゲート電極２０８とソース領域２０７とドレイン領域２０５とを有する。ドレイン領域２０５として機能するＮ型半導体領域は、ソース領域２０７として機能するＮ型半導体領域よりも深い位置まで配されている。これにより、リセットトランジスタ２０４として機能させながら、ドレイン領域から画素間で溢れた電子を排出することが可能となる。

図１３に示すように、ソース領域２０７およびドレイン領域２０５において、コンタクトプラグが接続される領域は不純物濃度を高くしてもよい。

本実施形態によれば、実施形態１と同様に、画素の位置による電荷の排出ばらつきを低減しながら、画素間のクロストークを抑制することが可能となる。また、実施形態１に比較して、画素サイズを小さくすることができる。

（実施形態３）
図１４は、本実施形態による光電変換システム５００の構成を示すブロック図である。本実施形態の光電変換システム５００は、上記の光電変換装置のいずれかの構成を適用した光電変換装置２０００を含む。図１４では、光電変換システム５００として撮像システムを示している。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。光電変換システム５００は、光電変換装置２０００、レンズ５０２０、絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。光電変換システム５００は、光電変換装置２０００から出力される出力信号の処理を行う信号処理部５０８０（画像信号生成部）を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、光電変換装置２０００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。光電変換システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に光電変換システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。

更に光電変換システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、光電変換装置２０００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。光電変換装置２０００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、光電変換装置２０００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。

上述した各実施形態の光電変換装置を用いて光電変換システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

（実施形態４）
本実施形態の光電変換システム及び移動体について、図１５を用いて説明する。本実施形態では、車載カメラに関する撮像システムの一例を示す。図１５は、車両システムとこれに搭載される撮像システムの一例を示したものである。光電変換システム７０１は、光電変換装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、光電変換装置７０２に被写体の光学像を結像する。光電変換装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。光電変換装置７０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部７１５は、光電変換装置７０２から出力された信号に対して所定の信号処理を行う。光電変換システム７０１には、光学系７１４、光電変換装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

集積回路７０３は、光電変換システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の光電変換装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、光電変換装置７０２の異常を検出すると、主制御部７１３に異常を発報する
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部７１３は、光電変換システム７０１、車両センサー７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、光電変換システム７０１、車両センサー７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。

集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、光電変換装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、光電変換装置７０２内の電圧スイッチを信号駆動させるための設定や、フレーム毎に電圧スイッチを切り替える設定等を送信する。

光電変換システム７０１は、車両センサー７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサー７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、光電変換システム７０１や車両センサー７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、光電変換システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム７０１で撮影する。図１５（ｂ）に、車両前方を光電変換システム７０１で撮像する場合の光電変換システム７０１の配置例を示す。

また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

Claims (11)

1. 第１面を有する半導体基板と、
   前記半導体基板に配され、第１の方向に並んで配された複数の光電変換素子と、を備え、
   前記複数の光電変換素子のそれぞれは、前記第１面から第１の深さに配された電荷蓄積領域を有し、
   前記複数の光電変換素子の間には、信号電荷と同じ導電型のキャリアを多数キャリアとする第１導電型の第１半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの一方の光電変換素子との間に配された第２導電型の第２半導体領域と、前記第１半導体領域と前記複数の光電変換素子のうちの他方の光電変換素子との間に配された前記第２導電型の第３半導体領域と、が配され、
   前記第１半導体領域は、前記第１の深さよりも前記第１面からの距離が大きい第２の深さまで配され、
   前記第１半導体領域には、前記信号電荷を排出するコンタクトプラグが接続されていることを特徴とする光電変換装置。
2. 前記第２の深さにおける前記第１面に平行な線において、前記複数の光電変換素子の間には複数のポテンシャルバリアが配されることを特徴とする請求項１に記載の光電変換装置。
3. 前記第２の深さよりも、前記第１面からの距離が大きい第３の深さには、
   第２導電型の第４半導体領域が配され、
   前記第２半導体領域および前記第３半導体領域は、前記第４半導体領域に接する深さまで配されることを特徴とする請求項１または２に記載の光電変換装置。
4. 前記コンタクトプラグは、前記第１面に接続され、
   前記第１面とは反対側の前記半導体基板の第２面から光が入射することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記第１の深さにおいて、前記複数の光電変換素子の間には、絶縁体分離が配されることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記第１半導体領域の前記信号電荷に対するポテンシャルの高さは、前記第２の深さよりも前記第１の深さの方が低いことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記光電変換素子から出力される電荷に基づく信号を出力する増幅トランジスタと、
   フローティングディフュージョンと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、を備え、
   前記コンタクトプラグは、前記増幅トランジスタのドレイン領域および前記リセットトランジスタのドレイン領域には接続されていないことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記コンタクトプラグに接続される配線と、
   前記光電変換素子から出力される電荷に基づく信号を出力する増幅トランジスタと、
   前記増幅トランジスタのドレイン領域に接続される第２コンタクトプラグと、を備え、
   前記配線は、前記第２コンタクトプラグに接続されることを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
9. フローティングディフュージョンと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、を備え、
   前記コンタクトプラグは、前記リセットトランジスタのドレイン領域に接続されることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
10. 請求項１乃至９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理する信号処理部と、を有することを特徴とする光電変換システム。
11. 請求項１乃至９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づき、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて移動体を制御する制御手段と、を有することを特徴とする移動体。

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