WO2023120317A1 - 半導体デバイス、光電変換システム、移動体 - Google Patents

半導体デバイス、光電変換システム、移動体 Download PDF

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WO2023120317A1
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wiring
semiconductor device
pad
semiconductor substrate
protection circuit
Prior art date
Application number
PCT/JP2022/046021
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English (en)
French (fr)
Inventor
彬 大瀬戸
伸明 柿沼
Original Assignee
キヤノン株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present invention relates to semiconductor devices, photoelectric conversion systems, and moving bodies.
  • Patent Document 1 proposes a device configuration in which an electrostatic protection circuit is formed only on one of the laminated substrates.
  • One aspect of the present invention is a semiconductor device comprising a first semiconductor substrate, a second semiconductor substrate stacked on the first semiconductor substrate, and a first substrate for driving elements formed on the first semiconductor substrate. a first pad to which a power supply voltage is input from the outside; a second pad to which a second power supply voltage is input from the outside for driving elements formed on the second semiconductor substrate; A first protection circuit and a second protection circuit arranged on the second semiconductor substrate, wherein the first power supply voltage is higher than the second power supply voltage, and the first protection circuit is the first pad. and the second protection circuit is electrically connected to the second pad.
  • the present invention in a semiconductor device in which substrates having different drive voltages for elements arranged thereon are laminated, it is possible to provide a protection circuit suitable for the elements arranged on each substrate.
  • FIG. 1 is an equivalent circuit diagram of a semiconductor device according to a first embodiment;
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment;
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment;
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment;
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment;
  • FIG. It is a top view of a semiconductor device concerning a 2nd embodiment. It is a top view of a semiconductor device concerning a 2nd embodiment.
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a second embodiment; It is a top view of a semiconductor device concerning a 3rd embodiment. It is a top view of a semiconductor device concerning a 3rd embodiment.
  • FIG. 8 is a circuit diagram of a pixel of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment; It is a top view of a semiconductor device concerning a 4th embodiment. It is a top view of a semiconductor device concerning a 4th embodiment.
  • FIG. 11 is a circuit diagram of a pixel of a semiconductor device according to a fourth embodiment; It is a cross-sectional view of a semiconductor device according to a fourth embodiment.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • It is a top view of the semiconductor device concerning a 5th embodiment. It is a top view of the semiconductor device concerning a 5th embodiment. It is a top view of a semiconductor device concerning a 6th embodiment. It is a top view of a semiconductor device concerning a 6th embodiment. It is a top view of a semiconductor device concerning a 6th embodiment.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a sixth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to a seventh embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to a seventh embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to a seventh embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to a seventh embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a plan view of a semiconductor device according to an eighth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to an eighth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a ninth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a tenth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a tenth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to an eleventh embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a twelfth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a thirteenth embodiment;
  • FIG. 20 is a functional block diagram of a photoelectric conversion system according to a thirteenth embodiment;
  • planar view means viewing from a direction perpendicular to the light incident surface of the semiconductor layer.
  • a cross-sectional view refers to a plane in a direction perpendicular to the light incident surface of the semiconductor layer.
  • the plane view is defined based on the light incident surface of the semiconductor layer macroscopically.
  • impurity concentration when the term “impurity concentration” is simply used, it means the net impurity concentration after subtracting the amount compensated by the impurity of the opposite conductivity type. In other words, “impurity concentration” refers to NET doping concentration.
  • a region in which the P-type impurity concentration is higher than the N-type impurity concentration is a P-type semiconductor region.
  • a region where the N-type impurity concentration is higher than the P-type impurity concentration is an N-type semiconductor region.
  • the member A and the member B are electrically connected
  • FIG. 1 A structure of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A structure of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A structure of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A structure of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 is a schematic diagram of a semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment includes a first pad 101A, a second pad 101B, a first protection circuit 102A, a second protection circuit 102B, a first reference potential line 103A, a second reference potential line 103B, a first internal It has a circuit 104A and a second internal circuit 104B.
  • the first pad 101A and the second pad 101B are pads for outputting signals generated within the semiconductor device to the outside, and pads for inputting voltages supplied from the outside for driving the circuit of the semiconductor device. For example, a first power supply voltage is input to the first pad, and a second power supply voltage is input to the second pad.
  • the first protection circuit 102A is a circuit for protecting internal circuits from external noise such as static electricity and surge voltage input from the first pad 101A. This circuit protects the internal circuit.
  • Each protection circuit is composed of, for example, a diode, Gate Grounded MOS, RC Trigger MOS, or a combination of these elements.
  • the first reference potential line 103A and the second reference potential line 103B are wirings to which a reference potential is applied, such as power supply wiring and ground wiring.
  • the first reference potential line 103A and the second reference potential line 103B may be separate wirings or may be the same wiring. Details of the configuration of the reference potential line will be described later.
  • the first internal circuit 104A and the second internal circuit 104B are circuits provided within the semiconductor device, and include, for example, driver circuits for amplifying signals from the outside.
  • the first protection circuit 102A is connected between the first pad 101A and the first reference potential line 103A, and the first internal circuit 104A is connected to the first pad 101A.
  • the second protection circuit 102B is connected between the second pad 101B and the second reference potential line 103B, and the second internal circuit 104B is connected to the second pad 101B.
  • the first protection circuit 102A and the second protection circuit 102B may be connected to circuit elements other than the circuit elements shown in FIG. 1, such as resistors and capacitors. For example, by connecting a resistor between the first pad 101A and the first protection circuit 102A, or between the first protection circuit 102A and the first internal circuit 104A, the voltage input from the first pad 104A is lowered, The absolute value of the voltage applied to the circuit can be reduced.
  • 2A, 2B and 3A, 3B are schematic diagrams of the planar layout of the protection circuit according to the first embodiment.
  • the semiconductor device includes the first member 105A shown in FIG. 2A and the second member 105B shown in FIG. 2B.
  • the first pad 101A, the second pad 101B, the first protective circuit 102A, and the first internal circuit 104A are formed on the first member 105A
  • the second protective circuit 102B and the second internal circuit 104B are formed on the second protective circuit 105A. It is formed on member 105B.
  • the first member 105A and the second member 105B are laminated.
  • the first protection circuit 102A on the first member 105A is arranged between the first pad 101A and the first internal circuit 104A in plan view.
  • the second protection circuit 102B on the second member 105B is arranged between the second pad 101B on the first member 105A and the second internal circuit 104B on the second member 105B in plan view.
  • the layout of the circuits is not limited to this. For example, as shown in FIGS. You may arrange
  • FIG. 4 is a cross-sectional view of the semiconductor device along the dashed line AA' shown in FIGS. 2A and 2B.
  • the semiconductor device includes a first semiconductor substrate 100A, a first member 105A having a first wiring structure 130A, and a first member 105B having a second semiconductor substrate 100B and a second wiring structure 130B. It is configured by pasting together.
  • the first wiring structure 130 A has wirings 107 , 108 , 109 , 114 and vias 110 , 111 , 112 , 113 , 115 .
  • the first wiring structure 130B has wirings 117, 118, 119 and vias 116, 120, 121, 122, 123.
  • the first semiconductor substrate 100A and the second semiconductor substrate 100B are, for example, silicon substrates. Circuit elements, such as MOS transistors, resistors, capacitors, and photoelectric conversion elements, which constitute internal circuits, are formed on each substrate.
  • the first member 105A and the second member 105B are electrically connected via the substrate joint portion 106.
  • Each of the first wiring structure 130A included in the first member 105A and the second wiring structure 130B included in the second member 105B includes a plurality of wiring layers and via layers.
  • the wirings 108 and 109 are wirings provided in a wiring layer different from the first wiring layer in which the wirings 107 and 114 are provided.
  • the wiring 118 and the wiring 119 are wirings provided in a third wiring layer different from the second wiring layer in which the wiring 117 is provided.
  • the vias 110 and 112 are provided in the same via layer different from the via layer in which the vias 111 and 113 are provided, and the vias 120 and 122 are provided in the vias 121 and 123. It is provided in the same via layer different from the via layer.
  • each of the first member 105A and the second member 105B has two wiring layers. Configurable. Wirings included in the wiring layer and vias included in the via layer are made of metal such as copper, aluminum, tungsten, and titanium. An insulating layer made of, for example, a silicon oxide film, a silicon nitride film, or a silicon carbide film is formed between the wiring layers.
  • the first pads 101A and the second pads 101B are provided on the same wiring layer. Therefore, the first pad 101A and the second pad 101B can be formed in the same process.
  • the first pad 101A is configured such that the wiring 107 in the first member is exposed through a first opening in which the semiconductor substrate is opened from the first semiconductor substrate 105A side.
  • the second pad 101B is configured such that the wiring 114 provided in the same wiring layer as the wiring 107 is exposed by the second opening formed in the semiconductor substrate from the first semiconductor substrate 100A side.
  • the structure of the pad is not limited to this.
  • an opening in the semiconductor substrate from the side of the first semiconductor substrate 100A penetrates the first member 105A and is included in the second wiring structure 130B of the second member 105B.
  • the wiring layer may be exposed to the outside.
  • the opening may be formed from the second semiconductor substrate 100B side.
  • a first protection circuit 102A is formed on the first semiconductor substrate 100A of the first member 105A, and a second protection circuit 102B is formed on the second semiconductor substrate 100B of the second member 105B.
  • each of the protection circuits 102A and 102B is illustrated as a diode in FIG. 4, the elements forming the protection circuit are not limited to this.
  • a silicide structure (not shown) may be provided on the first semiconductor substrate 100A and the second semiconductor substrate 100B.
  • the first protection circuit 102A is connected to the first pad 101A through wirings 107, 108 and vias 110, 111. Although only the terminal connected to the first pad 101A among the terminals of the first protection circuit 102A is shown in FIG. 4, the other terminal of the first protection circuit 102A is connected to the reference potential wiring 103A (not shown). be.
  • the first internal circuit 104A is connected to the first pad 101A through wirings 107, 109 and vias 112, 113.
  • the first internal circuit 104A may be electrically connected to the second member 105B via the substrate joint portion 106.
  • the second protection circuit 102B is connected to the second pad 101B through wirings 114, 117, 118, vias 115, 116, 120, 121 and the substrate joint portion 106. Although only the terminal connected to the second pad 101B among the terminals of the second protection circuit 102B is shown in FIG. 4, the other terminal of the second protection circuit 102B is connected to the reference potential wiring 103B (not shown). be.
  • the second internal circuit 104B is connected to the second pad 101B through wirings 114, 117, 119, vias 115, 116, 122, 123, and the substrate joint portion 106.
  • the substrate bonding portion 106 may be bonded by TSV (Through Silicon ViA) or may be bonded by CCB (Cu-Cu-Bonding), for example. Also, bonding by microbumps may be used. In the case of bonding by CCB, a portion where the first insulating layer of the first wiring structure and the second insulating layer of the second wiring structure are in contact with each other on the bonding surface, the first metal member of the first wiring structure and the second wiring structure. and a portion where the second metal members are in contact with each other.
  • a high voltage means a voltage whose absolute value is relatively large with respect to the ground potential
  • a low voltage means a voltage whose absolute value is relatively small with respect to the ground potential.
  • a prior art document proposes a device configuration in which a protection circuit is formed only on one substrate when multiple semiconductor substrates are stacked.
  • a protection circuit is provided on a substrate (low voltage substrate) on which elements driven at a low voltage are arranged according to the configuration described in the prior art. to form At this time, a protection circuit for protecting the elements of the substrate (high-voltage substrate) on which elements driven by high voltage are arranged is also formed only on the low-voltage substrate. As a result, a high voltage is applied to the low voltage substrate and the wiring arranged on the low voltage substrate.
  • the protection circuit is formed only on the high-voltage board, it is necessary to design the protection circuit for protecting the elements on the low-voltage board according to the design rules for the high-voltage board. In this case, the wiring width, the space between wirings, and the space between impurity regions increase, resulting in an increase in circuit area.
  • a protection circuit to which a high voltage is applied is formed on a substrate on which elements driven by a high voltage are arranged, and a protection circuit to which a low voltage is applied is driven by a low voltage. It is formed on a substrate on which elements are arranged.
  • the protection circuit to which the high voltage is applied is formed according to the process rule for the high voltage substrate, and the protection circuit disposed on the low voltage substrate is formed according to the process rule for the low voltage substrate. Therefore, for example, a gate oxide film of a protection circuit to which a high voltage is applied is thicker than a gate oxide film of a protection circuit to which a low voltage is applied in order to improve withstand voltage.
  • the protection circuit arranged on the high-voltage substrate has thicker plugs connected to the contacts to the source/drain and the gate than the protection circuit arranged on the low-voltage substrate. Furthermore, the size of the isolation surrounding the protection circuit is also larger for the protection circuit placed on the high voltage board than for the protection circuit placed on the low voltage board. As a result, it is possible to suppress deterioration of wiring reliability and breakdown of pn junctions while optimizing the circuit area.
  • the idea of this embodiment is not limited to a semiconductor device having a laminated structure of two semiconductor substrates, but can also be applied to a semiconductor device having a laminated structure of, for example, three or more semiconductor substrates.
  • FIG. 5A (Second embodiment) The structure of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 5A, 5B and 6.
  • FIG. 5A (Second embodiment) The structure of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 5A, 5B and 6.
  • FIG. 5A (Second embodiment) The structure of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 5A, 5B and 6.
  • the semiconductor device includes a first member 205A shown in FIG. 5A and a second member 205B shown in FIG. 5B.
  • the first pad 201A, the first protective circuit 202A, and the first internal circuit 204A are formed on the first member 205A.
  • the second protection circuit 202B and the second internal circuit 204B are formed on the second member 205B.
  • the first protection circuit 202A is arranged between the first pad 201A and the first internal circuit 203A in plan view
  • the second protection circuit 202B is arranged between the second pad 201B and the second internal circuit in plan view. 203B.
  • each protection circuit may be arranged between the first pad 201A and the second pad 201B as in FIGS. 3A and 3B. Also, the first protection circuit 202A and the second protection circuit 202B may be arranged so as to overlap each other in plan view.
  • FIG. 6 is a cross-sectional view of the semiconductor device taken along broken line BB' shown in FIGS. 5A and 5B.
  • a first member 205A having a first semiconductor substrate 200A and a first wiring structure 230A and a second member 205B having a second semiconductor substrate 200B and a second wiring structure 230B are bonded together. It is composed by
  • the semiconductor device according to the present embodiment differs from the first embodiment in that the wiring layer in which the wiring forming the first pad 201A is arranged and the wiring layer in which the wiring forming the second pad 201B is arranged are different. different.
  • the first pad 201A is formed by opening the semiconductor substrate from the side of the first semiconductor substrate 200A and exposing the wiring 207 in the first wiring structure 230A of the first member 205A.
  • the second pads 201B openings in the semiconductor substrate from the second semiconductor substrate 200A side penetrate the first member 205A, and the wirings 217 included in the second wiring structure 230B of the second member 205B are exposed. It is configured.
  • the first pads 101A and the second pads 101B are wiring included in the same wiring layer, there is an advantage that a plurality of pads can be formed in the same process.
  • the second pad 101B and the second internal circuit 104B are connected via the wirings 114, 117, 119, the vias 115, 116, 122, 123, and the substrate joint portion 106, the distance from the pad to the internal circuit is large. Become. As a result, a drop in power supply voltage and signal delay may occur due to an increase in wiring resistance.
  • the second pad 201B is the wiring included in the wiring layer within the second wiring structure 230B, the wiring resistance from the pad to the internal circuit can be suppressed. , power supply voltage drop and signal delay can be suppressed.
  • FIGS. 7A to 9 A structure of a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. 7A to 9.
  • FIG. A semiconductor device according to the third embodiment has a CMOS sensor as part of the internal circuit.
  • 7A and 7B are schematic diagrams of the planar layout of the protection circuit according to the third embodiment.
  • the semiconductor device is configured by bonding the first member 305A shown in FIG. 7A and the second member 305B shown in FIG. 7B.
  • the first pad 301A, the first protection circuit 302A, and the CMOS sensor 311 are formed on the first member 305A.
  • the second protection circuit 302B and the internal circuit 304 are formed on the second member 305B.
  • the internal circuit 304 is a processing circuit that processes signal charges generated by the CMOS sensor 311, for example.
  • the first protection circuit 302A is arranged between the first pad 301A and the CMOS sensor 311, and the second protection circuit 302B is arranged between the second pad 301B and the internal circuit 304.
  • the arrangement of the circuits is not limited to this, and each protection circuit may be arranged between the first pad 301A and the second pad 301B as in FIGS. 3A and 3B. Also, the first protection circuit 302A and the second protection circuit 302B may be arranged so as to overlap each other in plan view.
  • FIG. 8 is an example of the pixel 315 that constitutes the CMOS sensor 311 shown in FIGS. 7A and 7B.
  • CMOS sensor 311 includes pixels 315 arranged in an array.
  • a pixel 315 includes a photodiode 306 , a transfer transistor 307 , a reset transistor 308 , an amplification transistor 309 and a row selection transistor 310 .
  • the output terminal of the photodiode 306 is connected to one of the source and drain of the transfer transistor 307 and the other is connected to one of the source and drain of the reset transistor 308 and the gate of the amplification transistor 309 .
  • One of the source or drain of the amplification transistor is connected to one of the source or drain of the row select transistor 310 .
  • the reset transistor 308 and the amplification transistor 309 are connected to a common power supply, which is supplied from the first pad 301A.
  • the row selection transistor 310 is connected to a vertical output line, and transmits a signal obtained by the photodiode 306 to an internal circuit including an AD conversion circuit and a horizontal output circuit (not shown).
  • Pixels 315 forming the CMOS sensor 311 are arranged in an array in the first semiconductor substrate 300A, and a signal obtained by the sensor selected by the row selection transistor 310 is transmitted to the internal circuit 304 in the second semiconductor substrate 300B.
  • the components 306 to 310 of the CMOS sensor 311 may all be formed on the semiconductor substrate 300A, or may be partially formed on the semiconductor substrate 300B.
  • FIG. 9 is a cross-sectional view of the semiconductor device taken along broken line CC' shown in FIGS. 7A and 7B.
  • a first member 305A having a first semiconductor substrate 300A and a first wiring structure 330A and a second member 305B having a second semiconductor substrate 300B and a second wiring structure 330B are bonded together. It is composed by
  • the first pad 301A is formed by opening the semiconductor substrate from the side of the first semiconductor substrate 300A and exposing the wiring 313 of the first wiring structure 330A in the first member 305A.
  • the second pad 301B is formed by forming an opening penetrating the first member 305A from the first semiconductor substrate 300A side, and exposing the wiring 320 of the second wiring structure 330B in the second member 305B.
  • the configuration of the pads is not limited to this, and for example, the first pads 301A and the second pads 301B may be provided on the same wiring layer as shown in the first embodiment.
  • a CMOS sensor 311 is formed as an example of the internal circuits 104A and 204A in FIGS.
  • An n-type semiconductor region 327 that forms the photodiode 306, an n-type semiconductor region 328 that is the drain of the transfer transistor 307, and an element isolation structure 329 are arranged in the first semiconductor substrate 300A.
  • the transfer transistor 307 is composed of n-type semiconductor regions 327 and 328 and a gate electrode 330 , and charges generated and accumulated in the n-type semiconductor region 327 are transferred to the n-type semiconductor region 328 by the gate electrode 330 .
  • a color filter layer 332 including color filters corresponding to each pixel 315 and a microlens layer 331 including microlenses are arranged on the back side of the CMOS sensor 311 .
  • FIG. 9 illustrates a so-called back-illuminated CMOS sensor in which light is incident from the microlens layer 331 side, but the configuration of the CMOS sensor 311 is not limited to this.
  • the operating voltage of the circuit may be changed between the first semiconductor substrate 301A on which the CMOS sensor 311 is formed and the second semiconductor substrate 301B on which the internal circuit is formed. For example, a high voltage is applied to the first semiconductor substrate 301A to improve the sensitivity of the CMOS sensor 311, and a low voltage is applied to the second semiconductor substrate 301B to operate the internal circuit at high speed.
  • the first protection circuit 302A connected to the first pad 301A that supplies the power supply voltage for the operation of the CMOS sensor 311 is formed on the first semiconductor substrate 300A.
  • a second protection circuit 302B connected to a second pad 301B supplying a voltage for driving the internal circuit is formed on the second semiconductor substrate 400B.
  • FIG. 10A A structure of a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS. 10A to 12.
  • FIG. This embodiment is characterized in that a SPAD (Single Photon Avalanche Diode) 410 is formed instead of the CMOS sensor 305 described with reference to FIGS. 7A and 7B.
  • SPAD Single Photon Avalanche Diode
  • the anode of the avalanche photodiode is set at a fixed potential and the signal is extracted from the cathode side. Therefore, the semiconductor region of the first conductivity type in which majority carriers are the same polarity as the signal charges is an N-type semiconductor region, and the semiconductor region of the second conductivity type in which majority carriers are charges of a different polarity from the signal charges. is a P-type semiconductor region.
  • the present invention can also be applied when the cathode of the APD is set at a fixed potential and the signal is extracted from the anode side.
  • the semiconductor region of the first conductivity type having majority carriers of the same polarity as the signal charges is a P-type semiconductor region
  • the semiconductor region of the second conductivity type having majority carriers of charges having a polarity different from that of the signal charges. is an N-type semiconductor region.
  • FIG. 10A and 10B are planar layout images of the protection circuit according to the fourth embodiment.
  • the semiconductor device is configured by bonding together the first member 405A shown in FIG. 10A and the second member 405B shown in FIG. 10B.
  • the first member 405A includes the first semiconductor substrate 400A and the first wiring structure 430A
  • the second member 405B includes the second semiconductor substrate 400B and the second wiring structure 430B.
  • the first pad 401A, the first protection circuit 402A, and the SPAD sensor 410 are formed on the first member 405A.
  • the second protection circuit 402B and the internal circuit 404 are formed on the second member 405B.
  • the first protection circuit 402A is arranged between the first pad 401A and the SPAD sensor 410
  • the second protection circuit 402B is arranged between the second pad 401B and the internal circuit 404.
  • FIG. The arrangement of the circuits is not limited to this, and each protection circuit may be arranged between the first pad 401A and the second pad 401B as in FIGS. 3A and 3B.
  • the first protection circuit 402A and the second protection circuit 402B may be arranged so as to overlap each other in plan view.
  • FIG. 11 is an example of an overview of the SPAD sensor 410 shown in FIGS. 10A and 10B.
  • the SPAD sensor 410 is an avalanche photodiode and includes a photodiode 406 , a quench element 407 , an inverter circuit 408 and a counter circuit 409 .
  • a negative high voltage power supply is supplied to the first pad 401A, and electrons generated by photoelectric conversion in the photodiode 406 are avalanche multiplied.
  • the amplified electrons are shaped into pulses through inverter circuit 408 and transmitted to counter circuit 409 .
  • One counter circuit 409 may be connected to one photodiode 406 , or one counter circuit 409 may be connected to a plurality of photodiodes 406 . Moreover, all of these circuit elements 406 to 409 may be formed on the first semiconductor substrate 400A, and some elements may be formed on the second semiconductor substrate 400B.
  • the quench element 407 may be a resistive element or a transistor. The resistance of the quench element may be variable, for example an element whose resistance changes periodically.
  • FIG. 12 is a cross-sectional view of the semiconductor device taken along dashed line DD' shown in FIGS. 10A and 10B.
  • a first member 405A having a first semiconductor substrate 400A and a first wiring structure 430A and a second member 405B having a second semiconductor substrate 400B and a second wiring structure 430B are bonded together. It is composed by
  • the first pad 401A is formed by opening the semiconductor substrate from the side of the first semiconductor substrate 400A and exposing the wiring 412 of the first wiring structure 430A in the first member 410A.
  • the second pad 401B has an opening penetrating through the first member 405A, and the wiring 419 in the second wiring structure 430B of the second member 405B is exposed.
  • each of the first pads 401A and the second pads 401B may be provided on the same wiring layer.
  • a SPAD sensor 410 is formed as an example of the internal circuits 104A and 204A in FIGS. 4 and 6 or instead of the CMOS sensor in FIG. 12, only the photodiode 406 and the first protection circuit 402A shown in FIG. 11 are formed on the first semiconductor substrate 400A.
  • the arrangement of the elements is not limited to this, and the circuit elements 407 to 409 may be formed on the first semiconductor substrate 400A.
  • a color filter layer 428 including a plurality of color filters and a microlens layer 429 including a plurality of microlenses are arranged on the light incident surface side of the SPAD sensor 410 .
  • FIG. 12 illustrates a so-called back-illuminated SPAD sensor, but the configuration of the SPAD sensor described in this embodiment is merely an example and is not limited.
  • the SPAD sensor 410 a negative high voltage is applied to the photodiode 406 to avalanche multiply the charges obtained by photoelectric conversion. Therefore, a high voltage is applied to the first semiconductor substrate 400A.
  • the first protection circuit 402A connected to the first pad 401A to which the negative high voltage for avalanche multiplication is applied is formed on the first semiconductor substrate 400A.
  • a second protection circuit 402B connected to a second pad 401B to which a lower voltage than the first pad 401A is applied is formed on the second semiconductor substrate 400B.
  • protection elements are arranged on each of the low voltage substrate and the high voltage substrate.
  • One of the terminals of each protection circuit arranged on each substrate is connected to the internal circuit of each substrate, and the other is connected to the reference potential line.
  • the reference potential line is arranged on each substrate, the area efficiency may decrease. Therefore, in this embodiment, a reference potential line connected to each of the protection circuit arranged on the low-voltage substrate and the protection circuit arranged on the high-voltage substrate is formed on one of the laminated substrates.
  • FIG. 13 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • the first pads 101A of the high-voltage board and the second pads 101B of the low-voltage board are provided on a common wiring layer on the high-voltage board side.
  • One terminal of the first protection circuit 102A on the high voltage board and one terminal of the second protection circuit 102B on the low voltage board are connected to a common reference potential line 103 arranged on the low voltage board side.
  • Area efficiency can be improved by arranging the reference wiring 103 on a low-voltage substrate having a high degree of freedom in wiring layout.
  • FIG. 14 is a cross-sectional view of a semiconductor device according to the second embodiment.
  • the first pads 201A of the high voltage substrate are provided in the wiring layer on the high voltage substrate side
  • the second pads 201B of the low voltage substrate are provided in the wiring layer on the low voltage substrate side.
  • One terminal of the first protection circuit 202A on the high voltage board and one terminal of the second protection circuit 202B on the low voltage board are connected to a common reference potential line 233 arranged on the low voltage board side.
  • the first pads 201A and the second pads 201B on each substrate it is possible to suppress the wiring resistance from the pads to the internal circuit, thereby suppressing the power supply voltage drop and signal delay.
  • the area efficiency can be improved by arranging the reference wiring 103 on a low-voltage substrate having a high degree of freedom in wiring layout.
  • FIG. 15 is a cross-sectional view of a semiconductor device according to the second embodiment.
  • the first pads 201A of the high voltage substrate are provided in the wiring layer on the high voltage substrate side
  • the second pads 201B of the low voltage substrate are provided in the wiring layer on the low voltage substrate side.
  • One of the terminals of the first protection circuit 202A on the high-voltage board and one of the terminals of the second protection circuit 202B on the low-voltage board are connected to a common reference potential line 243 arranged on the high-voltage board side. It is different from FIG.
  • the reference potential line 243 By providing the reference potential line 243 on the high voltage substrate, the potential fluctuation of the first pad 201A and the first internal circuit 204A connected to the reference potential line 243 can be reduced from propagating to the low voltage substrate.
  • FIG. 16 is a cross-sectional view of a semiconductor device according to the second embodiment.
  • the first pads 201A of the high voltage substrate are provided in the wiring layer on the high voltage substrate side
  • the second pads 201B of the low voltage substrate are provided in the wiring layer on the low voltage substrate side.
  • One terminal of the first protection circuit 202A on the high voltage board and one terminal of the second protection circuit 202B on the low voltage board are connected to a common reference potential line 253 arranged on the low voltage board side.
  • it has a third protection circuit 202C connected to the second pad 201B on the low voltage substrate side and arranged on the high voltage substrate.
  • 17A and 17B are plan views of the semiconductor device according to this embodiment. This corresponds to the case where the reference potential line shown in FIGS. 14 and 16 is provided on the low voltage substrate side.
  • FIG. 17A is a high voltage substrate on which pixels such as the CMOS sensor 311 and SPAD 410 are arranged
  • FIG. 17B is a low voltage substrate on which peripheral circuits are arranged.
  • Pads (PAD1) of the high voltage substrate and pads (PAD2) of the low voltage substrate are alternately arranged around the pixel region of the high voltage substrate.
  • a reference potential wiring is formed on the low-voltage substrate so as to surround the peripheral region, and pads for the low-voltage substrate are arranged around it.
  • the high-voltage board and the low-voltage board are connected via a wiring structure including multiple wiring layers.
  • the shared potential wiring is formed using at least three wiring layers, and a wiring width of about 50 to 100 ⁇ m, for example, is ensured. By ensuring a large wiring width, a plurality of vias can be connected to the common potential wiring.
  • FIG. 18A to 18D The structure of the semiconductor device according to the sixth embodiment of the present invention will be described with reference to FIGS. 18A to 18D and FIG. 19.
  • FIG. 19 In the above-described first to fifth embodiments, a method of arranging a protection circuit in a semiconductor device having two members has been described.
  • the sixth embodiment is characterized by having three members (first member 1701, second member 1702, and third member 1703). The description common to the first to fifth embodiments will be omitted, and the characteristic part of the sixth embodiment will be mainly described.
  • FIG. 18A to 18D are schematic diagrams including plan views of the semiconductor device according to the sixth embodiment.
  • the semiconductor device shown in this embodiment is configured by stacking three members, a first member 1701, a second member 1702, and a third member 1703.
  • FIG. 18A the semiconductor device shown in this embodiment is configured by stacking three members, a first member 1701, a second member 1702, and a third member 1703.
  • FIG. 18B shows the arrangement of the elements on the first member 1701.
  • FIG. A first pad 1704 , a first protection circuit 1707 and a first internal circuit 1710 are disposed on the first member 1701 . Further, openings are provided through the first member 1701 toward a second pad 1705 arranged on the second member 1702 and a third pad 1706 arranged on the third member 1703 .
  • FIG. 18C shows the arrangement of elements on the second member 1702.
  • FIG. A second pad 1705 , a second protection circuit 1708 and a second internal circuit 1711 are disposed on the second member 1702 . Furthermore, an opening is provided through the second member 1702 toward a third pad 1706 disposed on the third member 1703 .
  • FIG. 18D shows the arrangement of elements in the third member 1703.
  • FIG. A third pad 1706 , a third protection circuit 1709 and a third internal circuit 1712 are disposed on the third member 1703 .
  • the first pad 1704, the second pad 1705, and the third pad 1706 are pads for outputting signals generated in the semiconductor device to the outside, and input voltages supplied from the outside for driving the circuit of the semiconductor device. It is a pad that For example, the first pad 1704 receives the first power supply voltage, the second pad 1705 receives the second power supply voltage, and the third pad 1706 receives the third power supply voltage. Also, the first protection circuit 1707 is connected to the first pad 1704 , the second protection circuit 1708 is connected to the second pad 1705 , and the third protection circuit 1709 is connected to the third pad 1706 .
  • the first protection circuit 1707 is arranged in a region between the first pad 1704 and the first internal circuit 1710 in plan view, and the first pad 1704 and the first internal circuit 1710 are connected via the first protection circuit 1707.
  • a second protection circuit 1708 is arranged in a region between the second pad 1705 and the second internal circuit 1711 , and the second pad 1705 and the second internal circuit 1711 are connected via the second protection circuit 1708 .
  • Third protection circuit 1709 is arranged in a region between third pad 1706 and third internal circuit 1712 , and third pad 1706 and third internal circuit 1712 are connected via third protection circuit 1709 .
  • each protection circuit is not limited to the region between the pad and the internal circuit, and may be placed between pads, for example. Also, the protection circuits may be arranged in overlapping regions in a plan view.
  • FIG. 19 is a cross-sectional view of the semiconductor device along dashed line EE' in FIGS. 18B to 18D.
  • the first member 1701 includes a first semiconductor substrate 1701A and a first wiring layer 1701B.
  • the second member 1702 includes a second semiconductor substrate 1702A and a second wiring layer 1702B.
  • the third member 1703 includes a third semiconductor substrate 1703A and a third wiring layer 1703B.
  • the semiconductor device according to the sixth embodiment has a first semiconductor substrate 1701A, first wiring layer 1701B, second semiconductor substrate 1702A, second wiring layer 1702B, third wiring layer 1703B, third The wiring layers 1703A are laminated in order.
  • the first wiring layer 1701B and the second wiring layer 1702B are electrically connected via, for example, a contact portion 1713 penetrating the substrate, and the second wiring layer 1702B and the third wiring layer 1703B are connected by the substrate bonding portion 1714 described above. It is good also as a structure electrically connected through.
  • the contact portion 1713 mainly contains a metal such as tungsten or copper.
  • the substrate bonding part 1714 typically contains mainly copper and further contains a barrier metal (titanium, nickel, etc.) for suppressing the diffusion of copper.
  • the first protection circuit 1707 is arranged on the first semiconductor substrate 1701A, and the second protection circuit 1708 is arranged on the second semiconductor substrate 1702A. Furthermore, the third protection circuit 1709 is arranged on the third semiconductor substrate 1703A.
  • each of the protection elements is provided on a semiconductor substrate adjacent to a wiring layer provided with pads to which voltages corresponding to the respective substrates are applied, and the semiconductor substrate provided with the wiring layer provided with the pads and the protection element is provided. and constitute one member. Also, by arranging the reference potential wiring (not shown) on one of the substrates, the wiring area can be reduced.
  • the SPAD sensor described in the fourth embodiment is applied to the semiconductor device of this embodiment.
  • the avalanche photodiode 410 shown in FIG. and other peripheral circuits By using a structure in which three members are laminated, it is possible to increase the size of the quench element 407 and the inverter circuit 408 that constitute the SPAD compared to a semiconductor device in which two members are laminated, and to reduce manufacturing variations of the element. and noise reduction effects can be expected.
  • a negative high voltage power supply is supplied to the first semiconductor substrate 1701A in order to avalanche-multiply electrons generated by photoelectric conversion.
  • the elements arranged on the second semiconductor substrate 170A are generally operated at a higher voltage than the elements arranged on the third semiconductor substrate 1703A. Therefore, the absolute values of the voltages supplied to each substrate have the following relationship.
  • the magnitude relationship of the voltages supplied to each substrate can also be shown as follows.
  • the protection circuit can be designed according to the optimum design rule set for each member. Therefore, it is possible to achieve both suppression of wiring reliability deterioration and pn junction breakdown and optimization of the circuit area.
  • This configuration is just an example, and the relationship between the types of elements arranged on each substrate and the supplied voltage is not limited to this.
  • a configuration in which an element other than the avalanche photodiode is arranged in the first member 1701, or a configuration in which the quench element 407 and part of the inverter circuit 408 are arranged in the third member 1703 may be employed.
  • FIG. 20A to 20D and 21 The structure of the semiconductor device according to the seventh embodiment of the present invention will be described with reference to FIGS. 20A to 20D and 21.
  • FIG. The seventh embodiment is a semiconductor device having three substrates like the sixth embodiment, and the bonding method of each member is also the same as the sixth embodiment. This embodiment will be described mainly focusing on differences from the sixth embodiment.
  • This embodiment is characterized in that the second protection circuit and the third protection circuit are arranged on the same member.
  • FIG. 20A to 20D are plan views of the semiconductor device according to the seventh embodiment.
  • a first member 1801, a second member 1802 and a third member 1803 are laminated in this order as shown in FIG. 20A.
  • FIG. 20B shows the arrangement of the elements on the first member 1801.
  • a first pad 1804 , a first protection circuit 1807 and a first internal circuit 1810 are disposed on the first member 1801 .
  • openings are provided through the first member 1801 toward the second pads 1805 and the third pads 1806 located on the third member 1803 .
  • FIG. 20C shows the placement of the elements on the second member 1802 .
  • FIG. 20D shows the arrangement of the elements on the third member 1803.
  • a second pad 1805 , a third pad 1806 , a second protection circuit 1808 , a third protection circuit 1809 and a third internal circuit 1812 are disposed on the third member 1803 .
  • FIG. 21 is a cross-sectional view of the semiconductor device taken along dashed line FF' shown in FIGS. 20B to 20D.
  • the method of laminating each member is the same as in the sixth embodiment, but the point that the second pad 1805 and the second protection circuit 1808 are arranged on the third member 1803 is different from the sixth embodiment. .
  • both the second pad 1805 and the second protection circuit 1808 are arranged on the third member 1803 in FIG. 21, for example, the second protection circuit 1808 is arranged on the second member 1802 and the second pad 1805 It may be arranged in three members 1803 .
  • the magnitude relationship of the voltages supplied to each substrate can also be shown as follows.
  • the voltage supplied to the first pad 1804 is approximately ⁇ 30 V
  • the voltage supplied to the second pad 1805 is approximately 3.3 V
  • the voltage supplied to the third pad 1806 is approximately 1.1 V. do.
  • There is no large difference between the voltages supplied to the second pad 1805 and the third pad 1806, and the design rule of the wiring process of the second member 1802 and the third member 1803 to which the voltage is supplied from each pad and the withstand voltage of the pn junction It is thought that there will not be a big difference. Therefore, when both the second pad 1805 and the second protection circuit 1808 are arranged on the same substrate, there are demerits such as the inability to optimize the pn junction, wiring width, and space, but the effect is small.
  • the second pad 1805 and the third pad 1806 can be manufactured in the same process.
  • the semiconductor device according to the seventh embodiment can be manufactured with fewer process steps than the sixth embodiment. be.
  • FIG. 8 embodiment is a semiconductor device composed of three members like the sixth and seventh embodiments, but is characterized in that the members are laminated in a different method.
  • 22A to 22D are plan views of the semiconductor device according to the eighth embodiment.
  • FIG. 22A a first member 1901, a second member 1902 and a third member 1903 are laminated in this order.
  • FIG. 22B shows the arrangement of the elements on the first member 1901.
  • a first pad 1904 a first protection circuit 1907 and a first internal circuit 1910 are disposed on the first member 1901 .
  • openings are provided through the second member 1902 toward the second pads 1905 and the third pads 1906 disposed on the second member 1902 .
  • FIG. 22C shows the placement of elements on the second member 1902 .
  • a second pad 1905 , a third pad 1906 and a second internal circuit 1911 are arranged on the second member 1902 .
  • neither pads nor protective elements are arranged on the third member 1903, and the third internal circuit 1912 is arranged.
  • FIG. 23 is a cross-sectional view of the semiconductor device taken along dashed line GG' shown in FIGS. 22B to 22D.
  • the first wiring layer 1901B and the second wiring layer 1902B are bonded together, and the second semiconductor substrate 1901A and the third wiring layer 1903B are bonded together.
  • the semiconductor device according to the eighth embodiment includes, from the top in FIG. 1903A.
  • the first wiring layer 1901B and the second wiring layer 1902B are electrically connected via, for example, a substrate joint portion 1913, and the second semiconductor substrate 1902A and the third wiring layer 1903B are electrically connected via, for example, a through-substrate contact portion 1914. electrically connected.
  • the first protection circuit 1907 is arranged on the first semiconductor substrate 1901A
  • the second protection circuit 1908 and the third protection circuit 1909 are arranged on the second semiconductor substrate 1902A.
  • 22A to 22D and 23 the second pad 1905 and the second protection circuit 1907, and the third pad 1906 and the third protection circuit 1909 do not overlap when viewed from above the main surface of the first semiconductor substrate 1901A. Although they are arranged in regions, they may be arranged in overlapping regions.
  • FIG. 24 is a block diagram showing a schematic configuration of a photoelectric conversion system according to this embodiment.
  • the photoelectric conversion devices described in the first to sixth embodiments can be applied to various photoelectric conversion systems.
  • Examples of applicable photoelectric conversion systems include digital still cameras, digital camcorders, surveillance cameras, copiers, facsimiles, mobile phones, vehicle-mounted cameras, and observation satellites.
  • a camera module including an optical system such as a lens and an imaging device is also included in the photoelectric conversion system.
  • FIG. 24 illustrates a block diagram of a digital still camera as an example of these.
  • the photoelectric conversion system illustrated in FIG. 24 includes an imaging device 1004 that is an example of a photoelectric conversion device, and a lens 1002 that forms an optical image of a subject on the imaging device 1004 . Furthermore, it has an aperture 1003 for varying the amount of light passing through the lens 1002 and a barrier 1001 for protecting the lens 1002 .
  • a lens 1002 and a diaphragm 1003 are an optical system for condensing light onto an imaging device 1004 .
  • the imaging device 1004 is a photoelectric conversion device according to any of the above embodiments, and converts an optical image formed by the lens 1002 into an electrical signal.
  • the photoelectric conversion system also has a signal processing unit 1007 that is an image generation unit that generates an image by processing an output signal output from the imaging device 1004 .
  • a signal processing unit 1007 performs an operation of performing various corrections and compressions as necessary and outputting image data.
  • the signal processing unit 1007 may be formed on the semiconductor substrate on which the imaging device 1004 is provided, or may be formed on a semiconductor substrate separate from the imaging device 1004 .
  • the photoelectric conversion system further includes a memory unit 1010 for temporarily storing image data, and an external interface unit (external I/F unit) 1013 for communicating with an external computer or the like. Further, the photoelectric conversion system includes a recording medium 1012 such as a semiconductor memory for recording or reading image data, and a recording medium control interface section (recording medium control I/F section) 1011 for recording or reading from the recording medium 1012. have Note that the recording medium 1012 may be built in the photoelectric conversion system or may be detachable.
  • the photoelectric conversion system has an overall control/calculation unit 1009 that controls various calculations and the entire digital still camera, and a timing generation unit 1008 that outputs various timing signals to the imaging device 1004 and signal processing unit 1007 .
  • the timing signal and the like may be input from the outside, and the photoelectric conversion system may have at least the imaging device 1004 and the signal processing unit 1007 that processes the output signal output from the imaging device 1004 .
  • the imaging device 1004 outputs the imaging signal to the signal processing unit 1007 .
  • a signal processing unit 1007 performs predetermined signal processing on the imaging signal output from the imaging device 1004 and outputs image data.
  • a signal processing unit 1007 generates an image using the imaging signal.
  • a photoelectric conversion system that applies the photoelectric conversion device (imaging device) of any of the above embodiments can be realized.
  • FIGS. 25A and 25B are diagrams showing the configurations of the photoelectric conversion system and the moving body of this embodiment.
  • FIG. 25A shows an example of a photoelectric conversion system for an in-vehicle camera.
  • the photoelectric conversion system 1300 has an imaging device 1310 .
  • the imaging device 1310 is the photoelectric conversion device described in any of the above embodiments.
  • the photoelectric conversion system 1300 includes an image processing unit 1312 that performs image processing on a plurality of image data acquired by the imaging device 1310, and a parallax (phase difference of the parallax image) from the plurality of image data acquired by the photoelectric conversion system 1300. It has a parallax acquisition unit 1314 that performs calculation.
  • the photoelectric conversion system 1300 also includes a distance acquisition unit 1316 that calculates the distance to the object based on the calculated parallax, and a collision determination unit that determines whether there is a possibility of collision based on the calculated distance. 1318 and .
  • the parallax acquisition unit 1314 and the distance acquisition unit 1316 are examples of distance information acquisition means for acquiring distance information to the target object. That is, the distance information is information related to parallax, defocus amount, distance to the object, and the like.
  • the collision determination unit 1318 may use any of these distance information to determine the possibility of collision.
  • the distance information acquisition means may be implemented by specially designed hardware, or may be implemented by a software module. Also, it may be realized by FPGA (Field Program Ammable Gate ArrAy), ASIC (Application Specific Integrated Circuit), etc., or by a combination thereof.
  • the photoelectric conversion system 1300 is connected to a vehicle information acquisition device 1320, and can acquire vehicle information such as vehicle speed, yaw rate, and steering angle.
  • the photoelectric conversion system 1300 is also connected to a control ECU 1330 which is a control unit that outputs a control signal for generating a braking force to the vehicle based on the determination result of the collision determination unit 1318 .
  • the photoelectric conversion system 1300 is also connected to an alarm device 1340 that issues an alarm to the driver based on the determination result of the collision determination section 1318 . For example, if the collision determination unit 1318 determines that there is a high probability of collision, the control ECU 1330 performs vehicle control to avoid collisions and reduce damage by applying the brakes, releasing the accelerator, or suppressing the engine output.
  • the alarm device 1340 warns the user by sounding an alarm such as sound, displaying alarm information on the screen of a car navigation system, or vibrating a seat belt or steering wheel.
  • the photoelectric conversion system 1300 captures an image of the surroundings of the vehicle, for example, the front or rear.
  • FIG. 25B shows a photoelectric conversion system for capturing an image in front of the vehicle (imaging range 1350).
  • a vehicle information acquisition device 1320 sends an instruction to the photoelectric conversion system 1300 or imaging device 1310 .
  • the photoelectric conversion system can be applied not only to vehicles such as automobiles, but also to moving bodies (moving devices) such as ships, aircraft, and industrial robots.
  • the present invention can be applied not only to mobile objects but also to devices that widely use object recognition, such as intelligent transportation systems (ITS).
  • ITS intelligent transportation systems
  • FIG. 26 is a block diagram showing a configuration example of a distance image sensor, which is the photoelectric conversion system of this embodiment.
  • the distance image sensor 1401 comprises an optical system 1407, a photoelectric conversion device 1408, an image processing circuit 1404, a monitor 1405, and a memory 1406.
  • the distance image sensor 1401 receives light (modulated light or pulsed light) projected from the light source device 1409 toward the object and reflected by the surface of the object, thereby producing a distance image corresponding to the distance to the object. can be obtained.
  • the optical system 1407 includes one or more lenses, guides image light (incident light) from a subject to the photoelectric conversion device 1408, and forms an image on the light receiving surface (sensor portion) of the photoelectric conversion device 1408.
  • the photoelectric conversion device of each embodiment described above is applied as the photoelectric conversion device 1408 , and a distance signal indicating the distance obtained from the received light signal output from the photoelectric conversion device 1408 is supplied to the image processing circuit 1404 .
  • the image processing circuit 1404 performs image processing to construct a distance image based on the distance signal supplied from the photoelectric conversion device 1408 .
  • a distance image (image data) obtained by the image processing is supplied to the monitor 1405 to be displayed, or supplied to the memory 1406 to be stored (recorded).
  • the range image sensor 1401 configured in this way, by applying the above-described photoelectric conversion device, it is possible to obtain, for example, a more accurate range image as the characteristics of the pixels are improved.
  • FIG. 27 is a diagram showing an example of a schematic configuration of an endoscopic surgery system, which is the photoelectric conversion system of this embodiment.
  • FIG. 27 illustrates a state in which an operator (doctor) 1131 is performing surgery on a patient 1132 on a patient bed 1133 using an endoscopic surgery system 1150 .
  • the endoscopic surgery system 1150 is composed of an endoscope 1100, a surgical tool 1110, and a cart 1134 loaded with various devices for endoscopic surgery.
  • An endoscope 1100 is composed of a lens barrel 1101 whose distal end is inserted into the body cavity of a patient 1132 and a camera head 1102 connected to the proximal end of the lens barrel 1101 .
  • the illustrated example shows an endoscope 1100 configured as a so-called rigid endoscope having a rigid lens barrel 1101, but the endoscope 1100 may be configured as a so-called flexible endoscope having a flexible lens barrel. good.
  • the tip of the lens barrel 1101 is provided with an opening into which the objective lens is fitted.
  • a light source device 1203 is connected to the endoscope 1100, and light generated by the light source device 1203 is guided to the tip of the lens barrel 1101 by a light guide extending inside the lens barrel 1101, whereupon the objective lens through the body cavity of the patient 1132 toward the object to be observed.
  • the endoscope 1100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and a photoelectric conversion device are provided inside the camera head 1102, and the reflected light (observation light) from the observation target is focused on the photoelectric conversion device by the optical system.
  • the photoelectric conversion device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the photoelectric conversion device the photoelectric conversion device described in each of the above embodiments can be used.
  • the image signal is transmitted to a camera control unit (CCU: CAmerA Control Unit) 1135 as RAW data.
  • the CCU 1135 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 1100 and the display device 1136 in an integrated manner. Further, the CCU 1135 receives an image signal from the camera head 1102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 1136 displays an image based on the image signal subjected to image processing by the CCU 1135 under the control of the CCU 1135 .
  • the light source device 1203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies the endoscope 1100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 1137 is an input interface for the endoscopic surgery system 1150.
  • the user can input various information and instructions to the endoscopic surgery system 1150 via the input device 1137 .
  • the treatment instrument control device 1138 controls driving of the energy treatment instrument 1112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the light source device 1203 that supplies irradiation light to the endoscope 1100 for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-sharing manner, and by controlling the drive of the imaging device of the camera head 1102 in synchronization with the irradiation timing, each of the RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging device.
  • the driving of the light source device 1203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the driving of the imaging device of the camera head 1102 in synchronism with the timing of the change in the intensity of the light to acquire images in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 1203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • Special light observation utilizes the wavelength dependence of light absorption in body tissues. Specifically, a predetermined tissue such as a blood vessel on the surface of the mucous membrane is imaged with high contrast by irradiating light with a narrower band than the irradiation light (that is, white light) used during normal observation.
  • irradiation light that is, white light
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • body tissue is irradiated with excitation light and fluorescence from the body tissue is observed, or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the fluorescence wavelength of the reagent is observed in the body tissue. It is possible to obtain a fluorescent image by irradiating excitation light corresponding to .
  • the light source device 1203 can be configured to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 28A illustrates glasses 1600 (smart glasses) that are the photoelectric conversion system of this embodiment.
  • Glasses 1600 have a photoelectric conversion device 1602 .
  • the photoelectric conversion device 1602 is the photoelectric conversion device described in each of the above embodiments.
  • a display device including a light emitting device such as an OLED or an LED may be provided on the rear surface side of the lens 1601 .
  • One or more photoelectric conversion devices 1602 may be provided. Further, a plurality of types of photoelectric conversion devices may be used in combination.
  • the arrangement position of the photoelectric conversion device 1602 is not limited to that shown in FIG. 28A.
  • the spectacles 1600 further include a control device 1603 .
  • the control device 1603 functions as a power source that supplies power to the photoelectric conversion device 1602 and the display device. Further, the control device 1603 controls operations of the photoelectric conversion device 1602 and the display device.
  • An optical system for condensing light onto the photoelectric conversion device 1602 is formed in the lens 1601 .
  • FIG. 28B illustrates glasses 1610 (smart glasses) according to one application example.
  • the glasses 1610 have a control device 1612, and the control device 1612 is equipped with a photoelectric conversion device corresponding to the photoelectric conversion device 1602 and a display device.
  • a photoelectric conversion device in the control device 1612 and an optical system for projecting light emitted from the display device are formed in the lens 1611 , and an image is projected onto the lens 1611 .
  • the control device 1612 functions as a power source that supplies power to the photoelectric conversion device and the display device, and controls the operation of the photoelectric conversion device and the display device.
  • the control device may have a line-of-sight detection unit that detects the line of sight of the wearer.
  • Infrared rays may be used for line-of-sight detection.
  • the infrared light emitting section emits infrared light to the eyeballs of the user who is gazing at the display image.
  • a captured image of the eyeball is obtained by detecting reflected light of the emitted infrared light from the eyeball by an imaging unit having a light receiving element.
  • the user's line of sight to the displayed image is detected from the captured image of the eyeball obtained by capturing infrared light.
  • Any known method can be applied to line-of-sight detection using captured images of eyeballs.
  • line-of-sight detection processing is performed based on the pupillary corneal reflection method.
  • the user's line of sight is detected by calculating a line of sight vector representing the orientation (rotational angle) of the eyeball based on the pupil image and the Purkinje image included in the captured image of the eyeball using the pupillary corneal reflection method. be.
  • the display device of the present embodiment may have a photoelectric conversion device having a light receiving element, and may control the display image of the display device based on the user's line-of-sight information from the photoelectric conversion device.
  • the display device determines a first visual field area that the user gazes at and a second visual field area other than the first visual field area, based on the line-of-sight information.
  • the first viewing area and the second viewing area may be determined by the control device of the display device, or may be determined by an external control device.
  • the display resolution of the first viewing area may be controlled to be higher than the display resolution of the second viewing area. That is, the resolution of the second viewing area may be lower than that of the first viewing area.
  • the display area has a first display area and a second display area different from the first display area. may be determined.
  • the first viewing area and the second viewing area may be determined by the control device of the display device, or may be determined by an external control device.
  • the resolution of areas with high priority may be controlled to be higher than the resolution of areas other than areas with high priority. In other words, the resolution of areas with relatively low priority may be lowered.
  • AI may be used to determine the first field of view area and areas with high priority.
  • the AI is a model configured to estimate the angle of the line of sight from the eyeball image and the distance to the object ahead of the line of sight, using the image of the eyeball and the direction in which the eyeball of the image was actually viewed as training data. It's okay.
  • the AI program may be owned by the display device, the photoelectric conversion device, or the external device. If the external device has it, it is communicated to the display device via communication.
  • Smart glasses can display captured external information in real time.
  • the photoelectric conversion systems shown in the ninth and tenth embodiments are examples of photoelectric conversion systems to which the photoelectric conversion device can be applied, and the photoelectric conversion device of the present invention can be applied.
  • the photoelectric conversion system is not limited to the configurations shown in FIGS. 24 to 25B. The same applies to the ToF system shown in the eleventh embodiment, the endoscope shown in the twelfth embodiment, and the smart glasses shown in the thirteenth embodiment.
  • the present disclosure has the following configuration.
  • (Configuration 1) a first semiconductor substrate; a second semiconductor substrate stacked on the first semiconductor substrate; a first pad for externally inputting a first power supply voltage for driving elements formed on the first semiconductor substrate; a second pad for externally inputting a second power supply voltage for driving elements formed on a second semiconductor substrate; a first protection circuit arranged on the first semiconductor substrate; a second protection circuit, wherein the first power supply voltage is higher than the second power supply voltage, the first protection circuit is electrically connected to the first pad, and the second protection circuit is connected to the A semiconductor device electrically connected to a second pad.
  • composition 3 The semiconductor device according to structure 1 or structure 2, wherein a gate oxide film of a transistor included in the first protection circuit is thicker than a gate oxide film of a transistor included in the second protection circuit.
  • Composition 4 The semiconductor device according to any one of configurations 1 to 3, wherein the first protection circuit and the second protection circuit do not overlap in plan view.
  • Composition 5 a first wiring structure arranged between the first semiconductor substrate and the second semiconductor substrate; a second wiring structure arranged between the first wiring structure and the second semiconductor substrate; 5.
  • composition 6 The semiconductor device according to structure 5, wherein the first pad and the second pad are arranged in the same layer as the first wiring layer.
  • composition 7 The semiconductor device according to structure 5, wherein the first pad is arranged in the same layer as the first wiring layer, and the second pad is arranged in the same layer as the second wiring layer.
  • composition 8 8. The semiconductor device of any one of configurations 6 and 7, wherein a second opening is formed over a portion of the second wiring layer.
  • the first wiring structure includes a first insulating layer
  • the second wiring structure includes a second insulating layer
  • the first wiring structure and the second wiring structure are the first insulating layer and the second insulating layer.
  • composition 11 11. The semiconductor device according to any one of structures 5 to 10, wherein the second wiring included in the second wiring layer is electrically connected to an element formed on the second semiconductor substrate.
  • composition 12 the first protection circuit is electrically connected between the first pad and a reference potential wiring; 12.
  • composition 13 The semiconductor device of arrangement 12, wherein the reference potential wiring is a ground wiring.
  • composition 14 14. The semiconductor device according to Structure 12 or Structure 13, wherein the reference potential wiring is formed on either one of the first semiconductor substrate and the second semiconductor substrate.
  • composition 15 15. The semiconductor device according to any one of structures 1 to 14, wherein the elements formed on the first semiconductor substrate include photoelectric conversion elements.
  • composition 16 16. The semiconductor device according to configuration 15, wherein the first semiconductor substrate has at least part of a circuit for reading out signals based on the charges of the photoelectric conversion elements.
  • composition 17 16. The semiconductor device according to configuration 15, wherein the photoelectric conversion element is an avalanche photodiode to which the first power supply voltage is input.
  • composition 18 18. The semiconductor device according to any one of structures 1 to 17, wherein the thickness of the first semiconductor substrate is thinner than the thickness of the second semiconductor substrate.
  • composition 19 The number of wiring layers arranged between the wiring layer on which the first pads are arranged and the first protection circuit is the number of wirings arranged between the wiring on which the second pads are arranged and the second protection circuit. 6. The semiconductor device of arrangement 5, wherein the number of layers is less than or equal to the number of layers.
  • Composition 21 a first wiring structure laminated on the first semiconductor substrate; a second wiring structure laminated on the second semiconductor substrate; a third wiring structure laminated on the third semiconductor substrate; a second wiring layer included in the second wiring structure; and a third wiring layer included in the third wiring structure, wherein the first pad is the first wiring layer, the second pad is arranged in the same layer as the second wiring layer, and the third pad is arranged in the same layer as the third wiring layer.
  • Composition 22 a first wiring structure laminated on the first semiconductor substrate; a second wiring structure laminated on the second semiconductor substrate; a third wiring structure laminated on the third semiconductor substrate; a second wiring layer included in the second wiring structure; and a third wiring layer included in the third wiring structure, wherein the first pad is the first wiring 21.
  • composition 23 A photoelectric conversion system comprising: the semiconductor device according to any one of structures 1 to 22; and a signal processing unit that generates an image using a signal output from the semiconductor device.
  • composition 24 A moving body including the semiconductor device according to any one of configurations 1 to 22, further comprising a control section for controlling movement of the moving body using a signal output from the semiconductor device.

Abstract

第１半導体基板と、前記第１半導体基板に積層される第２半導体基板と、前記第１半導体基板に形成された素子を駆動する第１電源電圧が外部から入力される第１パッドと、前記第２半導体基板に形成された素子を駆動する第２電源電圧が外部から入力される第２パッドと、前記第１半導体基板に配置された第１保護回路と、前記第２半導体基板に配置された第２保護回路と、を有し、前記第１電源電圧は前記第２電源電圧よりも高く、前記第１保護回路は前記第１パッドに接続され、前記第２保護回路は前記第２パッドに接続されることを特徴とする、半導体デバイス。

Description

半導体デバイス、光電変換システム、移動体
　本発明は、半導体デバイス、光電変換システム、移動体に関する。
　複数の基板が積層された半導体デバイスにおいて、基板に保護回路を形成して外部から印加された静電気などの外来ノイズを適切な経路で逃がすことによって、故障が生じにくい構成が提案されている。
　高電圧で駆動される素子が配された基板（以下高電圧基板とも表記する）と、低電圧で駆動される素子が配された基板（以下低電圧基板とも表記する）とを積層して半導体デバイスを構成する場合がある。特許文献１では、積層された基板の一方のみに静電気保護回路を形成するデバイス構成が提案されている。
特開２０１３－１８２９４１号
　高電圧基板と低電圧基板とを積層した半導体デバイスにおいて、特開２０１３－１８２９４１号の構成に従って低電圧基板のみに保護回路を形成した場合、高電圧基板用の静電気保護回路も低電圧基板に形成される。そのため、低電圧基板や低電圧基板に設けられた配線に高電圧で駆動される素子を駆動する高電圧が印加され、配線信頼性の低下やｐｎ接合のブレークダウンの発生が懸念される。一方で、高電圧基板のみに保護回路を形成した場合、回路面積が増加する可能性がある。
　本発明の一つの側面は、半導体デバイスであって、第１半導体基板と、前記第１半導体基板に積層される第２半導体基板と、前記第１半導体基板に形成された素子を駆動する第１電源電圧が外部から入力される第１パッドと、前記第２半導体基板に形成された素子を駆動する第２電源電圧が外部から入力される第２パッドと、前記第１半導体基板に配置された第１保護回路と、前記第２半導体基板に配置された第２保護回路と、を有し、前記第１電源電圧は前記第２電源電圧よりも高く、前記第１保護回路は前記第１パッドに電気的に接続され、前記第２保護回路は前記第２パッドに電気的に接続されることを特徴とする。
　本発明によれば、配される素子の駆動電圧が異なる基板を積層した半導体デバイスにおいて、各基板に配された素子に適した保護回路を設けることが可能である。
第１の実施形態にかかる半導体デバイスの等価回路図である。 第１の実施形態に係る半導体デバイスの平面図である。 第１の実施形態に係る半導体デバイスの平面図である。 第１の実施形態に係る半導体デバイスの平面図である。 第１の実施形態に係る半導体デバイスの平面図である。 第１の実施形態に係る半導体デバイスの断面図である。 第２の実施形態に係る半導体デバイスの平面図である。 第２の実施形態に係る半導体デバイスの平面図である。 第２の実施形態に係る半導体デバイスの断面図である。 第３の実施形態に係る半導体デバイスの平面図である。 第３の実施形態に係る半導体デバイスの平面図である。 第３の実施形態に係る半導体デバイスの画素の回路図である。 第３の実施形態に係る半導体デバイスの断面図である。 第４の実施形態に係る半導体デバイスの平面図である。 第４の実施形態に係る半導体デバイスの平面図である。 第４の実施形態に係る半導体デバイスの画素の回路図である。 第４の実施形態に係る半導体デバイスの断面図である。 第５の実施形態に係る半導体デバイスの断面図である。 第５の実施形態に係る半導体デバイスの断面図である。 第５の実施形態に係る半導体デバイスの断面図である。 第５の実施形態に係る半導体デバイスの断面図である。 第５の実施形態に係る半導体デバイスの平面図である。 第５の実施形態に係る半導体デバイスの平面図である。 第６の実施形態に係る半導体デバイスの平面図である。 第６の実施形態に係る半導体デバイスの平面図である。 第６の実施形態に係る半導体デバイスの平面図である。 第６の実施形態に係る半導体デバイスの平面図である。 第６の実施形態に係る半導体デバイスの断面図である。 第７の実施形態に係る半導体デバイスの平面図である。 第７の実施形態に係る半導体デバイスの平面図である。 第７の実施形態に係る半導体デバイスの平面図である。 第７の実施形態に係る半導体デバイスの平面図である。 第７の実施形態に係る半導体デバイスの断面図である。 第８の実施形態に係る半導体デバイスの平面図である。 第８の実施形態に係る半導体デバイスの平面図である。 第８の実施形態に係る半導体デバイスの平面図である。 第８の実施形態に係る半導体デバイスの平面図である。 第８の実施形態に係る半導体デバイスの断面図である。 第９の実施形態にかかる光電変換システムの機能ブロック図である。 第１０の実施形態にかかる光電変換システムの機能ブロック図である。 第１０の実施形態にかかる光電変換システムの機能ブロック図である。 第１１の実施形態にかかる光電変換システムの機能ブロック図である。 第１２の実施形態にかかる光電変換システムの機能ブロック図である。 第１３の実施形態にかかる光電変換システムの機能ブロック図である。 第１３の実施形態にかかる光電変換システムの機能ブロック図である。
　以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。
　以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明では、必要に応じて特定の方向や位置を示す用語（例えば、「上」、「下」、「右」、「左」及び、それらの用語を含む別の用語）を用いる。それらの用語の使用は図面を参照した実施形態の理解を容易にするためであって、それらの用語の意味によって本発明の技術的範囲が限定されるものではない。
　本明細書において、平面視とは、半導体層の光入射面に対して垂直な方向から視ることである。また、断面視とは、半導体層の光入射面と垂直な方向における面をいう。なお、微視的に見て半導体層の光入射面が粗面である場合は、巨視的に見たときの半導体層の光入射面を基準として平面視を定義する。
　本明細書において、単に「不純物濃度」という用語が使われた場合、逆導電型の不純物によって補償された分を差し引いた正味の不純物濃度を意味している。つまり、「不純物濃度」とは、ＮＥＴドーピング濃度を指す。Ｐ型の添加不純物濃度がＮ型の添加不純物濃度より高い領域はＰ型半導体領域である。反対に、Ｎ型の添加不純物濃度がＰ型の添加不純物濃度より高い領域はＮ型半導体領域である。
　また、本明細書において「部材Ａと部材Ｂとを電気的に接続する」と記載した場合、部材Ａと部材Ｂとが直接接続される場合に限られない。例えば部材Ａと部材Ｂとの間に別の部材Ｃが接続されていたとしても、電気的に接続されていればよい。
　（第１の実施形態）
　図１から図４を用いて本発明の第１の実施形態に係る半導体デバイスの構造を説明する。
　図１は第１の実施形態に係る半導体デバイスの模式図である。第１の実施形態に係る半導体デバイスは、第１パッド１０１Ａ、第２パッド１０１Ｂ、第１保護回路１０２Ａ、第２保護回路１０２Ｂ、第１基準電位線１０３Ａ、第２基準電位線１０３Ｂ、第１内部回路１０４Ａ、第２内部回路１０４Ｂを有する。
　第１パッド１０１Ａ、第２パッド１０１Ｂは、半導体デバイス内で生じた信号を外部に出力するパッドや、半導体デバイスの回路を駆動するために外部から供給される電圧などが入力されるパッドである。例えば第１パッドには第１電源電圧が入力され、第２パッドには第２電源電圧が入力される。
　第１保護回路１０２Ａは第１パッド１０１Ａから入力される静電気やサージ電圧といった外来ノイズから内部回路を保護するための回路であり、第２保護回路１０２Ｂは第２パッド１０１Ｂから入力される外来ノイズから内部回路を保護するための回路である。各保護回路は例えばダイオードやＧＡｔｅ　Ｇｒｏｕｎｄｅｄ　ＭＯＳ、ＲＣ　Ｔｒｉｇｇｅｒ　ＭＯＳ、またはこれらの素子の組み合わせによって構成される。
　第１基準電位線１０３Ａ、第２基準電位線１０３Ｂは基準電位が与えられた配線であり、例えば電源配線や接地配線である。ここで第１基準電位線１０３Ａ、第２基準電位線１０３Ｂは別々の配線であってもよく、同一の配線であってもよい。基準電位線の構成の詳細は後述する。
　第１内部回路１０４Ａ、第２内部回路１０４Ｂは、半導体デバイス内に設けられた回路であり、例えば外部からの信号を増幅するためのドライバー回路などを含んで構成される。
　第１保護回路１０２Ａは第１パッド１０１Ａと第１基準電位線１０３Ａとの間に接続され、第１内部回路１０４Ａは第１パッド１０１Ａに接続される。同様に、第２保護回路１０２Ｂは第２パッド１０１Ｂと第２基準電位線１０３Ｂとの間に接続され、第２内部回路１０４Ｂは第２パッド１０１Ｂに接続される。
　第１パッド１０１Ａに静電気などの外来ノイズが印加された場合、保護回路を介して第１基準電位線１０３Ａに電流が流れることで、第１内部回路１０４Ａに印加される電圧が所定の範囲にクランプされる。これにより、第１内部回路１０４Ａに大電圧が印加されることによる素子の破壊や故障を防止することが可能である。同様に、第２パッド１０１Ｂに静電気などの外来ノイズが印加された場合も、保護回路を介して第２基準電位線１０３Ｂに電流が流れ、第２内部回路１０４Ｂの故障を防止することが可能である。
　第１保護回路１０２Ａ、第２保護回路１０２Ｂは、図１に示した回路要素以外にも、例えば、抵抗や容量等の回路要素に接続されていてもよい。例えば第１パッド１０１Ａと第１保護回路１０２Ａ、あるいは第１保護回路１０２Ａと第１内部回路１０４Ａとの間に抵抗を接続することで、第１パッド１０４Ａから入力された電圧を降下させ、後段の回路へ印加される電圧の絶対値を小さくすることができる。
　図２Ａ、図２Ｂ及び図３Ａ、図３Ｂは第１の実施形態に係る保護回路の平面レイアウトの模式図である。
　本実施形態に係る半導体デバイスは図２Ａに示した第１部材１０５Ａと、図２Ｂに示した第２部材１０５Ｂとを含む。本実施形態において、第１パッド１０１Ａ、第２パッド１０１Ｂ、第１保護回路１０２Ａ、第１内部回路１０４Ａは第１部材１０５Ａ上に形成され、第２保護回路１０２Ｂ、第２内部回路１０４Ｂは第２部材１０５Ｂ上に形成される。第１部材１０５Ａと、第２部材１０５Ｂとは積層される。
　図２Ａにおいて、第１部材１０５Ａ上の第１保護回路１０２Ａは平面視で第１パッド１０１Ａと第１内部回路１０４Ａの間に配置される。図２Ｂにおいて、第２部材１０５Ｂ上の第２保護回路１０２Ｂは平面視で第１部材１０５Ａ上の第２パッド１０１Ｂと第２部材１０５Ｂ上の第２内部回路１０４Ｂとの間に配置されている。
　回路の配置はこれに限られず、例えば図３Ａ、図３Ｂに示したように第１保護回路１０２Ａ、第２保護回路１０２Ｂのそれぞれが平面視で第１パッド１０１Ａと第２パッド１０１Ｂとの間に配されるように配置しても良い。また、第１部材１０５Ａに配された第１保護回路１０２Ａと第２部材１０５Ｂに配された第２保護回路１０２Ｂとが平面視で重なるように配してもよい。
　図４は図２Ａ、図２Ｂに示した破線ＡＡ´における半導体デバイスの断面図である。
　本実施形態に係る半導体デバイスは第１半導体基板１００Ａと、第１配線構造１３０Ａとを有する第１部材１０５Ａと、第２半導体基板１００Ｂと、第２配線構造１３０Ｂとを有する第１部材１０５Ｂとが貼り合わされることによって構成されている。第１配線構造１３０Ａは配線１０７、１０８、１０９、１１４、ヴィア１１０、１１１、１１２、１１３、１１５を有する。第１配線構造１３０Ｂは配線１１７、１１８、１１９、ヴィア１１６、１２０、１２１、１２２、１２３を有する。
　第１半導体基板１００Ａ、第２半導体基板１００Ｂは例えばシリコン基板である。各基板には内部回路を構成するＭＯＳトランジスタや抵抗、容量、光電変換素子などの回路素子が形成される。
　第１部材１０５Ａと第２部材１０５Ｂは基板接合部１０６を介して電気的に接続されている。第１部材１０５Ａに含まれる第１配線構造１３０Ａ、第２部材１０５Ｂに含まれる第２配線構造１３０Ｂのそれぞれは複数の配線層とヴィア層とを含む。配線１０８と配線１０９は配線１０７、配線１１４が設けられた第１配線層とは異なる配線層に設けられた配線である。また、配線１１８と配線１１９は配線１１７が設けられた第２配線層とは異なる第３配線層に設けられた配線である。同様に、ヴィア１１０とヴィア１１２とはヴィア１１１とヴィア１１３とが設けられたヴィア層とは異なる同一のヴィア層に設けられ、ヴィア１２０とヴィア１２２とはヴィア１２１とヴィア１２３とが設けられたヴィア層とは異なる同一のヴィア層に設けられる。
　図４では、第１部材１０５Ａ、第２部材１０５Ｂはそれぞれ２層の配線層を有しているが、各部材の配線構造に含まれる配線層数およびヴィア層数はこれに限られず、任意に設定可能である。また、配線層に含まれる配線と、ヴィア層に含まれるヴィアは、例えば銅、アルミニウム、タングステン、チタンなどの金属で構成される。各配線層の間には例えばシリコン酸化膜、シリコン窒化膜、シリコン炭化膜などで構成された絶縁層が形成される。
　本実施形態において、第１パッド１０１Ａ、第２パッド１０１Ｂのそれぞれは同一の配線層に設けられている。そのため、第１パッド１０１Ａと第２パッド１０１Ｂとを同一工程で形成可能である。第１パッド１０１Ａは、第１半導体基板１０５Ａ側から半導体基板が開口された第１開口部によって第１部材中の配線１０７が露出されて構成されている。同様に、第２パッド１０１Ｂは第１半導体基板１００Ａ側から半導体基板が開口された第２開口部によって、配線１０７と同一の配線層に設けられた配線１１４が露出されて構成されている。パッドの構造はこれに限定されるものでなく、例えば第１半導体基板１００Ａ側から半導体基板を開口した開口部が第１部材１０５Ａを貫通し、第２部材１０５Ｂの第２配線構造１３０Ｂに含まれる配線層を外部に露出させてもよい。また、開口を第２半導体基板１００Ｂ側から形成してもよい。
　第１部材１０５Ａの第１半導体基板１００Ａ上には第１保護回路１０２Ａが形成され、第２部材１０５Ｂの第２半導体基板１００Ｂ上には第２保護回路１０２Ｂが形成される。図４では保護回路１０２Ａ、１０２Ｂのそれぞれをダイオードとして記載しているが、保護回路を構成する素子はこれに限られない。また、第１半導体基板１００Ａ、第２半導体基板１００Ｂ上に不図示のシリサイド構造などを備えていても良い。
　第１保護回路１０２Ａは配線１０７、１０８とヴィア１１０、１１１を介して第１パッド１０１Ａに接続される。図４には第１保護回路１０２Ａの端子のうち第１パッド１０１Ａに接続される端子しか図示していないが、第１保護回路１０２Ａのもう片方の端子は不図示の基準電位配線１０３Ａに接続される。
　第１内部回路１０４Ａは配線１０７、１０９とヴィア１１２、１１３を介して第１パッド１０１Ａに接続される。第１内部回路１０４Ａは基板接合部１０６を介して第２部材１０５Ｂと電気的に接続されても良い。
　第２保護回路１０２Ｂは配線１１４、１１７、１１８とヴィア１１５、１１６、１２０、１２１と基板接合部１０６を介して第２パッド１０１Ｂに接続される。図４には第２保護回路１０２Ｂの端子のうち第２パッド１０１Ｂに接続される端子しか図示していないが、第２保護回路１０２Ｂのもう片方の端子は不図示の基準電位配線１０３Ｂに接続される。
　第２内部回路１０４Ｂは配線１１４、１１７、１１９とヴィア１１５，１１６、１２２、１２３、基板接合部１０６を介して第２パッド１０１Ｂに接続される。
　基板接合部１０６は、例えばＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　ＶｉＡ）による接合でも良いし、ＣＣＢ（Ｃｕ－Ｃｕ－Ｂｏｎｄｉｎｇ）による接合でも良い。また、マイクロバンプによる接合でも良い。ＣＣＢによる接合の場合、接合面で第１配線構造の第１絶縁層と第２配線構造の第２絶縁層とが接触する部分と、第１配線構造の第１の金属部材と第２配線構造の第２の金属部材同士が接触する部分とが形成される。
　ここで、複数の半導体基板が積層された半導体デバイスにおいて、各基板に異なる電圧の電源が供給される場合を考える。一般に、供給される電源の電圧が高い程回路に流れる電流が大きくなり、エレクトロマイグレーションによる配線信頼性の低下や、ｐｎ接合のブレークダウンなどのリスクが高くなる。このリスクを低減するためには、配線幅や配線間スペース、不純物領域間のスペースを大きく設定することが有効である。そのため、基板ごとに配された素子を駆動する電源電圧が異なる複数の基板を積層する場合には、それぞれの基板に配された素子の使用電圧に合わせて、基板ごとに最適なデザインルールが設定される場合がある。なお、本明細書において高電圧とは例えば接地電位に対して絶対値で相対的に大きい電位となる電圧をいい、低電圧とは接地電位に対して絶対値で相対的に小さい電位となる電圧をいうものとする。
　先行文献では、複数の半導体基板を積層した場合に片側の基板のみに保護回路を形成するデバイス構成が提案されている。例えば、配された素子を駆動する電源の電圧が異なる基板同士を積層した半導体デバイスにおいて、先行文献に記載の構成に従って低電圧で駆動される素子が配された基板（低電圧基板）に保護回路を形成する。このとき、高電圧で駆動される素子が配された基板（高電圧基板）の素子を保護するための保護回路も低電圧基板のみに形成される。これにより、低電圧基板や低電圧基板に配された配線に高電圧が印加される。この結果、配線信頼性の低下やｐｎ接合のブレークダウンの発生が懸念される。一方で、高電圧基板のみに保護回路を形成した場合、低電圧基板の素子を保護するための保護回路を高電圧基板のデザインルールに従って設計する必要がある。この場合、配線幅や配線間スペース、不純物領域間のスペースが増大して、回路面積が増加する。
　そこで、本発明による半導体デバイスにおいては、高電圧が印加される保護回路は高電圧で駆動される素子が配された基板上に形成し、低電圧が印加される保護回路は低電圧で駆動される素子が配された基板上に形成する。このとき、高電圧が印加される保護回路は高電圧基板側のプロセスルールで形成され、低電圧基板に配された保護回路は低電圧基板側のプロセスルールで形成される。そのため、例えば高電圧が印加される保護回路のゲート酸化膜は耐圧の向上のため低電圧が印加される保護回路のゲート酸化膜と比較して厚くなる。また、高電圧基板に配された保護回路は、低電圧基板に配された保護回路と比較してソース・ドレインへのコンタクトやゲートに接続されたプラグが太い。さらに、保護回路を取り巻く絶縁分離の大きさも低電圧基板に配された保護回路に比べ高電圧基板に配された保護回路の方が大きくなっている。これにより、配線信頼性の低下やｐｎ接合のブレークダウンの抑制と、回路面積の最適化を両立することが可能である。
　なお、本実施形態の思想は２つの半導体基板の積層構造から成る半導体デバイスに限定されるものではなく、例えば３つ以上の半導体基板の積層構造から成る半導体デバイスに適用することも可能である。
　（第２の実施形態）
　図５Ａ、図５Ｂ及び図６を用いて本発明の第２の実施形態に係る半導体デバイスの構造を説明する。
　図５Ａ、図５Ｂは第２の実施形態に係る保護回路の平面レイアウト図である。本実施形態において半導体デバイスは図５Ａに示した第１部材２０５Ａと、図５Ｂに示した第２部材２０５Ｂとを含む。本実施形態において第１パッド２０１Ａ、第１保護回路２０２Ａ、第１内部回路２０４Ａは第１部材２０５Ａ上に形成される。また第２保護回路２０２Ｂ、第２内部回路２０４Ｂは第２部材２０５Ｂ上に形成される。図５Ａ、図５Ｂにおいて第１保護回路２０２Ａは平面視で第１パッド２０１Ａと第１内部回路２０３Ａとの間に配置され、第２保護回路２０２Ｂは平面視で第２パッド２０１Ｂと第２内部回路２０３Ｂとの間に配置されている。回路の配置はこれに限られず、図３Ａ、図３Ｂと同様に各保護回路を第１パッド２０１Ａと第２パッド２０１Ｂとの間に配置してもよい。また、第１保護回路２０２Ａと第２保護回路２０２Ｂとが平面視で重なるように配してもよい。
　図６は図５Ａ、図５Ｂに示した破線ＢＢ´における半導体デバイスの断面図である。本実施形態における半導体デバイスは第１半導体基板２００Ａと第１配線構造２３０Ａとを有する第１部材２０５Ａと、第２半導体基板２００Ｂと第２配線構造２３０Ｂとを有する第２部材２０５Ｂが貼り合わされることによって構成されている。本実施形態に係る半導体デバイスは、第１パッド２０１Ａを構成する配線が配された配線層と、第２パッド２０１Ｂを構成する配線が配された配線層とが異なる点で第１の実施形態と異なる。
　本実施形態において、第１パッド２０１Ａは、第１半導体基板２００Ａ側から半導体基板が開口され、第１部材２０５Ａの第１配線構造２３０Ａ中の配線２０７が露出されて構成されている。一方、第２パッド２０１Ｂは、第２半導体基板２００Ａ側から半導体基板を開口した開口部が第１部材２０５Ａを貫通し、第２部材２０５Ｂの第２配線構造２３０Ｂに含まれる配線２１７が露出されて構成されている。
　第１の実施形態では第１パッド１０１Ａ、第２パッド１０１Ｂが同一配線層に含まれる配線であるため、複数のパッドを同一行程で形成可能というメリットがあった。一方、第２パッド１０１Ｂと第２内部回路１０４Ｂは配線１１４、１１７、１１９、ヴィア１１５、１１６、１２２、１２３、基板接合部１０６を介して接続されるため、パッドから内部回路までの距離が大きくなる。そのため、配線抵抗が増加することによる電源電圧の降下や、信号の遅延などが生じる場合がある。一方、第２の実施形態に係る半導体デバイス構造においては第２パッド２０１Ｂが第２配線構造２３０Ｂ内の配線層に含まれる配線であるため、パッドから内部回路までの配線抵抗を抑制することができ、電源電圧の降下や信号の遅延などを抑制可能である。
　（第３の実施形態）
　図７Ａ～図９を用いて本発明の第３の実施形態に係る半導体デバイスの構造を説明する。第３の実施形態に係る半導体デバイスは内部回路の一部としてＣＭＯＳセンサを有している。図７Ａ、図７Ｂは第３の実施形態に係る保護回路の平面レイアウトの模式図である。
　本実施形態において半導体デバイスは図７Ａに示した第１部材３０５Ａと、図７Ｂに示した第２部材３０５Ｂとが貼り合わせされることで構成される。本実施形態において第１パッド３０１Ａ、第１保護回路３０２Ａ、ＣＭＯＳセンサ３１１は第１部材３０５Ａ上に形成される。また第２保護回路３０２Ｂ、内部回路３０４は第２部材３０５Ｂ上に形成される。内部回路３０４は、例えばＣＭＯＳセンサ３１１で生成された信号電荷を処理する処理回路である。
　図７Ａ、図７Ｂにおいて第１保護回路３０２Ａは第１パッド３０１ＡとＣＭＯＳセンサ３１１の間に配置され、第２保護回路３０２Ｂは第２パッド３０１Ｂと内部回路３０４の間に配置されている。回路の配置はこれに限られず、図３Ａ、図３Ｂと同様に各保護回路を第１パッド３０１Ａと第２パッド３０１Ｂとの間に配置しても良い。また、第１保護回路３０２Ａと第２保護回路３０２Ｂとが平面視で重なるように配してもよい。
　図８は図７Ａ、図７Ｂに示したＣＭＯＳセンサ３１１を構成する画素３１５の一例である。ＣＭＯＳセンサ３１１はアレイ状に配された画素３１５を含む。
　画素３１５は、フォトダイオード３０６、転送トランジスタ３０７、リセットトランジスタ３０８、増幅トランジスタ３０９、行選択トランジスタ３１０を含んで構成される。フォトダイオード３０６の出力端子は転送トランジスタ３０７のソース又はドレインの一方に接続され、他方はリセットトランジスタ３０８のソース又はドレインの一方と増幅トランジスタ３０９のゲートに接続される。増幅トランジスタのソース又はドレインの一方は行選択トランジスタ３１０のソース又はドレインの一方と接続される。リセットトランジスタ３０８、増幅トランジスタ３０９は共通の電源に接続されており、この電源は第１パッド３０１Ａから供給される。また、行選択トランジスタ３１０は垂直出力線に接続され、フォトダイオード３０６で得られた信号を、不図示のＡＤ変換回路や水平出力回路などから構成される内部回路に伝達する。
　ＣＭＯＳセンサ３１１を構成する画素３１５は第１半導体基板３００Ａ内にアレイ状に配置され、行選択トランジスタ３１０により選択されたセンサで得られた信号が第２半導体基板３００Ｂ内の内部回路３０４に伝達される。ＣＭＯＳセンサ３１１の構成要素３０６～３１０は全て半導体基板３００Ａに形成されてもよいし、一部を半導体基板３００Ｂに形成してもよい。
　図９は図７Ａ、図７Ｂに示した破線ＣＣ´における半導体デバイスの断面図である。本実施形態における半導体デバイスは第１半導体基板３００Ａと第１配線構造３３０Ａとを有する第１部材３０５Ａと、第２半導体基板３００Ｂと第２配線構造３３０Ｂとを有する第２部材３０５Ｂとが貼り合わされることによって構成されている。ここで第１パッド３０１Ａは第１半導体基板３００Ａ側から半導体基板が開口され、第１部材３０５Ａ中の第１配線構造３３０Ａの配線３１３が露出されることで構成されている。一方、第２パッド３０１Ｂは第１半導体基板３００Ａ側から第１部材３０５Ａを貫通する開口部が形成され、第２部材３０５Ｂ中の第２配線構造３３０Ｂの配線３２０が露出されることで構成されている。パッドの構成はこれに限られず、例えば第１の実施形態で示したように、第１パッド３０１Ａ、第２パッド３０１Ｂのそれぞれが同一の配線層に設けられていてもよい。
　本実施形態では、図４、図６における内部回路１０４Ａ、２０４Ａの一例としてＣＭＯＳセンサ３１１が形成されている。第１半導体基板３００Ａ内にフォトダイオード３０６を構成するｎ型半導体領域３２７と、転送トランジスタ３０７のドレインであるｎ型半導体領域３２８と、素子分離構造３２９とが配置されている。転送トランジスタ３０７はｎ型半導体領域３２７、３２８とゲート電極３３０で構成され、ｎ型半導体領域３２７で生成・蓄積された電荷は、ゲート電極３３０によってｎ型半導体領域３２８に転送される。ＣＭＯＳセンサ３１１の裏面側には、画素３１５のそれぞれに応じたカラーフィルタを含むカラーフィルタ層３３２と、マイクロレンズを含むマイクロレンズ層３３１が配置されている。図９では、前記マイクロレンズ層３３１側から光が入射する、いわゆる裏面照射型のＣＭＯＳセンサについて説明しているが、ＣＭＯＳセンサ３１１の構成はこれに限定されるものではない。
　ここでＣＭＯＳセンサ３１１が形成される第１半導体基板３０１Ａと内部回路が形成される第２半導体基板３０１Ｂとでは回路の動作電圧を変化させる場合がある。例えばＣＭＯＳセンサ３１１の感度向上のため第１半導体基板３０１Ａには高電圧を印加し、内部回路の高速動作のため第２半導体基板３０１Ｂには低電圧を印加する場合がある。
　本発明によれば、ＣＭＯＳセンサ３１１の動作のための電源電圧を供給する第１パッド３０１Ａに接続された第１保護回路３０２Ａは第１半導体基板３００Ａ上に形成される。一方、内部回路の駆動のための電圧を供給する第２パッド３０１Ｂに接続された第２保護回路３０２Ｂは第２半導体基板４００Ｂに形成される。この構成により、センサ動作用の高電圧電源による配線信頼性の低下やｐｎ接合のブレークダウンの抑制と、回路面積の最適化の両立が可能になる。
　（第４の実施形態）
　図１０Ａ～図１２を用いて本発明の第４の実施形態に係る半導体デバイスの構造を説明する。本実施形態は、図７Ａ、図７Ｂで説明したＣＭＯＳセンサ３０５の代わりにＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｌａｎｃｈｅ　Ｄｉｏｄｅ）４１０が形成されることを特徴とする。
　以下の説明において、アバランシェフォトダイオード（ＡＰＤ）のアノードを固定電位とし、カソード側から信号を取り出している。したがって、信号電荷と同じ極性の電荷を多数キャリアとする第１導電型の半導体領域とはＮ型半導体領域であり、信号電荷と異なる極性の電荷を多数キャリアとする第２導電型の半導体領域とはＰ型半導体領域である。なお、ＡＰＤのカソードを固定電位とし、アノード側から信号を取り出す場合でも本発明は成立する。この場合は、信号電荷と同じ極性の電荷を多数キャリアとする第１導電型の半導体領域はＰ型半導体領域であり、信号電荷と異なる極性の電荷を多数キャリアとする第２導電型の半導体領域とはＮ型半導体領域である。以下では、ＡＰＤの一方のノードを固定電位とする場合について説明するが、両方のノードの電位が変動してもよい。
　図１０Ａ、図１０Ｂは第４の実施形態に係る保護回路の平面レイアウトイメージである。本実施形態において半導体デバイスは図１０Ａに示した第１部材４０５Ａと、図１０Ｂに示した第２部材４０５Ｂとが貼り合わせされることで構成される。第１部材４０５Ａは第１半導体基板４００Ａと第１配線構造４３０Ａを含み、第２部材４０５Ｂは第２半導体基板４００Ｂと第２配線構造４３０Ｂを含む。
　本実施形態において第１パッド４０１Ａ、第１保護回路４０２Ａ、ＳＰＡＤセンサ４１０は第１部材４０５Ａ上に形成される。また第２保護回路４０２Ｂ、内部回路４０４は第２部材４０５Ｂ上に形成される。図１０Ａ、図１０Ｂにおいて第１保護回路４０２Ａは第１パッド４０１ＡとＳＰＡＤセンサ４１０との間に配置され、第２保護回路４０２Ｂは第２パッド４０１Ｂと内部回路４０４との間に配置されている。回路の配置はこれに限られず、図３Ａ、図３Ｂと同様に各保護回路を第１パッド４０１Ａと第２パッド４０１Ｂとの間に配置しても良いものとする。また、第１保護回路４０２Ａと第２保護回路４０２Ｂとが平面視で重なるように配してもよい。
　図１１は図１０Ａ、図１０Ｂに示したＳＰＡＤセンサ４１０の概要の一例である。ＳＰＡＤセンサ４１０は、アバランシェフォトダイオードであり、フォトダイオード４０６、クエンチ素子４０７、インバータ回路４０８、カウンタ回路４０９を含んで構成される。第１パッド４０１Ａには負極性の高電圧電源が供給され、フォトダイオード４０６中で光電変換されて発生した電子はアバランシェ増倍される。増幅された電子はインバータ回路４０８を介してパルスに整形され、カウンタ回路４０９に伝達される。１つのフォトダイオード４０６に対して１つのカウンタ回路４０９が接続されても良いし、複数のフォトダイオード４０６に対して１つのカウンタ回路４０９が接続されてもよい。また、これらの回路要素４０６～４０９は全て第１半導体基板４００Ａに形成されてもよく、一部の素子を第２半導体基板４００Ｂに形成してもよい。クエンチ素子４０７は抵抗素子でもよく、トランジスタでもよい。クエンチ素子の抵抗値は可変であってもよく、例えば周期的に抵抗値が変化する素子であってもよい。
　図１２は図１０Ａ、図１０Ｂに示した破線ＤＤ´における半導体デバイスの断面図である。本実施形態における半導体デバイスは第１半導体基板４００Ａと第１配線構造４３０Ａとを有する第１部材４０５Ａと第２半導体基板４００Ｂと第２配線構造４３０Ｂとを有する第２部材４０５Ｂとが貼り合わされることによって構成されている。ここで第１パッド４０１Ａは第１半導体基板４００Ａ側から半導体基板を開口し、第１部材４１０Ａ中の第１配線構造４３０Ａの配線４１２が露出されて構成される。一方第２パッド４０１Ｂは第１部材４０５Ａを貫通して開口部が設けられ、第２部材４０５Ｂの第２配線構造４３０Ｂ中の配線４１９が露出されて構成されている。第１の実施形態で示したように、第１パッド４０１Ａ、第２パッド４０１Ｂのそれぞれが同一配線層に設けられていてもよい。
　本実施形態では図４、図６における内部回路１０４Ａ、２０４Ａの一例として、あるいは図９におけるＣＭＯＳセンサの代わりにＳＰＡＤセンサ４１０が形成されている。図１２において、第１半導体基板４００Ａには図１１で示したフォトダイオード４０６と第１保護回路４０２Ａのみが形成されている。素子の配置はこれに限られず、回路要素４０７～４０９を第１半導体基板４００Ａに形成してもよい。また、ＳＰＡＤセンサ４１０の光入射面側には、複数のカラーフィルタを含むカラーフィルタ層４２８、複数のマイクロレンズを含むマイクロレンズ層４２９が配置される。図１２では、いわゆる裏面照射型のＳＰＡＤセンサについて説明しているが、本実施形態において説明するＳＰＡＤセンサの構成はあくまで例示であって限定されるものではない。
　ＳＰＡＤセンサ４１０では、フォトダイオード４０６に負極性の高電圧を印加して、光電変換で得た電荷をアバランシェ増倍する。そのため第１半導体基板４００Ａには高電圧が印加される。本発明の構成によれば、アバランシェ増倍用の負極性高電圧が印加される第１パッド４０１Ａに接続される第１保護回路４０２Ａは第１半導体基板４００Ａ上に形成される。一方、第１パッド４０１Ａと比較して低電圧が印加される第２パッド４０１Ｂに接続される第２保護回路４０２Ｂは第２半導体基板４００Ｂに形成される。この構成により、配線信頼性の低下やｐｎ接合のブレークダウンの抑止と、回路面積の最適化の両立が可能になる。
　（第５の実施形態）
　図１３から図１７Ｂまでを用いて本発明の第５の実施形態に係る半導体デバイスの構造を説明する。
　第１から第４までの実施形態では、低電圧基板と高電圧基板のそれぞれに保護素子が配されている。各基板に配された保護回路のそれぞれは端子の一方を各基板の内部回路に接続し、もう一方を基準電位線に接続する。このとき、基準電位線を各基板に配置すると面積効率が下がってしまう可能性がある。そこで、本実施形態では、低電圧基板に配された保護回路と、高電圧基板に配された保護回路のそれぞれに接続される基準電位線が積層された基板の一方に形成されることを特徴とする。
　基準電位線の配置のバリエーションを図１３から図１７Ｂまでを用いて説明する。
　図１３は、第１の実施形態に係る半導体デバイスの断面図である。高電圧基板の第１パッド１０１Ａと、低電圧基板の第２パッド１０１Ｂとが高電圧基板側の共通の配線層に設けられている。高電圧基板の第１保護回路１０２Ａの端子の一方と、低電圧基板の第２保護回路１０２Ｂの端子の一方は、低電圧基板側に配された共通の基準電位線１０３に接続されている。配線レイアウトの自由度が高い低電圧基板に基準配線１０３を配することで面積効率の向上が可能である。
　図１４は、第２の実施形態に係る半導体デバイスの断面図である。高電圧基板の第１パッド２０１Ａは高電圧基板側の配線層に設けられ、低電圧基板の第２パッド２０１Ｂは低電圧基板側の配線層に設けられている。高電圧基板の第１保護回路２０２Ａの端子の一方と、低電圧基板の第２保護回路２０２Ｂの端子の一方は、低電圧基板側に配された共通の基準電位線２３３に接続されている。この構成では第１パッド２０１Ａと第２パッド２０１Ｂとを各基板に配することでパッドから内部回路までの配線抵抗を抑制することができ、電源電圧の降下や信号の遅延などを抑制可能である。さらに、配線レイアウトの自由度が高い低電圧基板に基準配線１０３を配することで面積効率の向上が可能である。
　図１５は、第２の実施形態に係る半導体デバイスの断面図である。図１４と同様高電圧基板の第１パッド２０１Ａは高電圧基板側の配線層に設けられ、低電圧基板の第２パッド２０１Ｂは低電圧基板側の配線層に設けられている。高電圧基板の第１保護回路２０２Ａの端子の一方と、低電圧基板の第２保護回路２０２Ｂの端子の一方は、高電圧基板側に配された共通の基準電位線２４３に接続される点が図１４と異なっている。基準電位線２４３を高電圧基板に設けることにより、基準電位線２４３に接続された第１パッド２０１Ａや第１内部回路２０４Ａの電位変動が低電圧基板に伝播する可能性を低減できる。
　図１６は、第２の実施形態に係る半導体デバイスの断面図である。図１４、図１５と同様に高電圧基板の第１パッド２０１Ａは高電圧基板側の配線層に設けられ、低電圧基板の第２パッド２０１Ｂは低電圧基板側の配線層に設けられている。高電圧基板の第１保護回路２０２Ａの端子の一方と、低電圧基板の第２保護回路２０２Ｂの端子の一方は低電圧基板側に配された共通の基準電位線２５３に接続されている。さらに、低電圧基板側の第２パッド２０１Ｂに接続され、高電圧基板に配された第３保護回路２０２Ｃを有している。
　図１７Ａ、図１７Ｂは本実施形態に係る半導体デバイスの平面図である。図１４、図１６に示す基準電位線が低電圧基板側に設けられる場合に対応している。
　図１７Ａは例えばＣＭＯＳセンサ３１１やＳＰＡＤ４１０のような画素が配置された高電圧基板であり、図１７Ｂは例えば周辺回路が配置された低電圧基板である。高電圧基板の画素領域周辺には高電圧基板のパッド（ＰＡＤ１）と低電圧基板のパッド（ＰＡＤ２）とが交互に配されている。低電圧基板では周辺領域を囲うように基準電位配線が形成され、さらにその周辺に低電圧基板用のパッドが配されている。
　前述のように、高電圧基板と低電圧基板とは複数の配線層を含む配線構造を介して接続される。共有電位配線は少なくとも３層の配線層を使用して形成され、配線幅は例えば５０～１００μｍ程度確保される。配線幅の太さを確保することにより、共通電位配線に対し複数のヴィアを接続することができる。
　（第６の実施形態）
　図１８Ａ～図１８Ｄと図１９を用いて本発明の第６の実施形態に係る半導体デバイスの構造を説明する。前述の第１～第５の実施形態において、２つの部材を備える半導体デバイスにおける保護回路の配置方法について記載した。第６の実施形態は３つの部材（第１部材１７０１、第２部材１７０２、第３部材１７０３）を備えることが特徴である。第１～第５の実施形態と共通する説明は省略し、第６の実施形態の特徴部を中心に説明する。
　図１８Ａ～図１８Ｄは第６の実施形態に係る半導体デバイスの平面図を含む概略図である。本実施形態に示す半導体デバイスは、図１８Ａに示すように、第１部材１７０１、第２部材１７０２、第３部材１７０３の３つの部材が積層されて構成されている。
　図１８Ｂに第１部材１７０１における素子の配置を示す。第１パッド１７０４、第１保護回路１７０７と第１内部回路１７１０が第１部材１７０１上に配置されている。さらに、第２部材１７０２に配された第２パッド１７０５、第３部材１７０３に配された第３パッド１７０６に向かって第１部材１７０１を貫通する開口部が設けられている。
　図１８Ｃに第２部材１７０２における素子の配置を示す。第２パッド１７０５、第２保護回路１７０８と第２内部回路１７１１が第２部材１７０２上に配置されている。さらに、第３部材１７０３に配された第３パッド１７０６に向かって第２部材１７０２を貫通する開口部が設けられている。
　図１８Ｄに第３部材１７０３における素子の配置を示す。第３パッド１７０６、第３保護回路１７０９と第３内部回路１７１２が第３部材１７０３上に配置される。
　第１パッド１７０４、第２パッド１７０５、第３パッド１７０６は、半導体デバイス内で生じた信号を外部に出力するパッドや、半導体デバイスの回路を駆動するために外部から供給される電圧などが入力されるパッドである。例えば第１パッド１７０４には第１電源電圧が入力され、第２パッド１７０５には第２電源電圧が入力され、第３パッド１７０６には第３電源電圧が入力される。また第１保護回路１７０７は第１パッド１７０４に接続され、第２保護回路１７０８は第２パッド１７０５に接続され、第３保護回路１７０９は第３パッド１７０６に接続されている。
　ここで、第１保護回路１７０７は平面視で第１パッド１７０４と第１内部回路１７１０の間の領域に配置され、第１パッド１７０４と第１内部回路１７１０とは第１保護回路１７０７を介して接続される。第２保護回路１７０８は第２パッド１７０５と第２内部回路１７１１の間の領域に配置され、第２パッド１７０５と第２内部回路１７１１は第２保護回路１７０８を介して接続される。第３保護回路１７０９は第３パッド１７０６と第３内部回路１７１２の間の領域に配置され、第３パッド１７０６と第３内部回路１７１２は第３保護回路１７０９を介して接続される。
　なお、各保護回路の配置位置はパッドと内部回路の間の領域に限定されるものではなく、例えばパッド同士の間などに配置しても良い。また、各保護回路同士は平面視で重なる領域に配置しても良い。
　図１９は図１８Ｂ～図１８Ｄの破線ＥＥ’における半導体デバイスの断面図である。
　第１部材１７０１は第１半導体基板１７０１Ａと第１配線層１７０１Ｂを含む。第２部材１７０２は第２半導体基板１７０２Ａと第２配線層１７０２Ｂを含む。第３部材１７０３は第３半導体基板１７０３Ａと第３配線層１７０３Ｂを含む。
　本実施形態において第１配線層１７０１Ｂと第２半導体基板１７０２Ａが貼り合わされ、第２配線層１７０２Ｂと第３配線層１７０３Ａが貼り合わされる。したがって、第６の実施形態に係る半導体デバイスは、図１９の上側から第１半導体基板１７０１Ａ、第１配線層１７０１Ｂ、第２半導体基板１７０２Ａ、第２配線層１７０２Ｂ、第３配線層１７０３Ｂ、第３配線層１７０３Ａの順に積層されて構成される。ここで、第１配線層１７０１Ｂと第２配線層１７０２Ｂは例えば基板を貫通するコンタクト部１７１３を介して電気的に接続され、第２配線層１７０２Ｂと第３配線層１７０３Ｂは前述の基板接合部１７１４を介して電気的に接続される構成としてもよい。コンタクト部１７１３はタングステン、銅などの金属を主に含んで構成される。また、基板接合部１７１４は典型的には銅を主に含み、銅の拡散を抑制するためのバリアメタル（チタン、ニッケルなど）をさらに含んで形成される。
　第１保護回路１７０７は第１半導体基板１７０１Ａに配置され、第２保護回路１７０８は第２半導体基板１７０２Ａに配置される。さらに、第３保護回路１７０９は第３半導体基板１７０３Ａに配置される。言い換えれば、保護素子のそれぞれは各基板に対応する電圧が印加されるパッドが設けられた配線層に近接する半導体基板に設けられ、パッドが設けられた配線層と保護素子が設けられた半導体基板とで１つの部材を構成する。また、不図示の基準電位配線をいずれか一つの基板に配置することで、配線面積を低減することが出来る。
　ここで、第４の実施形態に記載したＳＰＡＤセンサを本実施形態の半導体デバイスに適用した場合を考える。この場合、例えば第１内部回路１７１０として図１１に示したアバランシェフォトダイオード４１０を配置し、第２内部回路１７１１としてクエンチ素子４０７やインバータ回路４０８などを配置し、第３内部回路１７１２としてカウンタ回路４０９およびその他の周辺回路を配置する構成が考えられる。３つの部材を積層した構造にすることで、２つの部材を積層した半導体デバイスよりもＳＰＡＤを構成するクエンチ素子４０７やインバータ回路４０８などのサイズを大きくすることが可能であり、素子の製造バラつき低減やノイズ低減等の効果が期待できる。
　このような構成の場合、第１半導体基板１７０１Ａには光電変換で発生した電子をアバランシェ増倍させるため負極性の高電圧電源が供給される。一方、第２半導体基板１７０Ａに配置される素子は、第３半導体基板１７０３Ａに配置される素子よりも高電圧で動作させるのが一般的である。従って各基板に供給される電圧の絶対値は以下のような関係になる。
｜第１電源電圧｜＞＞｜第２電源電圧｜＞｜第３電源電圧｜
　各基板に供給される電圧の大小関係は以下のように示すこともできる。
｜第１電源電圧―第２電源電圧｜＞｜第２電源電圧―第３電源電圧｜
｜第１電源電圧―第３電源電圧｜＞｜第２電源電圧―第３電源電圧｜
　したがって、本実施形態によれば、３つの部材に異なる電源電圧が供給される場合においても、部材ごとに設定された最適なデザインルールで保護回路を設計することができる。そのため、配線信頼性の低下やｐｎ接合のブレークダウンの抑制と、回路面積の最適化を両立することが可能である。
　この構成は一例であり、各基板に配置される素子の種類及び供給される電圧の関係はこれに限定されるものではない。例えば第１部材１７０１にアバランシェフォトダイオード以外の素子も配置する構成や、第３部材１７０３にクエンチ素子４０７や、インバータ回路４０８の一部を配置する構成であってもよい。
　（第７の実施形態）
　図２０Ａ～図２０Ｄ、図２１を用いて本発明の第７の実施形態に係る半導体デバイスの構造を説明する。第７の実施形態は第６の実施形態と同様に３つの基板を備えた半導体デバイスであり、各部材の張り合わせ方法も第６の実施形態と同様である。本実施形態について、主に第６の実施形態との差分を中心に説明する。本実施形態は第２保護回路と第３保護回路が同じ部材に配置されることを特徴としている。
　図２０Ａ～図２０Ｄは第７の実施形態に係る半導体デバイスの平面図である。本実施形態に係る半導体デバイスは、図２０Ａに示すように第１部材１８０１、第２部材１８０２、第３部材１８０３の順に積層される。図２０Ｂに第１部材１８０１における素子の配置を示す。第１パッド１８０４、第１保護回路１８０７と第１内部回路１８１０が第１部材１８０１上に配置されている。さらに、第３部材１８０３に配置された第２パッド１８０５及び第３パッド１８０６に向かって第１部材１８０１を貫通する開口部が設けられている。図２０Ｃに第２部材１８０２における素子の配置を示す。第３部材１８０３に配置された第２パッド１８０５及び第３パッド１８０６に向かって第２部材１８０２を貫通する開口部が設けられている。図２０Ｄに第３部材１８０３における素子の配置を示す。第２パッド１８０５、第３パッド１８０６、第２保護回路１８０８、第３保護回路１８０９と第３内部回路１８１２が第３部材１８０３上に配置される。
　図２１は図２０Ｂ～図２０Ｄに示した破線ＦＦ’における半導体デバイスの断面図である。上述のように各部材の張り合わせ方法は第６の実施形態と同様であるが、第２パッド１８０５及び第２保護回路１８０８が第３部材１８０３に配置されている点が第６の実施形態と異なる。なお、図２１では第２パッド１８０５及び第２保護回路１８０８の双方を第３部材１８０３に配置しているが、例えば第２保護回路１８０８は第２部材１８０２に配置し、第２パッド１８０５は第３部材１８０３に配置してもよい。
　第６の実施形態についての説明と同様に、ＳＰＡＤセンサを本実施形態の半導体デバイスに適用した場合に、各部材に印加される電圧関係の一例を以下に示す。第１部材１８０１と第２部材１８０２、または第１部材１８０１と第３部材１８０３では印加される電圧の絶対値に大きな差がある。
｜第１電源電圧｜＞＞｜第２電源電圧｜＞｜第３電源電圧｜
　各基板に供給される電圧の大小関係は以下のように示すこともできる。
｜第１電源電圧―第２電源電圧｜＞｜第２電源電圧―第３電源電圧｜
｜第１電源電圧―第３電源電圧｜＞｜第２電源電圧―第３電源電圧｜
　例えば第１パッド１８０４に供給される電圧は－３０Ｖ程度であり、第２パッド１８０５に供給される電圧は３．３Ｖ程度、第３パッド１８０６に供給される電圧が１．１Ｖ程度の場合を想定する。第２パッド１８０５と第３パッド１８０６とに供給される電圧に大きな差は無く、各パッドから電圧が供給される第２部材１８０２、第３部材１８０３の配線工程のデザインルールやｐｎ接合の耐圧にも大きな差は生じないと考えられる。よって、第２パッド１８０５及び第２保護回路１８０８の双方を同一の基板に配置した場合、ｐｎ接合や配線の幅、スペースが最適化出来ない等のデメリットがあるがその影響は小さい。一方、第２パッド１８０５と第３パッド１８０６を同一工程で製造することが出来る。
　また、第２保護回路１８０８と第３保護回路１８０９を同一工程で製造することが出来ることから、第７の実施形態に係る半導体デバイスは第６の実施形態に対して少ないプロセス工程で製造可能である。
　（第８の実施形態）
　図２２Ａ～図２２Ｄ、図２３を用いて本発明の第８の実施形態に係る半導体デバイスの構造を説明する。第８の実施形態は第６の実施形態及び第７の実施形態と同様に３つの部材から構成される半導体デバイスであるが、部材の積層方法が異なる点が特徴である。
　図２２Ａ～図２２Ｄは第８の実施形態に係る半導体デバイスの平面図である。
　本実施形態は図２２Ａに示したように、第１部材１９０１、第２部材１９０２、第３部材１９０３の順に積層される。図２２Ｂに第１部材１９０１における素子の配置を示す。第１パッド１９０４、第１保護回路１９０７と第１内部回路１９１０が第１部材１９０１上に配置される。さらに、第２部材１９０２に配置された第２パッド１９０５、第３パッド１９０６に向かって第２部材１９０２を貫通する開口部が設けられている。図２２Ｃに第２部材１９０２における素子の配置を示す。第２パッド１９０５、第３パッド１９０６、第２内部回路１９１１が第２部材１９０２上に配置される。図２２Ｄに示すように、第３部材１９０３上にはパッドも保護素子も配置されず、第３内部回路１９１２が配置される。
　図２３は図２２Ｂ～図２２Ｄに示した破線ＧＧ’における半導体デバイスの断面図である。
　本実施例では第１配線層１９０１Ｂと第２配線層１９０２Ｂが貼り合わされ、第２半導体基板１９０１Ａと第３配線層１９０３Ｂが貼り合わされる。第８の実施形態に係る半導体デバイスは、図２３の上側から第１半導体基板１９０１Ａ、第１配線層１９０１Ｂ、第２配線層１９０２Ｂ、第２半導体基板１９０２Ａ、第３配線層１９０３Ｂ、第３配線層１９０３Ａの順に配置される。ここで第１配線層１９０１Ｂと第２配線層１９０２Ｂは例えば基板接合部１９１３を介して電気的に接続され、第２半導体基板１９０２Ａと第３配線層１９０３Ｂは例えば基板貫通型コンタクト部１９１４を介して電気的に接続される。
　本実施形態において、第１保護回路１９０７は第１半導体基板１９０１Ａに配置され、第２保護回路１９０８と第３保護回路１９０９は第２半導体基板１９０２Ａに配置される。図２２Ａ～図２２Ｄ、図２３において、第２パッド１９０５と第２保護回路１９０７、および第３パッド１９０６と第３保護回路１９０９は第１半導体基板１９０１Ａの主面の上部からの平面視で重ならない領域に配置されているが、重なる領域に配置しても良い。
　第６の実施形態、第７の実施形態では少なくとも２回以上半導体基板を貫通する深いパッド開口を形成することが必要であったが、本実施形態に示す半導体デバイスでは半導体基板の１つを貫通する比較的浅いパッド開口があればよい。そのため、本実施形態によればパッド開口工程やボンディング工程の簡易化や高信頼性化を実現出来る。
　（第９の実施形態）
　本実施形態による光電変換システムについて、図２４を用いて説明する。図２４は、本実施形態による光電変換システムの概略構成を示すブロック図である。
　上記第１～第６実施形態で述べた光電変換装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図２４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
　図２４に例示した光電変換システムは、光電変換装置の一例である撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２を備える。さらに、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置であって、レンズ１００２により結像された光学像を電気信号に変換する。
　光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。
　光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。
　更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。
　撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。
　このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。
　（第１０の実施形態）
　本実施形態の光電変換システム及び移動体について、図２５Ａ、図２５Ｂを用いて説明する。図２５Ａ、図２５Ｂは、本実施形態の光電変換システム及び移動体の構成を示す図である。
　図２５Ａは、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム１３００は、撮像装置１３１０を有する。撮像装置１３１０は、上記のいずれかの実施形態に記載の光電変換装置である。光電変換システム１３００は撮像装置１３１０により取得された複数の画像データに対し画像処理を行う画像処理部１３１２と、光電変換システム１３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部１３１４を有する。また、光電変換システム１３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部１３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１３１８と、を有する。ここで、視差取得部１３１４や距離取得部１３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部１３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ　ＰｒｏｇｒＡｍｍＡＢｌｅ　Ｇａｔｅ　ＡｒｒＡｙ）やＡＳＩＣ（ＡｐｐｌｉｃＡｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩｎｔｅｇｒＡｔｅｄ　Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
　光電変換システム１３００は車両情報取得装置１３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム１３００は、衝突判定部１３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御部である制御ＥＣＵ１３３０が接続されている。また、光電変換システム１３００は、衝突判定部１３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置１３４０とも接続されている。例えば、衝突判定部１３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ１３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザーに警告を行う。
　本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム１３００で撮像する。図２５Ｂに、車両前方（撮像範囲１３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置１３２０が、光電変換システム１３００ないしは撮像装置１３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
　上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
　（第１１の実施形態）
　本実施形態の光電変換システムについて、図２６を用いて説明する。図２６は、本実施形態の光電変換システムである距離画像センサの構成例を示すブロック図である。
　図２６に示すように、距離画像センサ１４０１は、光学系１４０７、光電変換装置１４０８、画像処理回路１４０４、モニタ１４０５、およびメモリ１４０６を備えて構成される。そして、距離画像センサ１４０１は、光源装置１４０９から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光学系１４０７は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を光電変換装置１４０８に導き、光電変換装置１４０８の受光面（センサ部）に結像させる。
　光電変換装置１４０８としては、上述した各実施形態の光電変換装置が適用され、光電変換装置１４０８から出力される受光信号から求められる距離を示す距離信号が画像処理回路１４０４に供給される。
　画像処理回路１４０４は、光電変換装置１４０８から供給された距離信号に基づいて距離画像を構築する画像処理を行う。そして、その画像処理により得られた距離画像（画像データ）は、モニタ１４０５に供給されて表示されたり、メモリ１４０６に供給されて記憶（記録）されたりする。
　このように構成されている距離画像センサ１４０１では、上述した光電変換装置を適用することで、画素の特性向上に伴って、例えば、より正確な距離画像を取得することができる。
　（第１２の実施形態）
　本実施形態の光電変換システムについて、図２７を用いて説明する。図２７は、本実施形態の光電変換システムである内視鏡手術システムの概略的な構成の一例を示す図である。
　図２７では、術者（医師）１１３１が、内視鏡手術システム１１５０を用いて、患者ベッド１１３３上の患者１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１５０は、内視鏡１１００と、術具１１１０と、内視鏡下手術のための各種の装置が搭載されたカート１１３４と、から構成される。
　内視鏡１１００は、先端から所定の長さの領域が患者１１３２の体腔内に挿入される鏡筒１１０１と、鏡筒１１０１の基端に接続されるカメラヘッド１１０２と、から構成される。図示する例では、硬性の鏡筒１１０１を有するいわゆる硬性鏡として構成される内視鏡１１００を図示しているが、内視鏡１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１００には光源装置１２０３が接続されており、光源装置１２０３によって生成された光が、鏡筒１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１０２の内部には光学系及び光電変換装置が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該光電変換装置に集光される。当該光電変換装置によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該光電変換装置としては、前述の各実施形態に記載の光電変換装置を用いることができる。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：ＣＡｍｅｒＡ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１３５に送信される。
　ＣＣＵ１１３５は、ＣＰＵ（ＣｅｎｔｒＡｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（ＧｒＡｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１００及び表示装置１１３６の動作を統括的に制御する。さらに、ＣＣＵ１１３５は、カメラヘッド１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１３６は、ＣＣＵ１１３５からの制御により、当該ＣＣＵ１１３５によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１００に供給する。
　入力装置１１３７は、内視鏡手術システム１１５０に対する入力インターフェースである。ユーザーは、入力装置１１３７を介して、内視鏡手術システム１１５０に対して各種の情報の入力や指示入力を行うことができる。
　処置具制御装置１１３８は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１２の駆動を制御する。
　内視鏡１１００に術部を撮影する際の照射光を供給する光源装置１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用する。具体的には、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　（第１３の実施形態）
　本実施形態の光電変換システムについて、図２８Ａ、図２８Ｂを用いて説明する。図２８Ａは、本実施形態の光電変換システムである眼鏡１６００（スマートグラス）を説明する。眼鏡１６００には、光電変換装置１６０２を有する。光電変換装置１６０２は、上記の各実施形態に記載の光電変換装置である。また、レンズ１６０１の裏面側には、ＯＬＥＤやＬＥＤ等の発光装置を含む表示装置が設けられていてもよい。光電変換装置１６０２は１つでもよいし、複数でもよい。また、複数種類の光電変換装置を組み合わせて用いてもよい。光電変換装置１６０２の配置位置は図２８Ａに限定されない。
　眼鏡１６００は、制御装置１６０３をさらに備える。制御装置１６０３は、光電変換装置１６０２と上記の表示装置に電力を供給する電源として機能する。また、制御装置１６０３は、光電変換装置１６０２と表示装置の動作を制御する。レンズ１６０１には、光電変換装置１６０２に光を集光するための光学系が形成されている。
　図２８Ｂは、１つの適用例に係る眼鏡１６１０（スマートグラス）を説明する。眼鏡１６１０は、制御装置１６１２を有しており、制御装置１６１２に、光電変換装置１６０２に相当する光電変換装置と、表示装置が搭載される。レンズ１６１１には、制御装置１６１２内の光電変換装置と、表示装置からの発光を投影するための光学系が形成されており、レンズ１６１１には画像が投影される。制御装置１６１２は、光電変換装置および表示装置に電力を供給する電源として機能するとともに、光電変換装置および表示装置の動作を制御する。制御装置は、装着者の視線を検知する視線検知部を有してもよい。視線の検知は赤外線を用いてよい。赤外発光部は、表示画像を注視しているユーザーの眼球に対して、赤外光を発する。発せられた赤外光の眼球からの反射光を、受光素子を有する撮像部が検出することで眼球の撮像画像が得られる。平面視における赤外発光部から表示部への光を低減する低減手段を有することで、画像品位の低下を低減する。
　赤外光の撮像により得られた眼球の撮像画像から表示画像に対するユーザーの視線を検出する。眼球の撮像画像を用いた視線検出には任意の公知の手法が適用できる。一例として、角膜での照射光の反射によるプルキニエ像に基づく視線検出方法を用いることができる。
　より具体的には、瞳孔角膜反射法に基づく視線検出処理が行われる。瞳孔角膜反射法を用いて、眼球の撮像画像に含まれる瞳孔の像とプルキニエ像とに基づいて、眼球の向き（回転角度）を表す視線ベクトルが算出されることにより、ユーザーの視線が検出される。
　本実施形態の表示装置は、受光素子を有する光電変換装置を有し、光電変換装置からのユーザーの視線情報に基づいて表示装置の表示画像を制御してよい。
　具体的には、表示装置は、視線情報に基づいて、ユーザーが注視する第１の視界領域と、第１の視界領域以外の第２の視界領域とを決定される。第１の視界領域、第２の視界領域は、表示装置の制御装置が決定してもよいし、外部の制御装置が決定したものを受信してもよい。表示装置の表示領域において、第１の視界領域の表示解像度を第２の視界領域の表示解像度よりも高く制御してよい。つまり、第２の視界領域の解像度を第１の視界領域よりも低くしてよい。
　また、表示領域は、第１の表示領域、第１の表示領域とは異なる第２の表示領域とを有し、視線情報に基づいて、第１の表示領域および第２の表示領域から優先度が高い領域を決定されてよい。第１の視界領域、第２の視界領域は、表示装置の制御装置が決定してもよいし、外部の制御装置が決定したものを受信してもよい。優先度の高い領域の解像度を、優先度が高い領域以外の領域の解像度よりも高く制御してよい。つまり優先度が相対的に低い領域の解像度を低くしてよい。
　なお、第１の視界領域や優先度が高い領域の決定には、ＡＩを用いてもよい。ＡＩは、眼球の画像と当該画像の眼球が実際に視ていた方向とを教師データとして、眼球の画像から視線の角度、視線の先の目的物までの距離を推定するよう構成されたモデルであってよい。ＡＩプログラムは、表示装置が有しても、光電変換装置が有しても、外部装置が有してもよい。外部装置が有する場合は、通信を介して、表示装置に伝えられる。
　視認検知に基づいて表示制御する場合、外部を撮像する光電変換装置を更に有するスマートグラスに好ましく適用できる。スマートグラスは、撮像した外部情報をリアルタイムで表示することができる。
　［変形実施形態］
　本発明は、上記実施形態に限らず種々の変形が可能である。
　例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。
　また、上記第９の実施形態、第１０の実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図２４乃至図２５Ｂに示した構成に限定されるものではない。第１１の実施形態に示したＴｏＦシステム、第１２の実施形態に示した内視鏡、第１３の実施形態に示したスマートグラスについても同様である。
　なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　なお、本開示は以下の構成を備える。
　（構成１）
　第１半導体基板と、前記第１半導体基板に積層される第２半導体基板と、前記第１半導体基板に形成された素子を駆動する第１電源電圧が外部から入力される第１パッドと、前記第２半導体基板に形成された素子を駆動する第２電源電圧が外部から入力される第２パッドと、前記第１半導体基板に配置された第１保護回路と、前記第２半導体基板に配置された第２保護回路と、を有し、前記第１電源電圧は前記第２電源電圧よりも高く、前記第１保護回路は前記第１パッドに電気的に接続され、前記第２保護回路は前記第２パッドに電気的に接続されることを特徴とする、半導体デバイス。
　（構成２）
　前記第１保護回路の回路面積は前記第２保護回路の回路面積よりも大きいことを特徴とする構成１に記載の半導体デバイス。
　（構成３）
　前記第１保護回路に含まれるトランジスタのゲート酸化膜は、前記第２保護回路に含まれるトランジスタのゲート酸化膜よりも厚いことを特徴とする構成１又は構成２に記載の半導体デバイス。
　（構成４）
　前記第１保護回路と前記第２保護回路とは平面視において重ならないことを特徴とする構成１～３のいずれかに記載の半導体デバイス。
　（構成５）
　前記第１半導体基板と前記第２半導体基板との間に配された第１配線構造と、前記第１配線構造と前記第２半導体基板との間に配された第２配線構造と、前記第１配線構造に含まれる第１配線層と、前記第２配線構造に含まれる第２配線層と、を有することを特徴とする構成１～４のいずれかに記載の半導体デバイス。
　（構成６）
　前記第１パッド及び前記第２パッドは前記第１配線層と同一の層に配されることを特徴とする構成５に記載の半導体デバイス。
　（構成７）
　前記第１パッドは前記第１配線層と同一の層に配され、前記第２パッドは前記第２配線層と同一の層に配されることを特徴とする構成５に記載の半導体デバイス。
　（構成８）
　前記第２配線層の一部の上に第２開口部が形成されることを特徴とする構成６又は構成７のいずれか一項に記載の半導体デバイス。
　（構成９）
　前記第１配線構造は第１絶縁層を含み、前記第２配線構造は第２絶縁層を含み、前記第１配線構造と前記第２配線構造とは前記第１絶縁層と前記第２絶縁層とが互いに接触するように接合されることを特徴とする構成５～８のいずれかに記載の半導体デバイス。
　（構成１０）
　前記第１配線層に含まれる第１配線は前記第１半導体基板に形成された素子と電気的に接続されることを特徴とする構成５～９のいずれかに記載の半導体デバイス。
　（構成１１）
　前記第２配線層に含まれる第２配線は前記第２半導体基板に形成された素子と電気的に接続されることを特徴とする構成５～１０のいずれかに記載の半導体デバイス。
　（構成１２）
　前記第１保護回路は、前記第１パッドと基準電位配線の間で電気的に接続され、
　前記第２保護回路は、前記第２パッドと前記基準電位配線との間で電気的に接続されることを特徴とする構成１～１１のいずれかに記載の半導体デバイス。
　（構成１３）
　前記基準電位配線は接地配線であることを特徴とする構成１２に記載の半導体デバイス。
　（構成１４）
　前記基準電位配線は前記第１半導体基板と前記第２半導体基板のいずれか一方に形成されることを特徴とする構成１２又は構成１３に記載の半導体デバイス。
　（構成１５）
　前記第１半導体基板に形成された素子は光電変換素子を含むことを特徴とする構成１～１４のいずれかに記載の半導体デバイス。
　（構成１６）
　前記第１半導体基板は、前記光電変換素子の電荷に基づく信号を読み出すための回路の少なくとも一部を有することを特徴とした構成１５に記載の半導体デバイス。
　（構成１７）
　前記光電変換素子は前記第１電源電圧が入力されるアバランシェフォトダイオードであることを特徴とした構成１５に記載の半導体デバイス。
　（構成１８）
　前記第１半導体基板の厚みは前記第２半導体基板の厚みよりも薄いことを特徴とする構成１～１７のいずれかに記載の半導体デバイス。
　（構成１９）
　前記第１パッドが配された配線層から第１保護回路までの間に配された配線層の数は、前記第２パッドが配された配線から第２保護回路までの間に配された配線層の数以下であることを特徴とする構成５に記載の半導体デバイス。
　（構成２０）
　前記第２半導体基板に積層される第３半導体基板と、前記第３半導体基板に形成された素子を駆動する第３電源電圧が外部から入力される第３パッドと、前記第３パッドに電気的に接続される第３保護回路と、を有し、前記第１電源電圧の絶対値は前記第３電源電圧の絶対値よりも大きいことを特徴とする、構成１に記載の半導体デバイス。
　（構成２１）
　前記第１半導体基板に積層された第１配線構造と、前記第２半導体基板に積層された第２配線構造と、前記第３半導体基板に積層された第３配線構造と、前記第１配線構造に含まれる第１配線層と、前記第２配線構造に含まれる第２配線層と、前記第３配線構造に含まれる第３配線層と、を有し、前記第１パッドは前記第１配線層と同一の層に配され、前記第２パッドは前記第２配線層と同一の層に配され、前記第３パッドは前記第３配線層と同一の層に配されることを特徴とする構成２０に記載の半導体デバイス。
　（構成２２）
　前記第１半導体基板に積層された第１配線構造と、前記第２半導体基板に積層された第２配線構造と、前記第３半導体基板に積層された第３配線構造と、前記第１配線構造に含まれる第１配線層と、前記第２配線構造に含まれる第２配線層と、前記第３配線構造に含まれる第３配線層と、を有し、前記第１パッドは前記第１配線層と同一の層に配され、前記第２パッド及び前記第３パッドとは前記第２配線層と同一の層に配されることを特徴とする構成２０に記載の半導体デバイス。
　（構成２３）
　構成１～２２のいずれかに記載の半導体デバイスと、前記半導体デバイスが出力する信号を用いて画像を生成する信号処理部と、を有することを特徴とする光電変換システム。
　（構成２４）
　構成１～２２のいずれかに記載の半導体デバイスを含む移動体であって、前記半導体デバイスが出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
　本願は、２０２１年１２月２２日提出の日本国特許出願特願２０２１－２０８５３７及び２０２２年１１月２５日提出の日本国特許出願特願２０２２－１８８４９２を基礎として優先権を主張するものであり、その記載内容の全てをここに援用する。
　１００Ａ　第１半導体基板
　１００Ｂ　第２半導体基板
　１０１Ａ　第１パッド
　１０１Ｂ　第２パッド
　１０２Ａ　第１保護回路
　１０２Ｂ　第２保護回路

Claims (24)

  1. 　第１半導体基板と、
    　前記第１半導体基板に積層される第２半導体基板と、
    　前記第１半導体基板に形成された素子を駆動する第１電源電圧が外部から入力される第１パッドと、
    　前記第２半導体基板に形成された素子を駆動する第２電源電圧が外部から入力される第２パッドと、
    　前記第１半導体基板に配置された第１保護回路と、
    　前記第２半導体基板に配置された第２保護回路と、を有し、
    　前記第１電源電圧は前記第２電源電圧よりも高く、
    　前記第１保護回路は前記第１パッドに電気的に接続され、
    　前記第２保護回路は前記第２パッドに電気的に接続されることを特徴とする、半導体デバイス。
  2. 　前記第１保護回路の回路面積は前記第２保護回路の回路面積よりも大きいことを特徴とする請求項１に記載の半導体デバイス。
  3. 　前記第１保護回路に含まれるトランジスタのゲート酸化膜は、前記第２保護回路に含まれるトランジスタのゲート酸化膜よりも厚いことを特徴とする請求項１に記載の半導体デバイス。
  4. 　前記第１保護回路と前記第２保護回路とは平面視において重ならないことを特徴とする請求項１に記載の半導体デバイス。
  5. 　前記第１半導体基板と前記第２半導体基板との間に配された第１配線構造と、
    　前記第１配線構造と前記第２半導体基板との間に配された第２配線構造と、
    　前記第１配線構造に含まれる第１配線層と、
    　前記第２配線構造に含まれる第２配線層と、を有することを特徴とする請求項１に記載の半導体デバイス。
  6. 　前記第１パッド及び前記第２パッドは前記第１配線層と同一の層に配されることを特徴とする請求項５に記載の半導体デバイス。
  7. 　前記第１パッドは前記第１配線層と同一の層に配され、
    　前記第２パッドは前記第２配線層と同一の層に配されることを特徴とする請求項５に記載の半導体デバイス。
  8. 　前記第２配線層の一部の上に第２開口部が形成されることを特徴とする請求項６又は請求項７のいずれか一項に記載の半導体デバイス。
  9. 　前記第１配線構造は第１絶縁層を含み、
    　前記第２配線構造は第２絶縁層を含み、
    　前記第１配線構造と前記第２配線構造とは前記第１絶縁層と前記第２絶縁層とが互いに接触するように接合されることを特徴とする請求項５に記載の半導体デバイス。
  10. 　前記第１配線層に含まれる第１配線は前記第１半導体基板に形成された素子と電気的に接続されることを特徴とする請求項５に記載の半導体デバイス。
  11. 　前記第２配線層に含まれる第２配線は前記第２半導体基板に形成された素子と電気的に接続されることを特徴とする請求項５に記載の半導体デバイス。
  12. 　前記第１保護回路は、前記第１パッドと基準電位配線の間で電気的に接続され、
    　前記第２保護回路は、前記第２パッドと前記基準電位配線との間で電気的に接続されることを特徴とする請求項１に記載の半導体デバイス。
  13. 　前記基準電位配線は接地配線であることを特徴とする請求項１２に記載の半導体デバイス。
  14. 　前記基準電位配線は前記第１半導体基板と前記第２半導体基板のいずれか一方に形成されることを特徴とする請求項１２に記載の半導体デバイス。
  15. 　前記第１半導体基板に形成された素子は光電変換素子を含むことを特徴とする請求項１に記載の半導体デバイス。
  16. 　前記第１半導体基板は、前記光電変換素子の電荷に基づく信号を読み出すための回路の少なくとも一部を有することを特徴とした請求項１５に記載の半導体デバイス。
  17. 　前記光電変換素子は前記第１電源電圧が入力されるアバランシェフォトダイオードであることを特徴とした請求項１５に記載の半導体デバイス。
  18. 　前記第１半導体基板の厚みは前記第２半導体基板の厚みよりも薄いことを特徴とする請求項１に記載の半導体デバイス。
  19. 　前記第１パッドが配された配線層から第１保護回路までの間に配された配線層の数は、
    　前記第２パッドが配された配線から第２保護回路までの間に配された配線層の数以下であることを特徴とする請求項５に記載の半導体デバイス。
  20. 　前記第２半導体基板に積層される第３半導体基板と、
    　前記第３半導体基板に形成された素子を駆動する第３電源電圧が外部から入力される第３パッドと、前記第３パッドに電気的に接続される第３保護回路と、を有し、
    　前記第１電源電圧の絶対値は前記第３電源電圧の絶対値よりも大きいことを特徴とする、請求項１に記載の半導体デバイス。
  21. 　前記第１半導体基板に積層された第１配線構造と、
    　前記第２半導体基板に積層された第２配線構造と、
    　前記第３半導体基板に積層された第３配線構造と、
    　前記第１配線構造に含まれる第１配線層と、
    　前記第２配線構造に含まれる第２配線層と、
    　前記第３配線構造に含まれる第３配線層と、を有し、
    　前記第１パッドは前記第１配線層と同一の層に配され、
    　前記第２パッドは前記第２配線層と同一の層に配され、
    　前記第３パッドは前記第３配線層と同一の層に配されることを特徴とする請求項２０に記載の半導体デバイス。
  22. 　前記第１半導体基板に積層された第１配線構造と、
    　前記第２半導体基板に積層された第２配線構造と、
    　前記第３半導体基板に積層された第３配線構造と、
    　前記第１配線構造に含まれる第１配線層と、
    　前記第２配線構造に含まれる第２配線層と、
    　前記第３配線構造に含まれる第３配線層と、を有し、
    　前記第１パッドは前記第１配線層と同一の層に配され、
    　前記第２パッド及び前記第３パッドとは前記第２配線層と同一の層に配されることを特徴とする請求項２０に記載の半導体デバイス。
  23. 　請求項１に記載の半導体デバイスと、
    　前記半導体デバイスが出力する信号を用いて画像を生成する信号処理部と、を有することを特徴とする光電変換システム。
  24. 　請求項１に記載の半導体デバイスを含む移動体であって、
    　前記半導体デバイスが出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
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