CN103681703B - 3d堆叠背照式图像传感器及其制造方法 - Google Patents
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Abstract
本发明提供了3D堆叠背照式图像传感器及其制造方法。该3D图像传感器包括其上带有像素阵列的上部芯片。第二芯片包括与像素阵列的列和行相关的多个列电路和行电路，并且这些列电路和行电路被设置在对应的列电路和行电路区域中，这些列电路和行电路区域被布置在多个组中。芯片间接合焊盘形成在每个芯片上。在一个实施例中，第二芯片上的芯片间接合焊盘被线性地布置并且包括在列电路区域和行电路区域内。在其他实施例中，芯片间接合焊盘彼此交错。在一些实施例中，像素阵列的行和列包括多个信号线并且对应的列电路区域和行电路区域还包括多个芯片间接合焊盘。
Description
技术领域
本发明大体上涉及固态成像装置，更具体地涉及三维CMOS图像传感器及其形成方法。
背景技术
固态图像传感器，诸如，电荷耦合装置(CCD)和CMOS(互补金属氧化物半导体)图像传感器(CIS)通常被用作为电子摄像机和电子静像相机、机器人/机器视觉成像装置以及其他成像装置的输入设备。这些图像传感器包括各个像素内的感光元件，即，光电二极管。像素被布置成二维的行和列，作为像素阵列。使用相关的逻辑和模拟电路来处理由布置成像素阵列的数个感光像素所捕捉的光数据。各种电路包括与像素阵列的像素列相关的列电路以及与像素阵列的像素行相关的行电路。电路执行多种功能并且像素阵列的每列均具有相关的列电路，而像素阵列的每行均具有相关的行电路。在二维CMOS图像传感器中，列电路和行电路包围像素阵列。
在现今的迅速发展的电子工业中，尤其是在电子成像工业中，存在持续推动多种部件不断微型化的动机，这些部件包括在其上形成有图像传感器的芯片。还存在制造具有最大化成像性能的图像传感器的强烈动机。具有最小足迹(footprint)的图像传感器对于使用在移动装置如，智能电话和平板电脑中的袖珍相机而言是必要的。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种3D图像传感器，包括：第一芯片，其上具有像素阵列；第二芯片，其上具有列电路和行电路；每个所述列电路均设置在所述第二芯片的对应列电路区域中，并且每个所述列电路均对应于所述像素阵列中的一列；每个所述行电路均设置在所述第二芯片的对应行电路区域中，并且每个所述行电路均对应于所述像素阵列中的一行；所述行电路区域被布置为彼此平行且垂直于矩形的所述列电路区域，并且其中，所述第一芯片堆叠在所述第二芯片上方并且与所述第二芯片电连接。
在所述3D图像传感器中，所述第一芯片上不包括所述列电路和所述行电路，所述第一芯片装配在所述第二芯片上并且与所述第二芯片直接接合。
在所述3D图像传感器中，所述列电路包括输出数据采集电路。
在所述3D图像传感器中，所述输出数据采集电路被配置成将信号转换为数字信号，并且所述行电路包括控制电路。
在所述3D图像传感器中，所述行电路包括控制电路。
在所述3D图像传感器中，所述控制电路包括布线重置器、解码器和移位寄存器部件，并且所述列电路包括驱动像素源极跟随器的电流源、模拟开关和多路复用电路、放大器和列并行ADC(模数转换器)中的至少一个。
在所述3D图像传感器中，每个所述列电路区域均为矩形且宽度与所述像素阵列的像素列的宽度基本相等，并且所述第一芯片包括单氧化物NMOS芯片，所述第二芯片包括双氧化物CMOS芯片。
在所述3D图像传感器中，每个所述行电路区域均为矩形且宽度与所述像素阵列的像素行的宽度基本相等，并且所述第一芯片包括单氧化物NMOS芯片，所述第二芯片包括双氧化物CMOS芯片。
在所述3D图像传感器中，所述行电路区域为矩形并且被分成多个不同的组，每个所述组均包括多个彼此邻近布置的矩形行电路区域。
在所述3D图像传感器中，所述列电路区域为矩形并且被分成多个不同的组，每个所述组均包括多个彼此邻近布置的矩形列电路区域。
在所述3D图像传感器中，所述矩形行电路区域被分成多个行电路区域组，每个行电路区域组均包括多个彼此邻近设置的所述矩形行电路区域。
在所述3D图像传感器中，所述第二芯片进一步包括一个芯片间接合焊盘，所述芯片间接合焊盘与每个所述列电路相关联并且与所述像素阵列中的对应像素列相连接。
在所述3D图像传感器中，所述第二芯片进一步包括至少一个交错芯片间接合焊盘，所述至少一个交错芯片间接合焊盘与每个所述列电路区域相关联、宽度大于所述对应列电路区域的宽度并且与所述像素阵列的对应像素列的单条线相连接。
在所述3D图像传感器中，所述像素阵列的每个像素行均包括多条信号线，并且所述第二芯片包括与每个所述行电路区域相关联且与所述多条信号线相连接的对应多个芯片间接合焊盘。
在所述3D图像传感器中，所述像素阵列的像素被布置在共享公共节点的n×n个像素的像素单元中。
在所述3D图像传感器中，所述像素阵列的每个像素列均包括多条信号线，并且每个矩形的所述列电路区域均与所述第二芯片上的对应多个接触芯片间接合焊盘相关联且与所述多条信号线相连接。
根据本发明的另一方面，提供了一种形成3D图像传感器的方法，所述方法包括：提供第一衬底并在所述第一衬底的第一芯片上形成像素阵列；提供第二衬底并在所述第二衬底的第二芯片上形成列电路和行电路，包括在对应的矩形列电路区域中形成每一个都对应于所述像素阵列中的一列的所述列电路以及在对应的矩形行电路区域中形成每一个都对应于所述像素阵列中的一行的所述行电路，其中，所述矩形行电路区域被布置为彼此平行且与所述矩形列电路区域垂直；以及在所述第二芯片上装配所述第一芯片并且将所述第一芯片与所述第二芯片相接合。
在所述方法中，所述形成像素阵列包括使用NMOS处理，并且形成所述列电路和所述行电路包括使用CMOS处理。
在所述方法中，所述列电路包括输出数据采集电路，所述行电路包括控制电路，每个所述矩形列电路区域的宽度与所述像素阵列的像素列的宽度基本相等，每个所述矩形行电路区域的宽度与所述像素阵列的像素行的宽度基本相等，并且所述像素阵列的每个像素行都包括多条信号线，并且其中，所述接合包括使用对应的多个芯片间接合焊盘将每个所述行电路与所对应像素行的所述信号线中相关联的一条信号线相接合。
在所述方法中，所述列电路区域被分成至少三个列电路组，每组均具有多个彼此邻近的列电路区域，并且所述行电路区域被分成至少三个行电路组，每组均具有多个彼此邻近的行电路区域。
在所述方法中，提供所述第一衬底进一步包括在所述第一衬底上形成多个其他第一芯片，提供所述第二衬底进一步包括在所述第二衬底上形成多个所述第二芯片，并且所述装配包括在所述第二衬底的所述第二芯片和所述多个第二芯片上装配所述第一芯片和所述第一衬底的所述多个第一芯片。
根据本发明的又一方面，提供了一种3D图像传感器，包括：第一芯片，其上具有像素阵列，所述像素阵列的每个像素行都包括多条信号线；第二芯片，其上具有列电路和行电路；所述列电路均设置在所述第二芯片上的对应的矩形列电路区域中，每个所述列电路均对应于所述像素阵列中的一列，并且每个所述列电路的宽度都与所述像素阵列的所述一列的宽度基本相等；所述行电路均设置在所述第二芯片上的对应的矩形行电路区域中，每个所述行电路均对应于所述像素阵列中的一行，并且每个所述行电路均包括与所述多条信号线相连接的对应的多个接触件；所述矩形行电路区域被布置为彼此平行且与所述矩形列电路区域垂直，并且其中，所述第一芯片堆叠在所述第二芯片上方并且与所述第二芯片电连接，所述矩形列电路区域被分成多个不同的列电路组，每个所述列电路组均包括多个彼此邻近布置的所述矩形列电路区域，并且所述矩形行电路区域被分成多个行电路组，每个所述行电路组均包括多个彼此邻近布置的所述矩形行电路区域。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，附图的各种部件没有被按比例绘制。反之，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。在整个说明书和附图中，类似的标号示出类似的部件。
图1是示出了根据本发明的3D图像传感器的上和下部芯片的一个实施例的部件布置的平面图；
图2是示出了接合图1的实施例中所示的两个芯片的方法的平面图；
图3是示出了根据本发明的3D图像传感器的上和下部芯片的另一个实施例的部件布置的平面图；
图4是示出了根据本发明的3D图像传感器的上和下部芯片的又一个实施例的部件布置的平面图；
图5是示出了根据本发明的3D图像传感器的上和下部芯片的又一个实施例的部件布置的平面图；
图6是示出了根据本发明的3D图像传感器的上和下部芯片的又一个实施例的部件布置的平面图；
图7是示出了根据本发明的3D图像传感器的上和下部芯片的再一个实施例的部件布置的平面图；
图8是示出了根据本发明的一个实施例的沿着包括有三个信号线的像素行设置的接触件的布置的平面图；
图9是根据本发明的一个实施例的像素阵列和电连接件的示例性的2×2，4个共享像素单元的布线图；以及
图10是与上部芯片相接合的下部芯片的一部分的截面图，根据本发明的一个实施例，该部分包括有像素阵列、微透镜和滤色器。
具体实施方式
此处所用的“示例性的”一词指的是“作为实例或说明”。在此所述的任何“示例性的”方面或特征均无需解释成比其他方面或特征更为优选的或有益的。
本发明提供了一种三维CMOS图像传感器，其中，该CMOS图像传感器的足迹被最小化。该三维CMOS图像传感器由多个芯片形成，而在一些实施例中由两个分离的芯片形成。这些芯片彼此堆叠和连接。在一些实施例中，以芯片对芯片的方式接合这些芯片，而在其他实施例中，当这些芯片仍是晶圆的部分时将它们接合在一起，即，在其中将全部晶圆接合在一起的晶圆对晶圆接合。在其他实施例中，使用的是将芯片与形成在晶圆上的对应的芯片相接合的芯片对晶圆接合。尽管前述实施例中没有更为优选的，但为了进行详细的展示，下面的公开大体上参考的是对芯片进行描述并且示出芯片对芯片接合的例证，但应该理解这可以应用于晶圆对晶圆接合。应该理解，可将下面的说明等同地应用于任意前述实施例，例如，在其中多个芯片以晶圆形式同时彼此相接合的实施例。
在一些实施例中，两个芯片通过晶圆对晶圆接合技术直接相接合。像素阵列基本上占据着整个不包括相关的列电路和行电路的上部芯片。在一些实施例中，列电路和行电路包括在下部芯片之上并且与像素阵列相间距匹配(pitch-matched)。在一些实施例中，列电路和行电路由双氧化物CMOS工艺形成，而使用单氧化物单NMOS工艺来形成像素阵列芯片。根据在其中像素阵列芯片不需要额外的、成本高的与CMOS处理相关的操作的实施例，可以使用更迅速和成本更低廉的系列NMOS处理操作来形成像素阵列。相反地，根据这个实施例，包括行和列电路的下部芯片不需要形成像素所需的特别专门的注入操作并且无需经历这些操作。由此获得了处理效率。
上部芯片包括像素阵列，下部芯片包括支撑电路-与像素阵列的行和列相关的行电路和列电路，在一些实施例中，每个电路均形成在相关的电路区域中。在一些实施例中，行电路区域是矩形的并且彼此并行，与矩形的列电路区域相垂直。在一些实施例中，列电路区域均彼此邻近设置，而在其他实施例中他们被分成由列电路区域所组成的分离的组。行电路区域也是如此。每个列和行电路包括至少一个接触件，该接触件通过各种导电部件(诸如但不限于，多个通孔堆叠和由金属层形成的导电体)与像素阵列的相关的列或行相连接。有利地，在一些像素阵列的相关列或行包括多个信号线的实施例中，列和行电路包括多个与像素阵列的相关列或相关行相连接的接触件。
图1是平面图，示出了两个芯片：上部芯片1和下部芯片3的器件表面。上部芯片1包括布置在包括有列7和行9的阵列中的多个像素5。每个像素5均包括光电二极管和多个相关的像素晶体管，而在其他实施例中包括其他相关的部件。在多个实施例(见图10)中，像素5包括微透镜和滤色器。列7和行9的像素5形成了像素阵列11。芯片间接合焊盘13设置在上部芯片1的反面的外围边缘上，并且每个芯片间接合焊盘13与行9或列7相关。每个芯片间接合焊盘13均通过多个导电互连部件与其相关的设置在上部芯片1的反面上的行9或列7相连接。在所示实施例中，与列7相关的芯片间接合焊盘13沿着上部芯片1的两个边缘17和19出现，但在其他实施例中，芯片间接合焊盘13被分成不同组，而在一些实施例中，与列相关的所有芯片间接合焊盘13均出现在上部芯片1的同一边缘(17或19)上。与像素阵列11的行9相关的芯片间接合焊盘13也是如此。像素阵列11基本上占据了上部芯片1的所有区域，但不包括像素阵列与11的行9和列7相关的任何支撑电路。
下部芯片3包括形成在下部芯片3的器件表面27上的多个列电路和行电路。应该理解，所示芯片的相对(非器件)表面将连接在一起，例如，下部芯片3的芯片间接合焊盘31A将与上部芯片1的芯片间接合焊盘13A相连接。下部芯片3包括行电路以及列电路，每个行电路都形成在与行电路区域25相同的对应矩形区域中，而每个列电路都形成在与列电路区域23相同的对应矩形区域中。在一些实施例中，行电路形成在矩形的行电路区域25中，他们与上部芯片1的对应的行9相间距比配，而列电路形成在矩形的列电路区域23中，该列电路区域23与上部芯片1的对应的列7相间距匹配。为了简化说明，列电路区域23可选地被称为列电路23，而行电路区域25可选地被称为行电路25。每个列电路区域23均具有对应的芯片间接合焊盘31，而每个行电路区域25均包括对应的芯片间接合焊盘31，这些芯片间接合焊盘形成在下部芯片3的反面上。在图1的所示实施例中，列电路区域23被分成了两组：列电路组35和列电路组37。类似地，行电路区域25被分成两组：行电路组39和行电路组41。
与像素阵列11的对应的列7相关的每个列电路23实施与列相关的专用电功能，而在一个实施例中，每个列电路23是输出采集电路。在一些实施例中，列电路23包括用于驱动像素源极跟随器和模拟取样保持电路的电源。在一些实施例中，列电路23包括用于将模拟像素信号逐列地输出给整体可编程放大器和总模数转换器(ADC)的模拟开关和多路复用电路。在一些实施例中，电路23包括用于各个列的放大器。在一些实施例中，列电路23包括用于各个列的列并行ADC。在多个实施例中，列并行ADC可以包括电平移位电路、偏置补偿电路、比较仪、逐次逼近式控制电路、若干数字锁、存储元件或数字递增和递减计数器。在其他实施例中，列电路23实施其他功能，但与行电路25有所不同。在一些实施例中，行电路25包括行地址解码器、移位寄存器、行控制电压电平转换器以及转换速率控制电路。
在下部芯片3的区域43和47中包括有额外的电路。在多个实施例中，额外的电路43，47包括多个控制电路、定时发生器以及其他外围电路，诸如，偏压发生器、产生参考电压的参考发生器、低压降稳压器、总放大器和ADC、产生传感器定时控制信号的控制电路、锁相环路时钟发生器等，并且使用图1中未示出的连接与多个其他部件相连接。
在一些实施例中，使用单氧化物、单NMOS处理顺序在半导体衬底、上部芯片1上形成像素阵列11并且不需要使用双氧化物技术在更低和更高电压两者下提供操作的CMOS处理操作。在一些实施例中，使用双氧化物CMOS处理技术顺序下在半导体衬底上形成芯片3，但该芯片并不暴露于用于在像素阵列11中形成深光电二极管的多重高能注入，或用于增强其他非像素阵列电路所不需要的光电二极管的光性能的多个专用工艺步骤。通过这种方式，节省处理步骤地形成每个上部芯片1和下部芯片3并且每个芯片不经历仅用在芯片的一部分上的额外的处理操作。这提供了优于二维图像传感器的优点，其中，像素阵列和支撑电路两者均形成在相同的芯片上。另外，不再需要在缩短光路径的减薄工艺中典型地用于支撑包括有上部芯片1的顶层传感器晶圆的载体晶圆；取而代之地在晶圆台处以包括有下部芯片3的底层晶圆来提供机械支撑。
图2示出了上部芯片1和下部芯片3的部件并且示出了这两个芯片为了进行装配和接合而上下相叠地设置。应该理解，电路(诸如，下部芯片3的列电路23和行电路25)实际上形成在底面51上，而不是顶面53上，因为底面51对应于图1的下部芯片3的器件表面27。芯片间接合焊盘31形成在顶面53上并且延伸穿过下部芯片3，从而使用导电互连部件(诸如，通孔堆叠和金属层)与列电路23和行电路25相连接。下部芯片3的芯片间接合焊盘31B与上部芯片1的芯片间接合焊盘13B相对齐并且相连接。像素阵列11形成在硅器件层上，该硅器件层设置在上部芯片1的上表面55上，而芯片间接合焊盘13形成在下表面57上并且也延伸穿过上部芯片1且与像素阵列11的行和列相连接。这些都将在图10中进一步详细地示出。在多个实施例中，使用多种接合技术来接合上部芯片1和下部芯片3并且在其上的部件之间提供电连接。用于面对面的晶圆接合的多种适合的手段均是有效的并且使用在多个实施例中。在多个实施例中使用多种材料，诸如，粘性有机薄膜以及氧化物和金属混合接合结构。
图3示出了与图1类似的布置中的上部芯片1和下部芯片3的布置。然而，在图3的实施例中，芯片间接合焊盘13设置在上部芯片1的反面上，但处在像素阵列11的区域内，并且不像图1中的实施例那样处在像素阵列11的外围。在图3的实施例中，像素阵列11基本上占据了上部芯片1的全部器件表面，并且芯片间接合焊盘13设置在上部芯片1的反面上。图3的下部芯片3也与图1的下部芯片3类似并且包括两组列电路区域23和两组行电路区域25。每个行电路区域25和列电路区域23均包括处在对应的电路区域内且设置在相对于器件表面27的下部芯片3的相反的背面上的芯片间接合焊盘31。在图1和图3中的每个所示的实施例中，芯片间接合焊盘13、31完全设置在列电路区域23和行电路区域25内。每个芯片间接合焊盘13和31的宽度均小于对应的矩形列电路区域23或行电路区域25的宽度。例如，芯片间接合焊盘13、31的尺寸小于列电路区域23的宽度52并且小于行电路区域25的宽度54。同样在图1和图3所示的实施例中，列电路区域23的宽度52与像素阵列11的列7的宽度相同，而行电路区域25的宽度54与像素阵列11的对应的行9的宽度58相同，即，它们是相间距匹配的。
随着像素宽度的减小，该像素宽度变得更难以使芯片间接合焊盘完全包含在对应的像素行/列内以及像素匹配的列电路区域23和行电路区域25内。图4示出了具有多个与图3所示的实施例类似的部件的另一个实施例。图3和图4中所示的实施例之间的一个区别在于图4包括比宽度52和54更宽的交错的芯片间接合焊盘61。下部芯片3的芯片间接合焊盘61与上部芯片1上的芯片间接合焊盘63相对应，它们的尺寸相同。下部芯片3的芯片间接合焊盘61的交错布置仅仅是示例性的并且在其他实施例中，它们布置成多种其他配置。当芯片间接合焊盘61的宽度大于、等于、或接近对应的列电路区域23和行电路区域25的对应宽度52、54时，有利地使用图4所示的交错的布置。在宽度52和58约为1.1微米的实施例中，芯片间接合焊盘可以需要不大于0.5微米的宽度，从而如图3所示那样彼此邻近地设置。在这个实施例中，如果芯片间接合焊盘具有大于0.5微米的宽度的话，那么便有益地使用如图4所示那样的交错的布置。这些数字值仅仅是示例性的并且在其他实施例中，各个其他数字值示出了芯片间接合焊盘的位置。对彼此邻近设置的芯片间接合焊盘的各种其他限制导致各种交错的布置，如图4中所示的布置。
图5示出了另一个示例性的实施例，在其中，芯片间接合焊盘65处在另一个交错的布置中，尽管芯片间接合焊盘65的尺寸被构造成分别小于对应的列电路区域23和行电路区域25的宽度52、54。各种设计规则也可以保证将芯片间接合焊盘65设置在交错的布置中。
在图6中，芯片间接合焊盘65的宽度分别小于列电路区域23和行电路区域25的宽度52、54。在每个列电路区域23和每个行电路区域25中，存在两个芯片间接合焊盘65并且这两个芯片间接合焊盘65对应于处在像素阵列11的相关的行或列上的两个芯片间接合焊盘67。在图6所示的布置的一个实施例中，每个列7和每个行9均包括两条信号线，每条信号线均与对应的芯片间接合焊盘67相关。
图7示出了另一个示例性的布置，在其中列电路区域23以及在其中行电路区域25被分成两个以上的组。上部芯片1包括布置在列7和行9中的像素5并且每个列7和行9均包括相关的芯片间接合焊盘13。每个芯片间接合焊盘13都对应于下部芯片3的芯片间接合焊盘31。像素阵列11的每个行9均具有一个对应的行电路区域25，而每个列7均具有一个对应的列电路区域23，反之亦然。每个列电路区域23和每个行电路区域25均包括一个芯片间接合焊盘31。图7示出了一个实施例，其中，每个行电路区域25通过一组芯片间接合焊盘13、31与对应的行9相连接，并且其中每个列电路区域23也通过一组芯片间接合焊盘13、31与对应的列7相连接。在图7的实施例中，行电路区域25分成了四组71。列电路区域23被分成六组73。区域43和47中包括有额外的电路。额外的电路43、47包括各种控制电路、定时发生器以及其他外围电路，诸如，偏压发生器、产生参考电压的参考发生器、低压降稳压器、总放大器和ADC、产生传感器定时控制信号的控制电路、锁相环路时钟发生器等，并且该额外的电路在各个实施例中使用图7中未示出的连接与多个其他部件相连接。
图8是示出了在其中像素81的每个行79均包括三个控制信号线83的实施例的俯视图。每个信号线83均与相关的芯片间接合焊盘85相连接。每个芯片间接合焊盘85均包括至少一个上金属结合层87和通孔89。在所示实施例中，像素行79内的芯片间接合焊盘85彼此间相互交错。另外，与像素行79邻近设置的芯片接合焊盘85处在沿着所示实施例中的y轴线的相同位置中，但在其他实施例中可以使用其他布置。
现参考图8和图9，图9示出了示例性的2×2，4个共享的像素单元的布置，该布置不包括行选择晶体管。图9的电路图示出了像素阵列的说明性部分99并且包括四行的部分，行101、行013、行105和行107以及四列的部分，列109、列111、列113和列115。在这个说明性的实施例中，像素单元125是2×2，4个共享的像素单元并且每个像素均包括相关的光电二极管127以及多个像素单元晶体管129。像素单元晶体管129共享相同的电荷感应节点126。每行包括三个行控制信号线119而每列包括两个列控制信号线121。根据一个实施例，两个邻近的行101和103中的行控制信号线119包括两个NMOS传输栅极信号线TRF0和TRF1、一个复位栅极信号线以及与图8的信号线TRF0、TRF1、RSTG和RSTV相同的一个信号线83。在该说明性实施例中，两列信号线121是列总线和列电源电压。
在其他实施例中使用了在像素阵列的行或列中布置多个芯片间接合焊盘85的多种其他布置，包括有本发明的其他实施例中的其他n×n像素单元布置。
图10是截面图，示出了在晶圆接合界面135上与下部芯片3相接合的上部芯片1。在晶圆接合界面135上，下部芯片3的芯片间接合焊盘137与上部芯片1的对应的芯片接合焊盘139相接合，从而将芯片1、3电连接在一起。之前描述了各种将上部芯片1装配在下部芯片3上的各种手段并且这些手段被用来以芯片对芯片方式、晶圆对晶圆方式或芯片对晶圆方式将两个芯片接合在一起。在一个实施例中，下部芯片3包括带有设置在其上的电介质143的半导体部分141，并且芯片间接合焊盘137通过金属互连147与形成在下部芯片3中的行电路的部件145相连接。上部芯片1的像素阵列包括标记了的“像素1”、“像素2”和“像素3”，这些像素彼此邻近，诸如，沿着形成在上部芯片1的像素阵列的对应的行形成。光电二极管接触件151通过金属互连结构153和形成在电介质157中的列总线155与芯片间接合焊盘139相连接。根据图10所示的实施例，每个像素均具有通过平坦化层165和透明的电介质167相分开的相关的微透镜161和滤色器163。
在一个实施例中，提供了3D图像传感器。该3D图像传感器包括：在其上具有像素阵列的上部芯片和带有列电路的下部芯片，行电路和其上的其他非间距匹配的模数信号处理电路。列电路分别设置在下部芯片上的对应的矩形列电路区域中并且每个均对应于像素阵列的列，而行电路分别设置在下部芯片中的对应的矩形行电路区域中并且每个均对应于像素阵列的一行。矩形的行电路区域彼此并行布置并且与矩形的列电路区域垂直。上部芯片堆叠在下部芯片上方并且与其电连接。
在另一个实施例中，提供了一种形成3D图像传感器的方法。该方法包括：提供上衬底和在其芯片上形成像素阵列；提供下衬底并且在其下部芯片上形成列电路和行电路，包括在对应的矩形列电路区域中形成列电路，每个列电路均对应于像素阵列的列，并且在对应的矩形行电路区域中形成行电路，每个行电路均对应于像素阵列的行，其中，矩形行电路区域彼此并行布置并且与矩形列电路区域垂直。该方法还包括在下部芯片上装配上部芯片并且将上部芯片与下部芯片相接合。
在另一个实施例中，提供了一种3D图像传感器。该3D图像传感器包括：其上带有像素阵列的上部芯片，像素阵列的每个像素行包括多个信号线；其上带有列电路和行电路的下部芯片；列电路分别设置在下部芯片上的对应的矩形列电路区域中并且每个均对应于像素阵列的列且具有基本上等于像素阵列的列宽的宽度。行电路分别设置在下部芯片上的对应的矩形行电路区域中并且每个均对应于像素阵列的行且包括与多条信号线相连接的对应的多个接触件。矩形行电路区域彼此并行布置并且与矩形列电路区域垂直。上部芯片堆叠在下部芯片上方并且与其电连接。矩形列电路区域被分成多个不同的列电路组，每个列电路组均包括多个彼此邻近地布置的矩形列电路区域，而矩形行电路区域被分成多个行电路组，每个行电路组均包括多个彼此邻近布置的矩形行电路区域。
以上仅仅示出了本发明的原理。由此应该理解，本领域的技术人员能够推导出各种布置，尽管在此没有详细描述或示出这些布置，但仍可实施本发明的原理并且包括在理念和范围内。另外，在此所引用的所有实例和条件语言原则上专门仅出于教学目的并且旨在使读者理解发明人所提供的本发明的原理和理念从而发展现有技术，并且在不限制所引用的具体实例和条件的情况下进行解释。而且，在此详述了本发明的所有原理、方面，和实施例以及其具体实例的描述旨在包括其结构和功能等效物两者。另外，这种等效物旨在包括现公知的等效物和将来发展的等效物，即，无论结构如何，被发展成实施相同功能的任意元件。
旨在接合附图中的视图来阅读示例性实施例的说明，这些视图被视作是整个书面描述的部分。在该说明中，相关的术语诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在...上面”、“在...下面”、“在...之上”、“在...之下”、“顶部”和“底部”以及其衍生物(例如，“水平地”、“向下地”、“向上地”等)在论述过程中应该被理解成涉及了随后所描述的或图中所示的方位。这些相关术语用于简化说明并且不要求以具体的方位构造或操作装置。除非另行说明，关于接合、连接等的术语，如“连接的”和“互连的”指的是直接地或间接地通过中介结构固定或连接的结构之间的关系，以及两个可运动的或刚性的连接物或关系。
尽管根据示例性实施例对本发明进行了描述，但并不局限于此。然而，应该更为广泛地理解所附的权利要求，其包括本发明的其他变型和实施例，本领域的技术人员可以在不背离本发明的等效范围的情况下实现这些变型和实施例。
Claims (22)
1.一种3D图像传感器，包括：
第一芯片，其上具有像素阵列；
第二芯片，其上具有列电路和行电路；
每个所述列电路均设置在所述第二芯片的对应列电路区域中，并且每个所述列电路均对应于所述像素阵列中的一列；
每个所述行电路均设置在所述第二芯片的对应行电路区域中，并且每个所述行电路均对应于所述像素阵列中的一行，其中，每个所述行电路区域均为矩形且宽度与所述像素阵列的像素行的宽度相等；
所述行电路区域被布置为彼此平行且垂直于矩形的所述列电路区域，并且
其中，所述第一芯片堆叠在所述第二芯片上方并且与所述第二芯片电连接。
2.根据权利要求1所述的3D图像传感器，其中，所述第一芯片上不包括所述列电路和所述行电路，所述第一芯片装配在所述第二芯片上并且与所述第二芯片直接接合。
3.根据权利要求1所述的3D图像传感器，其中，所述列电路包括输出数据采集电路。
4.根据权利要求3所述的3D图像传感器，其中，所述输出数据采集电路被配置成将信号转换为数字信号，并且所述行电路包括控制电路。
5.根据权利要求1所述的3D图像传感器，其中，所述行电路包括控制电路。
6.根据权利要求5所述的3D图像传感器，其中，所述控制电路包括布线重置器、解码器和移位寄存器部件，并且所述列电路包括驱动像素源极跟随器的电流源、模拟开关和多路复用电路、放大器和列并行ADC(模数转换器)中的至少一个。
7.根据权利要求1所述的3D图像传感器，其中，每个所述列电路区域均为矩形且宽度与所述像素阵列的像素列的宽度相等，并且所述第一芯片包括单氧化物NMOS芯片，所述第二芯片包括双氧化物CMOS芯片。
8.根据权利要求1所述的3D图像传感器，其中，所述第一芯片包括单氧化物NMOS芯片，所述第二芯片包括双氧化物CMOS芯片。
9.根据权利要求1所述的3D图像传感器，其中，所述行电路区域为矩形并且被分成多个不同的组，每个所述组均包括多个彼此邻近布置的矩形行电路区域。
10.根据权利要求1所述的3D图像传感器，其中，所述列电路区域为矩形并且被分成多个不同的组，每个所述组均包括多个彼此邻近布置的矩形列电路区域。
11.根据权利要求9所述的3D图像传感器，其中，所述矩形行电路区域被分成多个行电路区域组，每个行电路区域组均包括多个彼此邻近设置的所述矩形行电路区域。
12.根据权利要求1所述的3D图像传感器，其中，所述第二芯片进一步包括一个芯片间接合焊盘，所述芯片间接合焊盘与每个所述列电路相关联并且与所述像素阵列中的对应像素列相连接。
13.根据权利要求1所述的3D图像传感器，其中，所述第二芯片进一步包括至少一个交错芯片间接合焊盘，所述至少一个交错芯片间接合焊盘与每个所述列电路区域相关联、宽度大于所述对应列电路区域的宽度并且与所述像素阵列的对应像素列的单条线相连接。
14.根据权利要求1所述的3D图像传感器，其中，所述像素阵列的每个像素行均包括多条信号线，并且所述第二芯片包括与每个所述行电路区域相关联且与所述多条信号线相连接的对应多个芯片间接合焊盘。
15.根据权利要求14所述的3D图像传感器，其中，所述像素阵列的像素被布置在共享公共节点的n×n个像素的像素单元中。
16.根据权利要求1所述的3D图像传感器，其中，所述像素阵列的每个像素列均包括多条信号线，并且每个矩形的所述列电路区域均与所述第二芯片上的对应多个接触芯片间接合焊盘相关联且与所述多条信号线相连接。
17.一种形成3D图像传感器的方法，所述方法包括：
提供第一衬底并在所述第一衬底的第一芯片上形成像素阵列；
提供第二衬底并在所述第二衬底的第二芯片上形成列电路和行电路，包括在对应的矩形列电路区域中形成每一个都对应于所述像素阵列中的一列的所述列电路以及在对应的矩形行电路区域中形成每一个都对应于所述像素阵列中的一行的所述行电路，其中，每个所述列电路区域的宽度与所述像素阵列的像素列的宽度相等，所述矩形行电路区域被布置为彼此平行且与所述矩形列电路区域垂直；以及
在所述第二芯片上装配所述第一芯片并且将所述第一芯片与所述第二芯片相接合。
18.根据权利要求17所述的方法，其中，所述形成像素阵列包括使用NMOS处理，并且形成所述列电路和所述行电路包括使用CMOS处理。
19.根据权利要求17所述的方法，其中，所述列电路包括输出数据采集电路，所述行电路包括控制电路，每个所述矩形行电路区域的宽度与所述像素阵列的像素行的宽度相等，并且所述像素阵列的每个像素行都包括多条信号线，并且
其中，所述接合包括使用对应的多个芯片间接合焊盘将每个所述行电路与所对应像素行的所述信号线中相关联的一条信号线相接合。
20.根据权利要求17所述的方法，其中，所述列电路区域被分成至少三个列电路组，每组均具有多个彼此邻近的列电路区域，并且所述行电路区域被分成至少三个行电路组，每组均具有多个彼此邻近的行电路区域。
21.根据权利要求17所述的方法，其中，提供所述第一衬底进一步包括在所述第一衬底上形成多个其他第一芯片，提供所述第二衬底进一步包括在所述第二衬底上形成多个所述第二芯片，并且所述装配包括在所述第二衬底的所述第二芯片和所述多个第二芯片上装配所述第一芯片和所述第一衬底的所述多个第一芯片。
22.一种3D图像传感器，包括：
第一芯片，其上具有像素阵列，所述像素阵列的每个像素行都包括多条信号线；
第二芯片，其上具有列电路和行电路；
所述列电路均设置在所述第二芯片上的对应的矩形列电路区域中，每个所述列电路均对应于所述像素阵列中的一列，并且每个所述列电路的宽度都与所述像素阵列的所述一列的宽度相等；
所述行电路均设置在所述第二芯片上的对应的矩形行电路区域中，每个所述行电路均对应于所述像素阵列中的一行，并且每个所述行电路均包括与所述多条信号线相连接的对应的多个接触件；
所述矩形行电路区域被布置为彼此平行且与所述矩形列电路区域垂直，并且
其中，所述第一芯片堆叠在所述第二芯片上方并且与所述第二芯片电连接，所述矩形列电路区域被分成多个不同的列电路组，每个所述列电路组均包括多个彼此邻近布置的所述矩形列电路区域，并且所述矩形行电路区域被分成多个行电路组，每个所述行电路组均包括多个彼此邻近布置的所述矩形行电路区域。
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