KR20220006178A - 3차원 이미지 센서 - Google Patents
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Abstract
본 발명은 3차원 이미지 센서(1)에 관한 것으로, 더욱 상세하게는 광전 변환소자부터 이미지 데이터 출력을 위한 구성들을 모두 3D 형식으로 적층시킴으로써 집적도 및 레이아웃 자유도 향상과 함께, 로우 별 픽셀들의 데이터를 읽어낼 때에 시간적 반응 차이를 극복 가능하도록 하는 이미지 센서(1)에 관한 것이다.
Description
본 발명은 3차원 이미지 센서(1)에 관한 것으로, 더욱 상세하게는 광전 변환소자부터 이미지 데이터 출력을 위한 구성들을 모두 3D 형식으로 적층시킴으로써 집적도 및 레이아웃 자유도 향상과 함께, 로우 별 픽셀들의 데이터를 읽어낼 때에 시간적 반응 차이를 극복 가능하도록 하는 이미지 센서(1)에 관한 것이다.
이미지 센서(Image Sensor)는 휴대전화 카메라 등에서 영상을 생성하는 영상 촬상 소자 부품으로, 제작 공정과 응용방식에 따라 CCD(Charge Coupled Device) 이미지 센서 및 CMOS (Complementary Metal Oxide Semiconductor) 이미지 센서로 분류할 수 있다. 씨모스 이미지 센서는 우수한 집적도 경쟁력과 경제성 및 주변 칩들과의 연결 상의 용이성으로 인하여 일반적인 반도체칩 제조 공정으로 널리 자리 잡고 있다.
이러한 이미지 센서는 노광 개시 및 종료에 의하여 광량을 조절하는 셔터 동작으로 적정 노출을 유지한다. 광량을 조절하는 셔터로는 동작 방식에 따라 롤링 셔터(Rolling Shutter)와 글로벌 셔터(Global Shutter)로 구분된다.
롤링 셔터 방식의 경우, 한 프레임 내의 각 행의 광소자(예컨대, 포토 다이오드)들에 의해 광전 변환된 신호가 순차적으로 선택되는 한 행씩 플로팅 확산 영역으로 전달되어 해당 픽셀의 영상신호가 출력된다.
이와 달리, 글로벌 셔터 방식은 한 프레임 내의 모든 광소자들에 의해 광전 변환된 전체 신호가 한 번에 플로팅 확산 영역으로 전달된 후, 순차적으로 선택되는 행에서 해당 픽셀의 영상신호가 출력된다.
도 1은 종래의 이미지 센서에 대한 구성도이다.
이하에서는 첨부된 도면을 참고하여 종래의 롤링 셔터 방식의 이미지 센서의 개략적인 구조 및 그에 따른 문제점에 대하여 설명하도록 한다.
도 1을 참고하면, 종래의 이미지 센서(9)는 단위 픽셀(P1)이 2차원 구조로 어레이되고, 픽셀 영역(910) 내 동일한 칼럼(Column)에 배치된 각 단위 픽셀들(911)은 영상 신호를 포함하는 아날로그 신호를 전달하기 위한 공통 칼럼 리드아웃 라인을 공유한다. 또한, ADC 블록(930)은 각각의 칼럼에 대응되는 다수의 ADC부(931, 933, 935)를 포함한다. 각각의 ADC부(931, 933, 935)는 연결된 리드라웃 라인으로부터 전달되는 단위 픽셀들(911)의 아날로그 영상 신호를 입력받아 디지털 신호로 변환한다.
따라서, ADC 블록(930)은 라인 형태의 구조로 어레이되어 있으므로, 각각의 ADC부(931 or 933 or 935)는 개별 칼럼에 위치하는 모든 단위 픽셀들(911에 공통적으로 적용될 수밖에 없다. 이는, 개별 ADC부(931 or 933 or 935) 불량 시 Line 형태의 이미지 불량을 발생시키는 요인이 된다.
또한, 롤링 셔터 방식은 모든 픽셀들의 데이터를 동시에 읽어오는 것이 아니고 로우(Row) 단위로 픽셀 데이터를 읽어오게 되다. 이로 인해 각 로우의 데이터를 읽어 오는 타이밍의 차이가 발생하게 되고, 로우 단위로 픽셀 데이터를 순차적으로 읽어 올 때 대상(Object)이 움직이면 이미지가 흐려지거나(Image blur) 대상이 휘어져 보이는 등의 젤로 효과가 발생할 수 있다. 이러한 젤로 효과를 개선하기 위해서는 로우 별로 픽셀들의 데이터를 읽을 때 최대한 빠르게 읽어들여 시간 차이를 줄여야 하나, 기존의 구조로는 한계가 있다.
이와 같은 문제점을 해결하고자, 본 발명의 발명자의 개선된 구조를 가지는 적층형 이미지 센서에 대하여 제시하고자 한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 광전 변환소자부터 이미지 출력까지의 모든 구조를 적층형 3차원 구조로 구성함으로써 이미지 처리 속도 향상을 도모하도록 하는 3차원 이미지 센서를 제공하는데 그 목적이 있다.
또한, 본 발명은 로우 별로 픽셀들의 데이터를 읽어낼 때에 시간적 반응 차이를 극복 가능하도록 하는 3차원 이미지 센서를 제공하는데 그 목적이 있다.
또한, 본 발명은, 전술한 바와 같이, 모든 구조를 적층형 3차원 구조로 구성함으로써 집적도 및 레이아웃의 자유도 향상을 도모하도록 하는 3차원 이미지 센서를 제공하는데 그 목적이 있다.
또한, 본 발명은 개별 ADC부가 각 단위 픽셀과 1:1 대응되도록 3차원 적층되어, 각 ADC부 불량 시에도 Line 형태의 이미지 불량이 아닌, Spot 형태의 이미지 불량만을 발생하도록 함으로써, ISP를 통한 용이한 교정이 가능하도록 하는 3차원 이미지 센서를 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩; 및 상기 제2 반도체 칩 상에 적층되고 상기 제2 반도체 칩과 전기적으로 연결되는 제3 반도체 칩;을 포함하고, 상기 제1 반도체 칩은 제1 기판; 및 픽셀 영역에서 상기 제1 기판 측에 2차원 구조로 다수 어레이되고 각각 1개의 광전 변환소자를 포함하는 단위 픽셀;을 포함하며, 상기 제2 반도체 칩은 제2 기판; 및 구동소자 영역에서 상기 제2 기판 측에 2차원 구조로 다수 어레이되는 구동 소자;를 포함하고, 상기 제3 반도체 칩은 제3 기판; 및 로직 영역 에서 상기 제3 기판 측에 2차원 구조로 다수 어레이되는 ADC부;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 픽셀 영역, 구동소자 영역 및 로직 영역은 z축 방향을 따라 상호 오버랩되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 개별 ADC부는 상기 단위 픽셀들과 1:1 대응되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 상기 제3 반도체 칩 상에 적층되고 상기 제3 반도체 칩과 전기적으로 연결되는 제4 반도체 칩;을 추가로 포함하고, 상기 제4 반도체 칩은 제4 기판; 및 메모리 영역에서 상기 제4 기판 측에 2차원 구조로 다수 어레이되는 메모리 셀;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 메모리 영역은 상기 로직 영역과 z축 방향을 따라 상호 오버랩되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 개별 메모리 셀은 상기 단위 픽셀들 및 ADC부와 1:1:1 대응되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 픽셀 영역에서 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 구동소자 영역에서 구동 소자들이 2차원 구조로 어레이되는 제2 반도체 칩; 및 상기 제2 반도체 칩 상에 적층되고, 로직 영역에서 다수의 ADC부가 2차원 구조로 어레이되는 제3 반도체 칩;을 포함하고, 상기 단위 픽셀과 ADC부는 z축 방향을 따라 1:1 대응되도록 어레이되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 상기 제3 반도체 칩 상에 적층되고, 메모리 영역에서 다수의 메모리 셀들이 2차원 구조로 어레이되는 제4 반도체 칩;을 추가로 포함하고, 상기 제4 반도체 칩은 각각의 메모리 셀은 개별 ADC부와 z축 방향을 따라 1:1 대응되도록 어레이되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 제1 반도체 칩 내지 제4 반도체 칩은 인접한 칩에 상호 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 단위 픽셀은 광전 변환소자; 상기 광전 변환소자에 의하여 생성된 전하를 전달하기 위해 상기 광전 변환소자 및 플로팅 확산영역 사이를 연결 및 단락시키는 전송 트랜지스터; 및 상기 광전 변환소자로부터 전달되는 전하를 저장하는 플로팅 확산영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 단위 픽셀 별 광전 변환소자, 전송 트랜지스터 및 플로팅 확산영역은 1:1:1 대응되도록 어레이되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서에서, 상기 구동 소자는 상기 플로팅 확산영역의 전압을 전원 전압으로 리셋하는 리셋 트랜지스터; 및 상기 플로팅 확산영역의 전압을 증폭시키는 선택 트랜지스터;를 포함하고, 상기 리셋 트랜지스터 및 선택 트랜지스터 각각은 단위 픽셀 별 광전 변환소자와 1:1 대응되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 픽셀 영역에서 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 상기 픽셀 영역과 오버랩되는 구동소자 영역에서 구동 소자들이 개별 단위 픽셀과 1:1 대응되도록 2차원 구조로 어레이되는 제2 반도체 칩; 및 상기 제2 반도체 칩 상에 적층되고, 상기 픽셀 영역과 오버랩되는 로직 영역에서 다수의 ADC부가 개별 단위 픽셀과 1:1 대응되도록 2차원 구조로 어레이되는 제3 반도체 칩;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 3차원 이미지 센서는 상기 제3 반도체 칩 상에 적층되고, 메모리 영역에서 다수의 메모리 셀들이 2차원 구조로 어레이되는 제4 반도체 칩;을 추가로 포함하고, 상기 제4 반도체 칩은 각각의 메모리 셀은 개별 ADC부와 1:1 대응되도록 어레이되는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 광전 변환소자부터 이미지 출력까지의 모든 구조를 적층형 3차원 구조로 구성함으로써 이미지 처리 속도 향상을 도모하도록 하는 효과를 보일 수 있다.
또한, 본 발명은 로우 별로 픽셀들의 데이터를 읽어낼 때에 시간적 반응 차이를 극복 가능하도록 하는 효과를 나타낼 수 있다.
또한, 본 발명은, 전술한 바와 같이, 모든 구조를 적층형 3차원 구조로 구성함으로써 집적도 및 레이아웃의 자유도 향상을 도모하도록 하는 효과가 도출될 수 있다.
또한, 본 발명은 개별 ADC부가 각 단위 픽셀과 1:1 대응되도록 3차원 적층되어, 각 ADC부 불량 시에도 Line 형태의 이미지 불량이 아닌, Spot 형태의 이미지 불량만을 발생하도록 함으로써, ISP를 통한 용이한 교정이 가능하도록 하는 효과를 가질 수 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 이미지 센서에 대한 구성도이고;
도 2는 본 발명의 일 실시예에 따른 3차원 이미지 센서에 대한 분리사시도이고;
도 3은 도 2에 따른 3차원 이미지 센서에 대한 참고 사시도이고;
도 4는 도 2에 따른 이미지 센서의 제1 반도체 칩에 대한 개략적인 평면도이고;
도 5는 도 2에 따른 이미지 센서의 제2 반도체 칩에 대한 개략적인 평면도이고;
도 6은 도 2에 따른 이미지 센서의 제3 반도체 칩에 대한 개략적인 평면도이고;
도 7은 도 2에 따른 이미지 센서의 제4 반도체 칩에 대한 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 이미지 센서에 대한 분리사시도이고;
도 3은 도 2에 따른 3차원 이미지 센서에 대한 참고 사시도이고;
도 4는 도 2에 따른 이미지 센서의 제1 반도체 칩에 대한 개략적인 평면도이고;
도 5는 도 2에 따른 이미지 센서의 제2 반도체 칩에 대한 개략적인 평면도이고;
도 6은 도 2에 따른 이미지 센서의 제3 반도체 칩에 대한 개략적인 평면도이고;
도 7은 도 2에 따른 이미지 센서의 제4 반도체 칩에 대한 개략적인 평면도이다.
발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하 명세서 내용에 있어서, 일 구성요소가 타 구성요소의 "위(On)", "상", "상측" 또는 "상부"에 배치 또는 위치한다고 지칭하는 것은, 일 구성요소가 타 구성요소의 상부 표면에 접촉되어 위치하는 것과 아울러, 타 구성요소 층과 일정 거리 이격되어 배치되는 것을 모두 포함하는 개념이다. 그리고 일 구성요소가 타 구성요소와 이격되어 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 더 배치될 수 있다. 또한, 일 구성요소가 "타 구성요소 상에 직접" 배치되는 경우 또는 "바로 위"에 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 배치될 수 없다.
그리고 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니며, 제2의 구성이 제1의 구성을 전제로 하는 것이 아님에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 3차원 이미지 센서에 대한 분리사시도이고; 도 3은 도 2에 따른 3차원 이미지 센서에 대한 참고 사시도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 3차원 이미지 센서에 대하여 상세히 설명하도록 한다.
도 2 및 도 3을 참고하면, 본 발명은 3차원 이미지 센서(1)에 관한 것으로, 더욱 상세하게는 광전 변환소자부터 이미지 데이터 출력을 위한 구성들을 모두 3D 형식으로 적층시킴으로써 집적도 및 레이아웃 자유도 향상과 함께, 로우 별 픽셀들의 데이터를 읽어낼 때에 시간적 반응 차이를 극복 가능하도록 하는 이미지 센서(1)에 관한 것이다.
또한, 하기에서 상세히 설명하는 바와 같이, 본 발명의 일 실시예에 따른 3차원 이미지 센서(1)에는 ADC(Analog-Digital Converter) 역시 기존의 Line Type이 아닌 Area Type의 2차원 구조로 어레이된다. 그러므로 각 단위 픽셀과 ADC가 1:1 대응되도록 배치될 수 있어, 어느 하나의 ADC에 불량이 발생하더라도 Line 형태가 아닌 Spot 형태의 이미지 불량만이 발생한다. 따라서, 상대적으로 용이한 교정이 가능한 것에 이점이 있다.
본 발명의 일 실시예에 따른 3차원 이미지 센서(1)는 제1 반도체 칩(100) 상에 제2 반도체 칩(200)이, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)이, 그리고 제3 반도체 칩(300) 상에 제4 반도체 칩(400)이 순차적으로 적층된 구조를 가질 수 있다. 즉, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 수직 방향(z축 방향)으로 서로 오버랩되도록 적층될 수 있다. 적층된 칩 간 결합은 웨이퍼 레벨에서 이루어질 수 있다.
개별 반도체 칩 간 결합은 메탈 투 메탈 본딩을 통해 이루어질 수 있으며 이에 별도의 제한이 있는 것은 아니다. 예를 들어 각 반도체 칩 간 전기적 연결은 Cu-Cu 본딩을 통해 이루어지는 것이 바람직하며, Cu-Cu 하이브리드 본딩을 통하여 이루어지는 것이 더욱 바람직하다.
도 4는 도 2에 따른 이미지 센서의 제1 반도체 칩에 대한 개략적인 평면도이다.
도 2 내지 도 4를 참고하여 상세하게 설명하면, 본 발명의 일 실시예에 따른 3차원 이미지 센서(1)의 최하층을 형성하는 제1 반도체 칩(100)의 픽셀 영역(A1)에는, 제1 기판(101) 측에 x축 및 y축 방향을 따라 다수의 단위 픽셀(P1)들이 2차원 구조로 어레이된다. 개별 단위 픽셀(P1)에는 감지되는 빛을 통해 전자 정공 쌍을 생성하는 광전 변환소자(110), 상기 광전 변환소자(110)에 의하여 생성된 전하를 전달하기 위하여 상기 광전 변환소자(110) 및 플로팅 확산영역(150) 사이를 연결 하거나 단락시키는 전송 트랜지스터(130)와, 상기 광전 변환소자(110)로부터 전달되는 전하를 저장하는 플로팅 확산영역(150)이 각각 배치된다. 상기 광전 변환소자(110), 전송 트랜지스터(130) 및 플로팅 확산영역(150)은 각각 1:1:1로 배치되는 것이 바람직하다.
즉, 본 발명의 일 실시예에 따른 이미지 센서(1)는 다수의 광전 변환소자(110)가 공통의 전송 트랜지스터(130) 및 플로팅 확산영역(150)을 공유하지 않는 것을 특징으로 한다. 또한, 상기 제1 기판(101)은 도시된 도면 상에서 제1 반도체 칩(100)의 하 측에 배치될 수 있다. 상기 픽셀영역(A1)은 픽셀 주변 영역(PE1)에 둘러싸여, 상기 제1 반도체 칩(100)의 중앙부에 위치할 수 있으나(도 2 참고), 이에 별도의 제한이 있는 것은 아니다.
픽셀 영역(A1)에 형성되는 단위 픽셀(P1)에 대하여 더욱 상세히 설명하면, 예를 들어 광전 변환소자(110) 상에 전송 트랜지스터(130)가 위치하고, 상기 광전 변환소자(110)의 인접한 측에 플로팅 확산영역(150)이 위치할 수 있다. 또한, 개별 단위 픽셀(P1)은 모두 동일한 구조로 형성될 수 있으나 이에 별도의 제한이 있는 것은 아니다. 그리고 상기 제1 기판(101) 상에는 제2 기판(201)과의 전기적 연결을 위한 다수의 층간 절연막(미도시), 금속 배선층(미도시)을 포함할 수 있다.
상기 금속 배선층은 예를 들어 단일 금속 또는 이종 이상의 금속이 혼합된 합금막으로 형성되는 구성이며, 층간 절연막은 예를 들어 산화 실리콘과 같은 절연 물질로 형성되는 구성이다. 본 발명의 일 실시예에 따른 3차원 이미지 센서(1)는 예를 들어 후면조사형 이미지 센서(Backside Illuminated Image Sensor)이며, 상기 제1 기판(101)을 기준으로 컬러 필터와 마이크로 렌즈(미도시)가 상기 금속 배선층과 서로 반대 방향에 형성될 수 있다.
도 5는 도 2에 따른 이미지 센서의 제2 반도체 칩에 대한 개략적인 평면도이다.
도 2, 도 3 및 도 5를 참고하면, 제1 반도체 칩(100) 상에는 제2 반도체 칩(200)이 배치된다. 상기 제2 반도체 칩(200)에는 제2 기판(201)이 그리고 그 상 측 또는 하 측에 다수의 층간 절연막 및 금속 배선층(미도시)이 배치될 수 있다. 상기 제2 기판(201) 측에는 다수의 리셋 트랜지스터(210), 선택 트랜지스터(230) 및 소스 팔로워(250) 등의 구동 소자들이 2차원 구조로 어레이될 수 있다. 각각의 리셋 트랜지스터(210), 선택 트랜지스터(230) 및 소스 팔로워(250)는 제2 반도체 칩(200)의 구동소자 영역(A2)에 형성되고, 각 단위 픽셀(P1)의 광전 변환소자(110)와 각각 1:1 대응되도록 배치될 수 있다. 상기 구동소자 영역(A2)은 구동소자 주변 영역(PE2)에 둘러싸여, 상기 제2 반도체 칩(200)의 중앙부에 위치할 수 있다. 또한, 상기 구동소자 영역(A2)은 픽셀 영역(A1)과 z축 방향을 따라 오버랩되도록 배치될 수 있다. 이하에서는 1개의 리셋 트랜지스터(210), 선택 트랜지스터(230) 및 소스 팔로워(250)가 형성된 영역으로, 단위 픽셀(P1)과 대응되는 영역을 단위 구동소자(D1)으로 지칭한다.
즉, 복수의 단위 픽셀(P1) 또는 광전 변환소자(110)가 공통의 리셋 트랜지스터(210), 선택 트랜지스터(230) 및 소스 팔로워(250)를 공유하지 않는 것을 특징으로 한다. 상기 리셋 트랜지스터(210)는 플로팅 확산영역(150)의 전압을 전원 전압으로 리셋시킴으로써 상기 플로팅 확산영역(150)의 저장 전하를 리셋하는 구성이다. 상기 선택 트랜지스터(230)는 플로팅 확산영역(150)의 전압을 증폭시키며, 상기 소스 팔로워(250)는 선택 신호에 따라 증폭된 전압을 선택적으로 출력하는 구성이다. 상기 제2 기판(210) 상에는 제3 기판(301)과의 전기적 연결을 위한 다수의 층간 절연막, 금속 배선층을 포함할 수 있으며 이에 대한 상세한 설명은 생략하도록 한다.
도 6은 도 2에 따른 이미지 센서의 제3 반도체 칩에 대한 개략적인 평면도이다.
도 2, 도 3 및 도 6을 참고하면, 제2 반도체 칩(200) 상에는 제3 반도체 칩(300)이 배치된다. 제3 반도체 칩(300)의 제3 기판(301) 측에는 다수의 로직 소자들이 배치된다. 예를 들어 상기 제3 기판(301)의 일측에는 로직 영역(A3)을 따라 상기 로직 소자들이 위치할 수 있고, 상기 로직 영역(A3)은 픽셀 영역(A1) 및 구동소자 영역(A2)과 z축 방향을 따라 오버랩되며 로직 주변 영역(PE3)에 의하여 둘러싸일 수 있다. 로직 영역(A3)에는 다수의 로직 소자들이 2차원 구조로 어레이되고, 예를 들어 상기 로직 소자는 제3 기판(301)의 하측에 위치할 수 있다. 또한, 상기 제3 기판(301)에는 로직 소자들의 트랜지스터들이 위치할 수 있다.
로직 소자는 단위 픽셀(P1)로부터의 픽셀 신호를 처리하기 위한 다양한 회로를 포함하고, 예를 들어 ADC부(Analog-Digital Converter; 310)를 포함한다. 상기 ADC부(310)는 단위 픽셀(P1)과 마주보도록 상기 제3 기판(301) 측에 2차원 구조로 어레이된다. 상기 ADC부(310)는 다수의 ADC부(310)를 포함하는 ADC 블럭이 다수의 단위 픽셀들(P1)과 대응되도록 배열되지 않으며, 한 개의 ADC부(310)가 개별 단위 픽셀(P1)에 1:1 대응되도록 배치된다.
이하에서는 종래의 이미지 센서(9) 구성 및 그로 인한 문제점에 대하여 다시 한 번 설명하도록 한다.
도 1을 참고하면, 종래의 이미지 센서(9)는 단위 픽셀(P1)이 2차원 구조로 어레이되고, 동일한 칼럼(Column)에 배치된 각 단위 픽셀들(910)은 영상 신호를 포함하는 아날로그 신호를 전달하기 위한 공통 칼럼 리드아웃 라인을 공유한다. 또한, ADC 블록(930)은 각각의 칼럼에 대응되는 다수의 ADC부(931, 933, 935)를 포함한다. 각각의 ADC부(931, 933, 935)는 연결된 리드라웃 라인으로부터 전달되는 단위 픽셀들(910)의 아날로그 영상 신호를 입력받아 디지털 신호로 변환한다.
따라서, ADC 블록(930)은 라인 형태의 구조로 어레이되어 있으므로, 각각의 ADC부(931 or 933 or 935)는 개별 칼럼에 위치하는 모든 단위 픽셀들(910)에 공통적으로 적용될 수밖에 없다. 이는, 개별 ADC부(931 or 933 or 935) 불량 시 Line 형태의 이미지 불량을 발생시키는 요인이 된다.
또한, 롤링 셔터 방식은 모든 픽셀들의 데이터를 동시에 읽어오는 것이 아니고 로우(Row) 단위로 픽셀 데이터를 읽어오게 되다. 이로 인해 각 로우의 데이터를 읽어 오는 타이밍의 차이가 발생하게 되고, 로우 단위로 픽셀 데이터를 순차적으로 읽어 올 때 대상(Object)이 움직이면 이미지가 흐려지거나(Image Blur) 대상이 휘어져 보이는 등의 젤로 효과가 발생할 수 있다. 이러한 젤로 효과를 개선하기 위해서는 로우 별로 픽셀들의 데이터를 읽을 때 최대한 빠르게 읽어들여 시간 차이를 줄여야 하나, 기존의 구조로는 한계가 있다.
이와 같은 문제점을 해결하기 위하여, 도 2, 도 3 및 도 6을 참고하면, 본 발명의 일 실시예에 따른 3차원 이미지 센서(1)는 ADC부(310)를 단위 픽셀(P1)과 2차원적으로 배열하지 않고, 3차원방식으로 적층되도록 배열한다. 상세하게는, 개별 ADC부(310)를 단위 픽셀(P1)과 1:1 대응되도록 3차원 적층 배열함으로써 각 ADC부(310)의 불량 발생 시 Line 형태가 아닌 Spot 형태의 불량만을 발생시킬 수 있는 것에 본 발명의 특징이 있다. 이러한 Spot 형태의 불량은 ISP를 통해 용이하게 교정 가능하다.
즉, ADC부들(310)이 픽셀 영역(A1) 및 구동소자 영역(A2)과 3차원적으로 적층 구조로 어레이되어 있다 하더라도, 한 개의 ADC부(310)가 다수의 단위 픽셀들(P1)과 대응되도록 어레이되는 경우, 전술한 종래의 이미지 센서(9)에서의 문제점이 동일하게 발생할 수밖에 없다. 따라서, 본 발명의 일 실시예에 따른 이미지 센서(1)에서는, 개별 ADC부(310)가 각 단위 픽셀(P1)과 1:1 대응되도록 배치되어 전술한 문제점 발생을 미연에 방지할 수 있다. 더욱 상세하게는, 각 ADC부(310)는 개별 광전 변환소자(110)와 1:1 대응된다.
도 7은 도 2에 따른 이미지 센서의 제4 반도체 칩에 대한 개략적인 평면도이다.
도 2, 도 3 및 도 7을 참고하면, 제3 반도체 칩(300) 상에는 제4 반도체 칩(400)이 배치된다. 제4 반도체 칩(400)의 제4 기판(401) 측에는 다수의 메모리 셀(410)이 어레이될 수 있다. 상기 메모리 셀들(410)은 메모리 영역(MA) 내에서 2차원 구조로 배열되며, 상기 메모리 영역(MA)의 주변부에는 상기 메모리 영역(MA)을 둘러싸도록 메모리 주변영역(MA4)이 형성된다.
예를 들어 상기 메모리 셀(410)은 제4 기판(401)의 하 측에 어레이될 수 있다. 상기 제4 기판(401)에는 메모리 셀(410)을 위한 트랜지스터들이 배치될 수 있다. 상기 메모리 셀들(410)은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리로 이용될 수 있다. 개별 메모리 셀(410)은 각 단위 픽셀(P1) 및 ADC부(310)와 1:1:1 대응되도록 어레이되는 것이 바람직하다.
상기 제1 반도체 칩(100) 내지 제4 반도체 칩(400)은, 전술한 바와 같이, 각각의 결합은 메탈 투 메탈 본딩을 통해 이루어질 수 있다. 또한, 메탈 투 메탈 하이브리드 본딩과 함께 TSV(Through Silicon Via)를 통하여 전기적으로 연결될 수도 있다. 또한, 하나의 일체형 관통 전극을 통하여 전기적으로 연결될 수도 있고 이에 별도의 제한이 있는 것은 아니다.
이와 같이 광전 변환소자(110) 등으로부터 ADC부(310) 및 메모리 셀(410)이 모두 z축 방향을 따라 1:1로 매핑(Mapping)되도록 배열됨으로써 집적도 및 데이터 처리 속도 향상, Line 형태의 이미지 불량 개선에 그 장점이 발생한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 3차원 이미지 센서
100 : 제1 반도체 칩
101 : 제1 기판
110 : 광전 변환소자 130 : 전송 트랜지스터
150 : 플로팅 확산영역
200 : 제2 반도체 칩
201 : 제2 기판
210 : 리셋 트랜지스터 230 : 선택 트랜지스터
250 : 소스 팔로워
300 : 제3 반도체 칩
301 : 제3 기판
310 : ADC부
400 : 제4 반도체 칩
401 : 제4 기판
410 : 메모리 셀
A1 : 픽셀 영역 A2 : 구동소자 영역
A3 : 로직 영역 A4 : 메모리 영역
P1 : 단위 픽셀 D1 : 단위 구동소자
PE1 : 픽셀 주변 영역 PE2 : 구동소자 주변 영역
PE3 : 로직 주변 영역 PE4 : 메모리 주변 영역
9 : 종래의 이미지 센서
910 : 단위 픽셀 930 : ADC 블록
931, 933, 935 : ADC부
100 : 제1 반도체 칩
101 : 제1 기판
110 : 광전 변환소자 130 : 전송 트랜지스터
150 : 플로팅 확산영역
200 : 제2 반도체 칩
201 : 제2 기판
210 : 리셋 트랜지스터 230 : 선택 트랜지스터
250 : 소스 팔로워
300 : 제3 반도체 칩
301 : 제3 기판
310 : ADC부
400 : 제4 반도체 칩
401 : 제4 기판
410 : 메모리 셀
A1 : 픽셀 영역 A2 : 구동소자 영역
A3 : 로직 영역 A4 : 메모리 영역
P1 : 단위 픽셀 D1 : 단위 구동소자
PE1 : 픽셀 주변 영역 PE2 : 구동소자 주변 영역
PE3 : 로직 주변 영역 PE4 : 메모리 주변 영역
9 : 종래의 이미지 센서
910 : 단위 픽셀 930 : ADC 블록
931, 933, 935 : ADC부
Claims (14)
- 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩;
상기 제1 반도체 칩 상에 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩; 및
상기 제2 반도체 칩 상에 적층되고 상기 제2 반도체 칩과 전기적으로 연결되는 제3 반도체 칩;을 포함하고,
상기 제1 반도체 칩은
제1 기판; 및 픽셀 영역에서 상기 제1 기판 측에 2차원 구조로 다수 어레이되고 각각 1개의 광전 변환소자를 포함하는 단위 픽셀;을 포함하며,
상기 제2 반도체 칩은
제2 기판; 및 구동소자 영역에서 상기 제2 기판 측에 2차원 구조로 다수 어레이되는 구동 소자;를 포함하고,
상기 제3 반도체 칩은
제3 기판; 및 로직 영역에서 상기 제3 기판 측에 2차원 구조로 다수 어레이되는 ADC부;를 포함하는 것을 특징으로 하는 3차원 이미지 센서.
- 제1항에 있어서,
상기 픽셀 영역, 구동소자 영역 및 로직 영역은 z축 방향을 따라 상호 오버랩되는 것을 특징으로 하는 3차원 이미지 센서.
- 제1항에 있어서, 개별 ADC부는
상기 단위 픽셀들과 1:1 대응되는 것을 특징으로 하는 3차원 이미지 센서.
- 제3항에 있어서,
상기 제3 반도체 칩 상에 적층되고 상기 제3 반도체 칩과 전기적으로 연결되는 제4 반도체 칩;을 추가로 포함하고,
상기 제4 반도체 칩은
제4 기판; 및 메모리 영역에서 상기 제4 기판 측에 2차원 구조로 다수 어레이되는 메모리 셀;을 포함하는 것을 특징으로 하는 3차원 이미지 센서.
- 제4항에 있어서,
상기 메모리 영역은 상기 로직 영역과 z축 방향을 따라 상호 오버랩되는 것을 특징으로 하는 3차원 이미지 센서.
- 제4항에 있어서, 상기 개별 메모리 셀은
상기 단위 픽셀 및 ADC부와 1:1:1 대응되는 것을 특징으로 하는 3차원 이미지 센서.
- 픽셀 영역에서 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩;
상기 제1 반도체 칩 상에 적층되며, 구동소자 영역에서 구동 소자들이 2차원 구조로 어레이되는 제2 반도체 칩; 및
상기 제2 반도체 칩 상에 적층되고, 로직 영역에서 다수의 ADC부가 2차원 구조로 어레이되는 제3 반도체 칩;을 포함하고,
상기 단위 픽셀과 ADC부는 z축 방향을 따라 1:1 대응되도록 어레이되는 것을 특징으로 하는 3차원 이미지 센서.
- 제7항에 있어서,
상기 제3 반도체 칩 상에 적층되고, 메모리 영역에서 다수의 메모리 셀들이 2차원 구조로 어레이되는 제4 반도체 칩;을 추가로 포함하고,
상기 제4 반도체 칩은
각각의 메모리 셀은 개별 ADC부와 z축 방향을 따라 1:1 대응되도록 어레이되는 것을 특징으로 하는 3차원 이미지 센서.
- 제8항에 있어서,
상기 제1 반도체 칩 내지 제4 반도체 칩은 인접한 칩에 상호 전기적으로 연결되는 것을 특징으로 하는 3차원 이미지 센서.
- 제7항에 있어서, 상기 단위 픽셀은
광전 변환소자;
상기 광전 변환소자에 의하여 생성된 전하를 전달하기 위해 상기 광전 변환소자 및 플로팅 확산영역 사이를 연결 및 단락시키는 전송 트랜지스터; 및
상기 광전 변환소자로부터 전달되는 전하를 저장하는 플로팅 확산영역;을 포함하는 것을 특징으로 하는 3차원 이미지 센서.
- 제10항에 있어서,
상기 단위 픽셀 별 광전 변환소자, 전송 트랜지스터 및 플로팅 확산영역은 1:1:1 대응되도록 어레이되는 것을 특징으로 하는 3차원 이미지 센서.
- 제10항에 있어서, 상기 구동 소자는
상기 플로팅 확산영역의 전압을 전원 전압으로 리셋하는 리셋 트랜지스터; 및
상기 플로팅 확산영역의 전압을 증폭시키는 선택 트랜지스터;를 포함하고,
상기 리셋 트랜지스터 및 선택 트랜지스터 각각은 단위 픽셀 별 광전 변환소자와 1:1 대응되는 것을 특징으로 하는 3차원 이미지 센서.
- 픽셀 영역에서 단위 픽셀들이 2차원 구조로 어레이되는 제1 반도체 칩;
상기 제1 반도체 칩 상에 적층되며, 상기 픽셀 영역과 오버랩되는 구동소자 영역에서, 각각의 단위 구동소자들이 개별 단위 픽셀과 1:1 대응되도록 2차원 구조로 어레이되는 제2 반도체 칩; 및
상기 제2 반도체 칩 상에 적층되고, 상기 픽셀 영역과 오버랩되는 로직 영역에서 다수의 ADC부가 개별 단위 픽셀과 1:1 대응되도록 2차원 구조로 어레이되는 제3 반도체 칩;을 포함하는 것을 특징으로 하는 3차원 이미지 센서.
- 제13항에 있어서,
상기 제3 반도체 칩 상에 적층되고, 메모리 영역에서 다수의 메모리 셀들이 2차원 구조로 어레이되는 제4 반도체 칩;을 추가로 포함하고,
상기 제4 반도체 칩은
각각의 메모리 셀은 개별 ADC부와 1:1 대응되도록 어레이되는 것을 특징으로 하는 3차원 이미지 센서.
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|---|---|---|---|
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|---|---|---|---|
| KR1020200083806A KR20220006178A (ko) | 2020-07-08 | 2020-07-08 | 3차원 이미지 센서 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200083806A KR20220006178A (ko) | 2020-07-08 | 2020-07-08 | 3차원 이미지 센서 |
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|---|---|
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| KR (1) | KR20220006178A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100819746B1 (ko) | 2007-02-09 | 2008-04-08 | 연세대학교 산학협력단 | 3차원 구조의 적층 이미지센서 및 그 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7001274B2 (ja) * | 2016-03-15 | 2022-01-19 | ダートマス カレッジ | クラスタ並列読み出しを有する、スタック型の裏面照明型量子イメージセンサ |
| JP7402606B2 (ja) * | 2018-10-31 | 2023-12-21 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及び電子機器 |
| KR20200143141A (ko) * | 2019-06-14 | 2020-12-23 | 삼성전자주식회사 | Cis, 및 그 cis에서 픽셀별 ae 방법 |
| JP2021005656A (ja) * | 2019-06-26 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及びその製造方法 |
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2020
- 2020-07-08 KR KR1020200083806A patent/KR20220006178A/ko active Search and Examination
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2021
- 2021-06-29 US US17/362,249 patent/US20220013565A1/en not_active Abandoned
Patent Citations (1)
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|---|---|---|---|---|
| KR100819746B1 (ko) | 2007-02-09 | 2008-04-08 | 연세대학교 산학협력단 | 3차원 구조의 적층 이미지센서 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220013565A1 (en) | 2022-01-13 |
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