JP2021005656A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】複数の基板の積層構造において、更なる性能の向上を実現可能な半導体装置を提供する。【解決手段】半導体装置が、第１能動素子を含む第１素子層と、第１素子層上に配置された第１配線層とを含む第１基板と、第１配線層上に配置された第２能動素子を含む第２素子層と、第２素子層上に配置された第２配線層とを含む第２基板とを備え、第１基板と第２基板とが積層されて構成され、第２の能動素子が、化合物半導体基板に設けられる。【選択図】図４

Description

本開示に係る技術（本技術）は、半導体装置及びその製造方法に関する。
従来、トランジスタ等の素子がそれぞれ形成された複数の基板を積層することにより、縦方向に素子密度を増大させる方法が知られている（特許文献１参照）。この方法では、平面を１面使用するだけでなく、積層する毎に２面、３面と素子数を増大させることが特徴である。面積が限られている素子に使用する場合、素子を増大させ、複雑な回路を小さい面積に構成することができる。
イメージセンサでは、画素サイズが固定されており、画素毎に形成する素子面積が画素サイズに限定されている。そのため、素子の大きさを自由に変更できず、更に回路を複雑にするために素子数を増やすことには限界があるため、イメージセンサのような素子面積が制限されているデバイスには、複数の基板の積層構造による素子面積の増大は非常に有益な方法となる。
特開２０１４−９９５８２号公報
複数の基板の積層構造を用いたイメージセンサにおいて、低消費電力化、発熱の抑制、耐圧の向上、可視光領域外への応用展開等の、更なる性能の向上が要望されている。
本技術は、複数の基板の積層構造において、更なる性能の向上を実現可能な半導体装置及びその製造方法を提供することを目的とする。
本技術の一態様に係る半導体装置は、第１能動素子を含む第１素子層と、第１素子層上に配置された第１配線層とを含む第１基板と、第１配線層上に配置された第２能動素子を含む第２素子層と、第２素子層上に配置された第２配線層とを含む第２基板とを備え、第１基板と第２基板とが積層されて構成され、第２の能動素子が、化合物半導体基板に設けられることを要旨とする。
本技術の他の態様に係る半導体装置は、光電変換部と、光電変換部上に配置された第１配線層とを含む第１基板と、第１配線層上に配置された能動素子を含む素子層と、素子層上に配置された第２配線層とを含む第２基板とを備え、第１基板と第２基板とが積層されて構成され、光電変換部が、化合物半導体基板に設けられることを要旨とする。
本技術の更に他の態様に係る半導体装置の製造方法は、第１能動素子を含む第１素子層上に第１配線層を形成することにより、第１素子層及び第１配線層を含む第１基板を形成し、第２能動素子を含む第２素子層を形成した第２基板を用意し、第１基板の第１配線層側に、第２基板の第２素子層側を貼り合わせることにより、第１配線層上に第２素子層を形成し、第２素子層上に第２配線層を形成することを含むことを要旨とする。
本技術の更に他の態様に係る半導体装置の製造方法は、化合物半導体基板に設けられた光電変換部上に第１配線層を形成することにより、光電変換部及び第１配線層を含む第１基板を形成し、能動素子を含む素子層を形成した第２基板を用意し、第１基板の第１配線層側に、第２基板の素子層側を貼り合わせることにより、第１配線層上に素子層を形成し、素子層上に第２配線層を形成することを含むことを要旨とする。
本技術の第１実施形態に係る半導体装置の概略構成図である。 本技術の第１実施形態に係る半導体装置の基板積層化の概念図である。 本技術の第１実施形態に係る半導体装置の画素領域の等価回路である。 本技術の第１実施形態に係る半導体装置の画素領域の要部断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図５Ａに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図５Ｂに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図６Ａに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図６Ｂに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図７Ａに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図７Ｂに引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図８に引き続く工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の図９に引き続く工程断面図である。 本技術の第１実施形態の変形例に係る半導体装置の画素領域の要部断面図である。 本技術の第２実施形態に係る半導体装置の画素領域の要部断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１３Ａに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１３Ｂに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１３Ｃに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１４Ａに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１４Ｂに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１４Ｃに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１５Ａに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の図１５Ｂに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１５Ｃに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１６Ａに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１６Ｂに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１６Ｃに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１７Ａに引き続く工程断面図である。 本技術の第２実施形態の第１変形例に係る半導体装置の製造方法の図１７Ｂに引き続く工程断面図である。 本技術の第２実施形態の第２変形例に係る半導体装置の画素領域の要部断面図である。 本技術の第２実施形態の第３変形例に係る半導体装置の画素領域の要部断面図である。 本技術の第２実施形態の第４変形例に係る半導体装置の画素領域の要部断面図である。 本技術の第２実施形態の第５変形例に係る半導体装置の画素領域の要部断面図である。 本技術の第３実施形態に係る撮像装置の概略構成の一例を表す図である。 図２２のセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図２２の撮像装置の垂直方向の断面構成の一例を表す図である。 図２２の撮像装置の垂直方向の断面構成の一例を表す図である。 図２２の撮像装置の水平方向の断面構成の一例を表す図である。 図２２の撮像装置の水平方向の断面構成の一例を表す図である。 図２２の撮像装置の水平方向の断面構成の一例を表す図である。 図２２の撮像装置の水平方向の断面構成の一例を表す図である。 本技術の第３実施形態およびその変形例に係る撮像装置を備えた撮像装置の回路構成の一例を表す図である。 図３１の撮像装置を３つの基板を積層して構成した例を表す図である。 ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 ロジック回路を、第３基板に形成した例を表す図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図３５の撮像システムにおける撮像手順の一例を表す図である。 本技術のその他の実施形態に係る電子機器の概略構成図である。 本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図３８に示した撮像装置の概略構成を表す平面模式図である。 図３９に示したＩＩＩ−ＩＩＩ’線に沿った断面構成を表す模式図である。 図３８に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図４０に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図４３に示した第１基板の要部の平面構成の一例を表す模式図である。 図４４Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図４３に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図４３に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図４３に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図４３に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図４３に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図４０に示した撮像装置への入力信号の経路について説明するための模式図である。 図４０に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図４５に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図５２に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図５３に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図５４に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図５５に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図４４Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図５７に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図５８に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図５９に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６０に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６１に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５７に示した第１基板の平面構成の他の例を表す模式図である。 図６３に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図６４に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図６５に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６６に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６７に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図４０に示した撮像装置の他の例を表す断面模式図である。 図６９に示した撮像装置への入力信号の経路について説明するための模式図である。 図６９に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図４３に示した撮像装置の他の例を表す断面模式図である。 図４１に示した等価回路の他の例を表す図である。 図４４Ａ等に示した画素分離部の他の例を表す平面模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図７５に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
以下において、図面を参照して本技術の第１〜第３実施形態等を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
（第１実施形態）
＜半導体装置の構成＞
本技術の第１実施形態に係る半導体装置として、裏面照射型のＣＭＯＳイメージセンサ（固体撮像装置）を例示する。本技術の第１実施形態に係る半導体装置は、図１に示すように、画素領域（単位セル領域）１００１、垂直駆動回路１００３、カラム信号処理回路１００４、水平駆動回路１００５、出力回路１００６及び制御回路１００７を備える。
画素領域１００１は、２次元マトリクス状に配列された複数の画素（単位セル）１００２を有する。複数の画素１００２のそれぞれは、光電変換部と、複数の画素トランジスタ（セル用回路）とを有している。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタの４つのトランジスタを採用できる。
垂直駆動回路１００３は、例えばシフトレジスタで構成される。垂直駆動回路１００３は、画素駆動配線１００８ａを順次選択し、選択した画素駆動配線１００８ａに画素１００２を駆動するためのパルスを供給し、各画素１００２を行単位で駆動する。即ち、垂直駆動回路１００３は、画素領域１００１の各画素１００２を行単位で順次垂直方向に選択走査し、各画素１００２の光電変換部で生成した信号電荷に基づく画素からの出力信号（画素信号）を、垂直信号線１００８ｂを通してカラム信号処理回路１００４に供給する。
カラム信号処理回路１００４は、例えば、画素１００２の列毎に配置されており、１行分の画素１００２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。例えば、カラム信号処理回路１００４は、画素固有の固定パターンノイズを除去するための相関２重サンプリング（ＣＤＳ）及びアナログ・デジタル（ＡＤ）変換等の信号処理を行う。
水平駆動回路１００５は、例えばシフトレジスタで構成される。水平駆動回路１００５は、水平走査パルスをカラム信号処理回路１００４に順次出力して、カラム信号処理回路１００４を順番に選択し、選択したカラム信号処理回路１００４に、信号処理が行われた画素信号を水平信号線１００９に出力させる。出力回路１００６は、カラム信号処理回路１００４の各々から水平信号線１００９を通して、順次に供給される画素信号に対し信号処理を行って出力する。
制御回路１００７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１００３、カラム信号処理回路１００４、及び水平駆動回路１００５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１００７は、生成したクロック信号や制御信号を、垂直駆動回路１００３、カラム信号処理回路１００４及び水平駆動回路１００５等に出力する。
本技術の第１実施形態に係る半導体装置は、図１に示した構成を、図２に示すように、積層化により３次元構造としている。即ち、本技術の第１実施形態に係る半導体装置は、第１基板（センサ基板）１１０１、第２基板（画素トランジスタ基板）１１０２、第３基板（ロジック基板）１１０３の３つの基板を貼り合わせた積層構造で構成されている。
第１基板１１０１は、入射光を光電変換する光電変換部が形成された光電変換部形成領域１１０１ａを含む。光電変換部形成領域１１０１ａには、光電変換部に加えて、光電変換された信号電荷を制御する転送トランジスタ等の画素トランジスタの少なくとも一部が形成されていてもよい。
第２基板１１０２は、光電変換された信号電荷を制御する画素トランジスタの少なくとも一部が形成された画素トランジスタ形成領域１１０２ａを含む。画素トランジスタ形成領域１１０２ａは、例えばリセットトランジスタ、選択トランジスタ及び増幅トランジスタ等の画素トランジスタの少なくとも一部が形成されていてもよい。なお、画素トランジスタのうち、例えば増幅トランジスタだけを第２基板１１０２に設け、リセットトランジスタ及び選択トランジスタのいずれか一方、又は両方を第３基板１１０３に設けてもよい。
第３基板１１０３は、信号処理を実行するロジック回路が形成されたロジック回路形成領域１１０３ａを含む。ロジック回路形成領域１１０３ａは、ロジック回路として、例えば図１に示した垂直駆動回路１００３、カラム信号処理回路１００４、水平駆動回路１００５、出力回路１００６及び制御回路１００７の少なくとも一部を含んでよい。
なお、図２では第１基板１１０１、第２基板１１０２、第３基板１１０３の３つの基板を貼り合わせた積層構造を例示するが、例えば第１基板１１０１及び第２基板１１０２の２つの基板を貼り合わせた積層構造であってもよい。その場合、例えば第３基板１１０３のロジック回路形成領域１１０３ａを第２基板１１０２等に形成してもよい。また、第３基板１１０３上に更に１つ以上の基板を貼り合わせた積層構造であってもよい。
図３は、本技術の第１実施形態に係る半導体装置の画素１００２の等価回路の一例を示す。図３中に破線で境界を示すように、画素１００２は、第１基板１１０１内に設けられた能動素子を含む回路と、第２基板１１０２内に設けられた能動素子を含む回路から構成されている。「能動素子」とは、トランジスタのように増幅機能若しくはスイッチング機能を有する半導体素子である。
図３に示すように、第１基板１１０１内にはアノードが接地された光電変換部であるフォトダイオードＰＤと、フォトダイオードＰＤのカソードにソースが接続された転送トランジスタＴ１を能動素子として含む。転送トランジスタＴ１のドレインには、浮遊状態の電荷蓄積領域（フローティング・ディフュージョン領域）ＦＤが接続されている。電荷蓄積領域ＦＤは、第２基板１１０２内に設けられた能動素子であるリセットトランジスタＴ２のソースと、能動素子である増幅トランジスタＴ３のゲートに接続される。第２基板１１０２内には更に選択トランジスタＴ４が能動素子として設けられている。増幅トランジスタＴ３のソースは選択トランジスタＴ４のドレインに接続され、増幅トランジスタＴ３のドレインは電源Ｖｄｄに接続される。選択トランジスタＴ４のソースは垂直信号線ＶＳＬに接続される。リセットトランジスタＴ２のドレインは電源Ｖｄｄに接続される。
第１実施形態に係る半導体装置の動作時には、フォトダイオードＰＤで生成された信号電荷が転送トランジスタＴ１を介して電荷蓄積領域ＦＤに蓄積され、電荷蓄積領域ＦＤに蓄積された信号電荷が読み出されて、増幅トランジスタＴ３のゲートに印加される。選択トランジスタＴ４のゲートには水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＴ４が導通し、増幅トランジスタＴ３で増幅された電荷蓄積領域ＦＤの電位に対応する電流が垂直信号線ＶＳＬに流れる。また、リセットトランジスタＴ２のゲートに印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＴ２が導通し、電荷蓄積領域ＦＤに蓄積された信号電荷をリセットする。
図４は、第１実施形態に係る半導体装置の断面構造の一部を模式的に示す。第１実施形態に係る半導体装置は、第１基板１１０１、第２基板１１０２及び第３基板１１０３の３つの基板を貼り合わせて接合した積層構造を有する。第１実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図４の下側）から光を入射する。
第１基板１１０１は、センサ層１０１０と、センサ層１０１０上に配置された、第１能動素子１０２１を含む第１素子層１０２０と、第１素子層１０２０上に配置された第１配線層１０３０とを備える。第２基板１１０２は、第１配線層１０３０上に層間絶縁膜１０４２を介して配置された、第２能動素子１０５２，１０５３，１０５４，１０５５を含む第２素子層１０５０と、第２素子層１０５０上に配置された第２配線層１０６０とを備える。第３基板１１０３は、第２配線層１０６０上に配置された第３配線層１０７０と、第３配線層１０７０上に配置された能動素子を含む第３素子層１０８０とを備える。
センサ層１０１０は、シリコン（Ｓｉ）等の半導体基板（Ｓｉ基板）１０１１に形成された複数の光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを有する。光電変換部１０１１ａ，１０１１ｂ，１０１１ｃのそれぞれはフォトダイオードで構成される。フォトダイオードは、Ｓｉ基板１０１１に形成されたｐ型のウェル領域（不図示）と、ｎ型の電荷生成領域（不図示）とのｐｎ接合で構成される。
隣接する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃ同士は、素子分離部１０１２により素子分離されている。素子分離部１０１２は、図４の下側から見た場合に、例えば格子状に形成されている。素子分離部１０１２は、隣接する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃ同士を電気的且つ光学的に分離する機能を有する。素子分離部１０１２は、例えばＳｉ基板１０１１に設けられた溝部に埋め込まれた絶縁膜で構成することができる。絶縁膜は、例えばハフニウム酸化膜（ＨｆＯ２膜）等の固定電荷膜と、シリコン酸化膜（ＳｉＯ２膜）との積層構造であってもよい。或いは、素子分離部１０１２は、Ｓｉ基板１０１１に設けられた溝部に埋め込まれた絶縁膜と、溝部に絶縁膜を介して埋め込まれたタングステン（Ｗ）等の遮光性の金属膜とにより構成されていてもよい。素子分離部１０１２の下側には、タングステン（Ｗ）等の遮光膜（不図示）が配置されていてもよい。
センサ層１０１０の裏面側には、平坦化膜１０９１、カラーフィルタ１０９２、マイクロレンズ１０９３、配線（不図示）等が配置されている。平坦化膜１０９１は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃの裏面側を平坦化する。マイクロレンズ１０９３は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃへの入射光を集光する。カラーフィルタ１０９２は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃへの入射光を色分離する。
第１素子層１０２０は、例えば、複数の光電変換部１０１１ａ，１０１１ｂ，１０１１ｃによる入射光の光電変換によって生成された電気信号を独立に取り出す第１セル用回路を構成する。第１素子層１０２０は、Ｓｉ基板１０１１の表面に形成された、第１セル用回路を構成する第１能動素子１０２１を備える。第１能動素子１０２１は、例えば図３に示した転送トランジスタＴ１で構成することができる。転送トランジスタＴ１は、ＭＯＳトランジスタで能動素子を構成することができるが、より一般的には酸化膜（ＳｉＯ２膜）以外の材料をゲート絶縁膜に含むＭＩＳＦＥＴやＭＩＳＳＩＴ等の絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）であってもよい。
図４では便宜的に、第１能動素子１０２１のゲート電極のみを模式的に示している。第１能動素子１０２１のゲート電極は、例えばＴ字状の断面形状を有する縦型ゲートであってもよい。なお、図３に示した回路構成とは異なるが、第１素子層１０２０は、転送トランジスタＴ１に加えて、リセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４等の画素トランジスタの少なくともいずれかを更に備えていてもよい。
第１配線層１０３０は、第１素子層１０２０と電気的に接続されている。第１配線層１０３０は、層間絶縁膜１０３５に埋め込まれた配線１０３１，１０３２，１０３３，１０３４を有する。配線１０３１，１０３２，１０３３，１０３４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能であり、層間絶縁膜１０３５の材料としては、シリコン酸化膜（ＳｉＯ２膜）等が使用可能である。図４では、下側の配線１０３１，１０３２と、上側の配線１０３３，１０３４とで２層配線構造をなす場合を例示するが、第１配線層１０３０の配線の層数はこれに限定されない。例えば、第１配線層１０３０の配線の層数は１層でもよく、３層以上であってもよい。下側の配線１０３１，１０３２と、上側の配線１０３３，１０３４とは、ビア（不図示）により電気的に接続されていてよい。
第２素子層１０５０は、例えば、複数の画素１００２のそれぞれに対応して、第１素子層１０２０に接続された第２セル用回路を構成する。第２素子層１０５０は、Ｓｉからなる半導体基板（Ｓｉ基板）１０５１に形成され、第２セル用回路を構成する第２能動素子１０５２，１０５３，１０５４，１０５５を有する。例えば、第２能動素子１０５２，１０５３，１０５４，１０５５のそれぞれは、図３に示したリセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４の少なくともいずれかで構成することができる。リセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４のそれぞれは、ＭＯＳトランジスタで構成することができるが、より一般的にはＭＩＳトランジスタであってもよい。図４では便宜的に、第２能動素子１０５２，１０５３，１０５４，１０５５のゲート電極のみを模式的に示している。
第２素子層１０５０は、Ｓｉからなる半導体基板（Ｓｉ基板）１０５１ａと、Ｓｉ基板１０５１ａ上に配置された化合物半導体からなる半導体基板（化合物半導体基板）１０５１ｂとの積層構造を有する。第２素子層１０５０は、化合物半導体基板１０５１ｂに形成された第２能動素子１０５２，１０５３，１０５４，１０５５を有する。即ち、第２能動素子１０５２，１０５３，１０５４，１０５５のソース領域及びドレイン領域が化合物半導体基板１０５１ｂに形成されている。
化合物半導体基板１０５１ｂの材料としては、例えば窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）等の化合物半導体を使用可能であり、素子特性が所望の性能が得られるならば、これに限定されない。化合物半導体基板１０５１ｂの材料として、インジウム燐（ＩｎＰ）等の半導体も使用可能であり、更にアルミニウムガリウム砒素（ＡｌＧａＡｓ）等の３元以上の半導体も使用可能である。なお、化合物半導体以外のＳｉとは異なる半導体材料も採用し得る。
表１に、Ｓｉと、化合物半導体であるＧａＡｓ、ＳｉＣ、ＧａＮの、移動度、飽和電子速度、熱伝導率、破壊電圧、走行電子濃度をそれぞれ示す。
Figure 2021005656
表１から分かるように、化合物半導体は、Ｓｉと比較して電子移動度が高く、飽和電子濃度が高いため、効率的に動作するトランジスタを用いることで低消費電力が実現できる。更に、化合物半導体は、Ｓｉと比較して高電圧、高周波でのスイッチング損失を低減することができる。更に、例えばＳｉＣは、Ｓｉと比較して３倍以上の熱伝導率を持ち、素子駆動による発熱を抑え、放熱する効果がある。更に、ＳｉＣやＧａＮは、Ｓｉと比較して耐圧が高く、高電圧駆動の特性上の優れた効果が得られる。
従来の半導体装置では、複数の基板の積層構造とする場合、一般的に、各基板の素子をＳｉ基板を用いて形成していた。しかしながら、Ｓｉ素子の限界があり、高温での動作、高電圧での駆動、放熱性が制限される等の問題があった。これに対して、本技術の第１実施形態に係る半導体装置によれば、第２素子層１０５０が化合物半導体からなる第２能動素子１０５２，１０５３，１０５４，１０５５を有することにより、優れた性能の第２能動素子１０５２，１０５３，１０５４，１０５５と、Ｓｉからなるフォトダイオードを有する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃがハイブリッドで形成され、従来のＳｉ素子では成しえなかった性能を得ることができる。
第２配線層１０６０は、第２素子層１０５０と電気的に接続されている。第２配線層１０６０は、層間絶縁膜１０６５に埋め込まれた配線１０６１，１０６２，１０６３，１０６４を有する。配線１０６１，１０６２，１０６３，１０６４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能であり、層間絶縁膜１０６５の材料としては、シリコン酸化膜（ＳｉＯ２膜）等が使用可能である。図４では、下側の配線１０６１，１０６２と、上側の配線１０６３，１０６４との２層配線構造をなす場合を例示するが、第２配線層１０６０の配線の層数はこれに限定されない。例えば、第２配線層１０６０の配線の層数は１層でもよく、３層以上であってもよい。下側の配線１０６１，１０６２と、上側の配線１０６３，１０６４とは、ビア（不図示）により電気的に接続されていてよい。
第２配線層１０６０の最下層の配線１０６１には接続配線１０６６の上端が接続されている。接続配線１０６６は、第２素子層１０５０及び第１配線層１０３０を貫通するように上下方向に延伸する。接続配線１０６６の下端は、第１素子層１０２０に含まれるＳｉ基板１０１１の上部に設けられたコンタクト部（不図示）に接続されている。例えば、接続配線１０６６は、配線１０６１を介して電気的に接続される第２能動素子１０５３で構成される増幅トランジスタのゲート電極と、第１素子層１０２０に含まれるＳｉ基板１０１１の上部に形成された電荷蓄積領域とを電気的に接続してもよい。
また、第２配線層１０６０の最下層の配線１０６２には接続配線１０６７の上端が接続されている。接続配線１０６７は、第２素子層１０５０を貫通するように上下方向に延伸する。接続配線１０６７の下端は、第１配線層１０３０の配線１０３４に接続されている。
第３配線層１０７０は、層間絶縁膜１０７５に埋め込まれた配線１０７１，１０７２，１０７３，１０７４を有する。配線１０７１，１０７２，１０７３，１０７４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。図４では、下側の配線１０７１，１０７２と上側の配線１０７３，１０７４とで２層配線構造をなす場合を例示するが、第３配線層１０７０の配線の層数はこれに限定されない。例えば、第３配線層１０７０の配線の層数は１層でもよく、３層以上であってもよい。最下層の配線１０７１，１０７２は、第２配線層１０６０の最上層の配線１０６３，１０６４と電気的に接続されている。
第３素子層１０８０は、Ｓｉからなる半導体基板（Ｓｉ基板）１０８１に形成され、ロジック回路を構成する能動素子を有する。能動素子のそれぞれは、ＭＯＳトランジスタで構成することができるが、より一般的にはＭＩＳトランジスタであってもよい。図４では便宜的に、能動素子のゲート電極のみを模式的に示している。
第１実施形態に係る半導体装置によれば、フォトダイオードが設けられた第１基板１１０１と、画素トランジスタの少なくとも一部が設けられた第２基板１１０２とを分けて形成しておき、それを貼り合わせることにより、フォトダイオードと画素トランジスタを同じ基板に設けた場合よりも、フォトダイオード面積及びトランジスタ面積をそれぞれ拡大することができる。
更に、第２素子層１０５０が化合物半導体からなる第２能動素子１０５２，１０５３，１０５４，１０５５を有することにより、低消費電力、高い放熱性、高耐圧等の優れた性能の第２能動素子１０５２，１０５３，１０５４，１０５５と、Ｓｉからなるフォトダイオードを有する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃがハイブリッドで形成され、従来のＳｉ素子では成しえなかった性能を得ることができる。
なお、第１基板１１０１がＳｉ基板１０１１を有する場合を例示したが、Ｓｉ基板１１の代わりに例えば窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）等の化合物半導体基板を使用してもよい（第２実施形態で後述する）。即ち、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃ及び第１素子層１０２０が、化合物半導体基板に形成されていてよい。同様に、第３基板１１０３がＳｉ基板１０８１を有する場合を例示したが、Ｓｉ基板１０８１の代わりに例えば窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）等の化合物半導体基板を使用してもよい。
＜半導体装置の製造方法＞
次に、図５Ａ〜図１０を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。
まず、Ｓｉ基板１０１１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより垂直側壁を有する深い溝部（トレンチ）を形成する。その後、フォトレジスト膜を除去し、Ｓｉ基板１０１１を清浄化する。そして、原子層堆積（ＡＬＤ）法又は化学気相成長（ＣＶＤ）法等により、溝部内部に絶縁膜、或いは絶縁膜と金属膜との積層構造を埋め込む。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等により、Ｓｉ基板１０１１上の絶縁膜や金属膜を除去する。この結果、図５Ａに示すように、Ｓｉ基板１０１１の上部に素子分離部１０１２が壁状に形成される。
次に、フォトリソグラフィ技術、イオン注入及び熱処理等により、Ｓｉ基板１０１１の上部にフォトダイオードを構成するｐ型のウェル領域及びｎ型の電荷生成領域を形成し、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを形成する。また、Ｓｉ基板１０１１の上部にｎ型の電荷蓄積領域等の拡散層も形成される。更に、ＣＶＤ法、リソグラフィ技術及びエッチング等により、第１能動素子１０２１のゲート絶縁膜及びゲート電極を形成する。この結果、図５Ｂに示すように、第１能動素子１０２１が形成されて、第１素子層１０２０が形成される。
次に、デュアルダマシン法等により、図６Ａに示すように、Ｓｉ基板１０１１上に層間絶縁膜１０３５と配線１０３１，１０３２，１０３３，１０３４とを交互に積層することにより、第１配線層１０３０を形成する。
一方、Ｓｉ基板１０５１ａ及び薄膜の化合物半導体基板１０５１ｂを別途用意し、Ｓｉ基板１０５１ａと薄膜の化合物半導体基板１０５１ｂとを貼り合わせることにより、Ｓｉ基板１０５１ａ及び化合物半導体基板１０５１ｂの積層基板を形成する（図４参照）。そして、フォトリソグラフィ技術、イオン注入及び熱処理等により、化合物半導体基板１０５１ｂの上部に第２能動素子１０５２，１０５３，１０５４，１０５５のソース領域及びドレイン領域を形成する。また、ＣＶＤ法、フォトリソグラフィ技術及びエッチング等により、化合物半導体基板１０５１ｂ上に第２能動素子１０５２，１０５３，１０５４，１０５５のゲート絶縁膜及びゲート電極を形成することにより、第２能動素子１０５２，１０５３，１０５４，１０５５を形成する（図４参照）。更に、図６Ｂに示すように、ＣＶＤ法等により層間絶縁膜１０５６を堆積する。
次に、化合物半導体基板１０５１ｂの第２能動素子１０５２，１０５３，１０５４，１０５５が形成された面（表面）に接着剤等を用いて支持基板１０５７を接着する。そして、ＣＭＰ等により、Ｓｉ基板１０５１ａを裏面から研削することにより、図７Ａに示すように、Ｓｉ基板１０５１ａを薄化する。この結果、第２素子層１０５０が形成する。
次に、図７Ａに示した第２素子層１０５０のＳｉ基板１０５１ａの裏面側を、図６Ａに示した第１基板１１０１の層間絶縁膜１０４２の表面側と対向させて、図７Ｂに示すように接着する。接着方法としては、例えばプラズマを照射した後、水洗を行い、ウェハ接合装置にてウェハとウェハを接着させる。但し、接着方法はこれに限定されず、例えば接着材等を用いて接着してもよい。更に、支持基板１０５７をはがし、支持基板１０５７との接着に用いた接着剤を洗浄により剥離する。
次に、フォトレジスト技術及びＲＩＥ等のドライエッチング等により、第２素子層１０５０、第１配線層１０３０を貫通し、Ｓｉ基板１０１１の表面を露出する、接続配線１０６６を形成するための溝部と、第２素子層１０５０を貫通し、配線１０３４の表面を露出する、接続配線１０６７を形成するための溝部をそれぞれ形成する。そして、ＣＶＤ法等により溝部を埋め込むように金属膜を堆積し、エッチバック又はＣＭＰ等により層間絶縁膜１０５６上の金属膜を除去する。この結果、Ｓｉ基板１０１１に下端が接続する接続配線１０６６と、配線１０３４に下端が接続する接続配線１０６７が形成される（図４参照）。第２素子層１０５０のＳｉ基板１０５１ａ及び化合物半導体基板１０５１ｂには、接続配線１０６６，１０６７の外周面を囲むように絶縁構造が形成される。なお、第２素子層１０５０のＳｉ基板１０５１ａ及び化合物半導体基板１０５１ｂの、接続配線１０６６，１０６７が貫通する部分に予め絶縁層が形成する場合には、Ｓｉ基板１０５１ａ及び化合物半導体基板１０５１ｂに絶縁構造を形成しなくてもよい。
次に、デュアルダマシン法等により、図８に示すように、層間絶縁膜１０５６上に、層間絶縁膜１０６５と配線１０６１，１０６２，１０６３，１０６４とを交互に積層することにより、第２配線層１０６０を形成する。第２配線層１０６０の配線１０６１は、接続配線１０６６の上端と接続するように形成される。第２配線層１０６０の配線１０６２は、接続配線１０６７の上端と接続するように形成される。
一方、図９に示すように、Ｓｉ基板１０８１を別途用意し、フォトリソグラフィ技術、イオン注入及び熱処理等により、Ｓｉ基板１０８１の上部に能動素子のソース領域及びドレイン領域を形成する。また、ＣＶＤ法、フォトリソグラフィ技術及びエッチング等により、能動素子のゲート絶縁膜及びゲート電極を形成する。この結果、能動素子が形成され、第３素子層１０８０が形成される。更に、デュアルダマシン法等により、Ｓｉ基板１０８１上に層間絶縁膜１０７５と配線１０７１，１０７２，１０７３，１０７４とを交互に積層することにより、第３配線層１０７０を形成する。この結果、第３基板１１０３が形成される。
次に、図９に示した第３基板１１０３の第３配線層１０７０の配線１０７１，１０７２側を、図８に示した第２基板１１０２の第２配線層１０６０の配線１０６３，１０６４側と対向させて、図１０に示すように貼り合わせる。
次に、ＣＭＰ等により、Ｓｉ基板１０１１を裏面から研削することにより、素子分離部１０１２を露出させ、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを素子分離する。更に、Ｓｉ基板１０１１の裏面に配線（不図示）、平坦化膜１０９１、カラーフィルタ１０９２及びマイクロレンズ１０９３等を形成する。その後、ＣＭＰ等により、Ｓｉ基板１０８１を表面側から研削することにより、Ｓｉ基板１０８１を薄化する。この結果、図１に示した第１実施形態に係る半導体装置が完成する。
第１実施形態に係る半導体装置の製造方法によれば、第２素子層１０５０が化合物半導体からなる第２能動素子１０５２，１０５３，１０５４，１０５５を有することにより、優れた性能の第２能動素子１０５２，１０５３，１０５４，１０５５と、Ｓｉからなるフォトダイオードを有する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃがハイブリッドで形成され、従来のＳｉ素子では成しえなかった性能を得ることができる半導体装置を製造可能となる。
＜第１実施形態の変形例＞
本技術の第１実施形態の変形例に係る半導体装置は、図１１に示すように、第２素子層１０５０が、Ｓｉ基板１０５１ａを有さず、化合物半導体からなる単層の半導体基板（化合物半導体基板）１０５１ｂで構成されている点が、図４に示した本技術の第１実施形態に係る半導体装置と異なる。本技術の第１実施形態の変形例に係る半導体装置の他の構成は、図４に示した本技術の第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本技術の第１実施形態の変形例に係る半導体装置によれば、第２素子層１０５０が化合物半導体からなる第２能動素子１０５２，１０５３，１０５４，１０５５を有することにより、優れた性能の第２能動素子１０５２，１０５３，１０５４，１０５５と、Ｓｉからなるフォトダイオードを有する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃがハイブリッドで形成され、従来のＳｉ素子では成しえなかった性能を得ることができる。
更に、第２素子層１０５０が、単層の化合物半導体基板１０５１ｂで構成されているため、図４に示した本技術の第１実施形態に係る半導体装置のように、Ｓｉ基板１０５１ａと化合物半導体基板１０５１ｂの積層構造の場合と比較して薄くなると共に、製造工程を簡略化することができ、コストを抑制することができる。更に、Ｓｉ基板１０５１ａと化合物半導体基板１０５１ｂの積層構造の場合と比較して、化合物半導体基板１０５１ｂの貫通部分が薄いので、形成が容易となる。
（第２実施形態）
＜半導体装置の構成＞
本技術の第２実施形態に係る半導体装置は、本技術の第１実施形態に係る半導体装置と同様に固体撮像装置等に適用可能である。本技術の第２実施形態に係る半導体装置の全体構成は、図１に示した本技術の第１実施形態に係る半導体装置の全体構成と同様であるので、重複した説明を省略する。
図１２は、第２実施形態に係る半導体装置の断面構造の一部を模式的に示す。第２実施形態に係る半導体装置は、第１基板２１０１、第２基板２１０２及び第３基板２１０３の３つの基板を貼り合わせて接合した積層構造を有する。第２実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図１２の下側）から光を入射する。
第１基板２１０１は、センサ層２０１０と、センサ層２０１０上に配置された配置された第１配線層２０３０とを備える。第２基板２１０２は、第１配線層２０３０上に配置された、能動素子を含む第１素子層２０５０と、第１素子層２０５０上に配置された第２配線層２０６０とを備える。第３基板２１０３は、第２配線層２０６０上に配置された第３配線層２０７０と、第３配線層２０７０上に配置された能動素子を含む第２素子層２０８０とを備える。
センサ層２０１０は、化合物半導体からなる基板（化合物半導体基板）２０１１に形成された複数の光電変換部２０１１ａ，２０１１ｂを有する。光電変換部２０１１ａ，２０１１ｂは図１２に模式的に示した一点鎖線の位置で区画されている。なお、隣接する光電変換部２０１１ａ，２０１１ｂの間に素子分離部を設けて素子分離してもよい。光電変換部２０１１ａ，２０１１ｂのそれぞれはフォトダイオードで構成される。フォトダイオードは、化合物半導体基板２０１１に形成されたｐ型のウェル領域（不図示）と、ｎ型の電荷生成領域（不図示）とのｐｎ接合で構成される。
化合物半導体基板２０１１の材料としては、可視光領域よりも長波長側の赤外光領域に光吸収感度を有する材料としては、Ｓｉよりも禁制帯幅の狭い化合物半導体（ナローバンドギャップ半導体）が使用可能であり、例えばシリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）等が使用可能である。化合物半導体基板２０１１の材料としては、可視光領域よりも短波長側の紫外光領域に光吸収感度を有する材料としてはＳｉよりも禁制帯幅の広い化合物半導体（ワイドバンドギャップ半導体）が使用可能であり、例えば窒化ガリウム（ＧａＮ），窒化アルミニウム（ＡｌＮ）等が使用可能である。化合物半導体基板２０１１の材料は、上記材料で限定されず、対象とする波長領域に応じて適宜選択可能である。
センサ層２０１０の上面側には、ｐ型の拡散層２０２１，２０２２が設けられている。拡散層２０２１，２０２２は、例えば亜鉛（Ｚｎ）等の不純物をイオン注入し、活性化させることで形成可能である。拡散層２０２１，２０２２は、光電変換部２０１１ａ，２０１１ｂからの電荷を転送トランジスタ等の画素トランジスタに転送する。なお、拡散層２０２１，２０２２は、浮遊拡散層（フローティングディフュージョン層）であってもよく、センサ層２０１０の上面側に、浮遊拡散層２０２１，２０２２へ電荷を転送する転送トランジスタ等の画素トランジスタが設けられていてよい。即ち、第１基板２１０１が、センサ層２０１０の上面側に、転送トランジスタ等の能動素子を含む素子層を有していてよい。
図示を省略するが、センサ層２０１０の裏面側には、光電変換部２０１１ａ，２０１１ｂの裏面側を平坦化する平坦化膜、光電変換部２０１１ａ，２０１１ｂへの入射光を色分離するカラーフィルタ、光電変換部２０１１ａ，２０１１ｂへの入射光を集光するマイクロレンズや、その他の配線、電極等が配置されていてもよい。
第１配線層２０３０は、センサ層２０１０と電気的に接続されている。第１配線層２０３０は、層間絶縁膜２０３１を有する。層間絶縁膜２０３１の材料としては、シリコン酸化膜（ＳｉＯ２膜）等が使用可能である。第１配線層２０３０は、層間絶縁膜２０３１に埋め込まれた配線を有していてもよい。配線の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。第１配線層２０３０の配線の層数は特に限定されない。例えば、第１配線層２０３０の配線の層数は１層でもよく、３層以上であってもよい。配線間は、ビアにより電気的に接続されていてよい。
第１素子層２０５０は、例えば、複数の光電変換部２０１１ａ，２０１１ｂによる入射光の光電変換によって生成された電気信号を独立に取り出す第１セル用回路を構成する。第１素子層２０５０は、化合物半導体基板２０１１の表面に形成された、第１セル用回路を構成する第１能動素子（２０５２ａ，２０５３ａ，２０５４ａ），（２０５２ｂ，２０５３ｂ，２０５４ｂ）を備える。第１能動素子（２０５２ａ，２０５３ａ，２０５４ａ），（２０５２ｂ，２０５３ｂ，２０５４ｂ）は、例えば図３に示した転送トランジスタＴ１等の画素トランジスタで構成することができる。画素トランジスタは、ＭＯＳトランジスタで能動素子を構成することができるが、より一般的には酸化膜（ＳｉＯ２膜）以外の材料をゲート絶縁膜に含むＭＩＳＦＥＴやＭＩＳＳＩＴ等の絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）であってもよい。
第１能動素子（２０５２ａ，２０５３ａ，２０５４ａ）は、Ｓｉからなる半導体基板（Ｓｉ基板）２０５１に設けられたソース領域２０５３ａ及びドレイン領域２０５４ａと、Ｓｉ基板２０５１上にゲート絶縁膜（不図示）を介して設けられたゲート電極２０５４ａを備える。第１能動素子（２０５２ｂ，２０５３ｂ，２０５４ｂ）は、Ｓｉからなる半導体基板（Ｓｉ基板）１０５１に設けられたソース領域領域２０５３ｂ及びドレイン領域２０５４ｂと、Ｓｉ基板２０５１上にゲート絶縁膜（不図示）を介して設けられたゲート電極２０５４ｂを備える。
なお、Ｓｉ基板２０５１の代わりに、本技術の第１実施形態に係る半導体装置と同様に、化合物半導体基板を使用してもよい。そして、第１能動素子（２０５２ａ，２０５３ａ，２０５４ａ），（２０５２ｂ，２０５３ｂ，２０５４ｂ）を化合物半導体基板に設けてもよい。
第２配線層２０６０は、第１素子層２０５０と電気的に接続されている。第２配線層２０６０は、層間絶縁膜２０６２に埋め込まれた配線２０６３，２０６４，２０６５，２０６５を有する。配線２０６３，２０６４，２０６５，２０６５の材料としては、例えば銅（Ｃｕ）等の金属が使用可能であり、層間絶縁膜２０６２の材料としては、シリコン酸化膜（ＳｉＯ２膜）等が使用可能である。第２配線層２０６０の配線の層数はこれに限定されない。例えば、第２配線層２０６０の配線の層数は１層でもよく、３層以上であってもよい。
第１能動素子（２０５２ａ，２０５３ａ，２０５４ａ）のゲート電極２０５４ａは、最下層の配線２０６３及び接続配線２０３２を介して拡散層２０２１に電気的に接続されている。第１能動素子（２０５２ｂ，２０５３ｂ，２０５４ｂ）のゲート電極２０５４ｂは、最下層の配線２０６３及び接続配線２０３３を介して浮遊拡散層２０２２に電気的に接続されている。接続配線２０３２，２０３３は、第１素子層２０５０及び第１配線層２０３０を貫通するように上下方向に延伸する。
第３配線層２０７０は、層間絶縁膜２０７１に埋め込まれた配線２０７３，２０７４，２０７５を有する。配線２０７３，２０７４，２０７５の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。第３配線層２０７０の配線の層数は特に限定されない。例えば、第３配線層２０７０の配線の層数は１層でもよく、３層以上であってもよい。最下層の配線２０７３は、第２配線層２０６０の最上層の配線２０６６と電気的に接続されている。
第２素子層２０８０は、例えば、複数の画素のそれぞれに対応して、第１素子層２０５０に接続された第２セル用回路を構成する。第２素子層２０８０は、Ｓｉからなる半導体基板（Ｓｉ基板）２０８１に形成され、第２セル用回路を構成する第２能動素子（２０８２ａ，２０８３ａ，２０８４ａ），（２０８２ｂ，２０８３ｂ，２０８４ｂ）を有する。例えば、第２能動素子（２０８２ａ，２０８３ａ，２０８４ａ），（２０８２ｂ，２０８３ｂ，２０８４ｂ）のそれぞれは、図３に示したリセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４等の画素トランジスタで構成することができる。画素トランジスタのそれぞれは、ＭＯＳトランジスタで構成することができるが、より一般的にはＭＩＳトランジスタであってもよい。
第２能動素子（２０８２ａ，２０８３ａ，２０８４ａ）は、Ｓｉ基板２０８１に設けられたソース領域２０８２ａ及びドレイン領域２０８３ａと、Ｓｉ基板２０８１下にゲート絶縁膜（不図示）を介して設けられたゲート電極２０８４ａを備える。第２能動素子（２０８２ｂ，２０５８ｂ，２０８４ｂ）は、Ｓｉ基板２０８１に設けられたソース領域２０８２ｂ及びドレイン領域２０８３ｂと、Ｓｉ基板２０８１下にゲート絶縁膜（不図示）を介して設けられたゲート電極２０８４ｂを備える。
第２実施形態に係る半導体装置によれば、光電変換部２０１１ａ，２０１１ｂを構成するフォトダイオードが設けられた第１基板２１０１と、画素トランジスタの少なくとも一部が設けられた第２基板２１０２とを分けて形成しておき、それを貼り合わせることにより、フォトダイオードと画素トランジスタを同じ基板に設けた場合よりも、フォトダイオード面積及びトランジスタ面積をそれぞれ拡大することができる。
また、従来のイメージセンサでは光電変換部２０１１ａ，２０１１ｂをＳｉ基板に設けており、可視光領域外への応用展開ができなかった。これに対して、第１基板２１０１、第２基板２１０２及び第３基板２１０３の３つの基板等を貼り合わせた積層構造において、光電変換部２０１１ａ，２０１１ｂを化合物半導体基板２０１１に設けることにより、紫外光又は赤外光に対して、大きな開口をとれるため、高感度なイメージセンサを実現可能となる。
なお、第２実施形態に係る半導体装置では、第２基板２１０２がＳｉ基板２０５１を有する場合を例示したが、Ｓｉ基板２０５１の代わりに、インジウム燐（ＩｎＰ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）等の化合物半導体基板を使用してもよい。同様に、第３基板２１０３がＳｉ基板１０８１を有する場合を例示したが、Ｓｉ基板１０８１の代わりに例えばインジウム燐（ＩｎＰ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）等の化合物半導体基板を使用してもよい。
＜半導体装置の製造方法＞
本技術の第２実施形態に係る半導体装置の製造方法は、基本的には本技術の第２実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。本技術の第２実施形態に係る半導体装置の製造方法として、化合物半導体基板２０１１を形成する工程に着目して説明する。ここでは、アスペクト比トラッピング（ＡＲＴ）法を用いて化合物半導体基板を形成する場合を例示する。
まず、Ｓｉからなる支持基板２１０１を用意し、フォトリソグラフィ技術及びエッチング技術により、図１３Ａに示すように、支持基板２１０１の上部に溝部を形成する。次に、ＣＶＤ法等により、支持基板２１０１上にＳｉＯ２膜等の絶縁膜２１０２を堆積する。そして、フォトリソグラフィ技術及びエッチング技術により、絶縁膜２１０２の一部を除去することにより、図１３Ｂに示すように、絶縁膜２１０２を貫通する開口部を形成する。
次に、エピタキシャル成長法により、絶縁膜２１０２の貫通孔を埋めるように、柱状又は板状のＳｉＧｅ又はＧｅ等の化合物半導体からなるエピタキシャル成長層（ＡＲＴ層）２１０３を形成する。次に、エピタキシャル成長法により、ＡＲＴ層２１０３の上部を接続するように、絶縁膜２１０２の上面に連続するエピタキシャル成長層２１０４を形成する。そして、ＣＭＰによりエピタキシャル成長層２１０４を平坦化する。更に、ＣＶＤ法等により、エピタキシャル成長層２１０４上にＳｉＯ２膜等の絶縁膜２１０５を堆積する。
一方、Ｓｉからなる支持基板２１０６を用意し、ＣＶＤ法等により、支持基板２１０６上にＳｉＯ２膜等の絶縁膜２１０７を堆積する。そして、絶縁膜２１０７が形成された面と、図１４Ｂに示した構造体の絶縁膜２１０５が形成された面とを対向させて、図１４Ｃに示すように貼り合わせる。
次に、硝フッ酸等を用いて、支持基板２１０１を図１５Ａに示すように除去する。更に、フッ酸等を用いて、絶縁膜２１０２を図１５Ｂに示すように除去する。更に、ＣＭＰにより、ＡＲＴ層２１０３を図１５Ｃに示すように除去し、エピタキシャル成長層２１０４の表面を平坦化する。この結果、残存したエピタキシャル成長層２１０４を、図１２に示した化合物半導体基板２０１１として使用可能である。
＜第２実施形態の第１変形例＞
本技術の第２実施形態の第１変形例として、化合物半導体基板の他の製造方法を例示する。まず、Ｓｉからなる支持基板２２０１を用意する。そして、図１６Ａに示すように、エピタキシャル成長法により、ＩｎＧａＡｓ等の化合物半導体を含み、表面側が低欠陥となるように格子定数を徐々に変化させた歪み緩和バッファ層（ＳＲＢ層）２２０２を支持基板２２０１上に形成する。更に、エピタキシャル成長法により、ＳＲＢ層２２０２上に、ＩｎＧａＡｓ等の化合物半導体からなるエピタキシャル成長層２２０３を形成する。更に、ＣＶＤ法等により、エピタキシャル成長層２２０３上にＳｉＯ２膜等の絶縁膜２２０４を堆積する。
一方、Ｓｉからなる支持基板２２０５を用意し、支持基板２２０５上にＳｉＯ２膜等の絶縁膜２２０６を堆積する。そして、絶縁膜２２０６が形成された面を、図１６Ｃに示した構造体の絶縁膜２２０４が形成された面とを図１７Ａに示すように対向させて貼り合わせる。その後、硝フッ酸等を用いて、支持基板２２０１を図１７Ｂに示すように除去する。更に、ＣＭＰ等により、ＳＲＢ層２２０２を図１７Ｃに示すように除去する。この結果、残存したエピタキシャル成長層２２０３を、図１２に示した化合物半導体基板２０１１として使用可能である。
＜第２実施形態の第２変形例＞
本技術の第２実施形態の第２変形例に係る半導体装置は、図１８に示すように、化合物半導体基板２０１１の裏面側に反射防止膜２０１２が設けられている点が、図１２に示した本技術の第２実施形態に係る半導体装置と異なる。化合物半導体基板２０１１の裏面側に反射防止膜２０１２を設けることにより、光の反射を抑制することができ、ゴーストやフレアの発生を抑制することができる。本技術の第２実施形態の第２変形例に係る半導体装置の他の構成は、図１２に示した本技術の第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
＜第２実施形態の第３変形例＞
本技術の第２実施形態の第３変形例に係る半導体装置は、図１９に示すように、第１基板２１０１に設けられた複数の光電変換部２０１１ａ，２０１１ｂ，２０１１ｃの位置と、第２基板２１０２及び第３基板２１０３に設けられた要素の位置とが半周期ずれている点が、図１２に示した本技術の第２実施形態に係る半導体装置と異なる。本技術の第２実施形態の第３変形例に係る半導体装置の他の構成は、図１２に示した本技術の第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
＜第２実施形態の第４変形例＞
本技術の第２実施形態の第４変形例に係る半導体装置は、図２０に示すように、隣接する光電変換部２０１１ａ，２０１１ｂ同士が、素子分離部２０１３により素子分離されている点が、図１２に示した本技術の第２実施形態に係る半導体装置と異なる。素子分離部２０１３は、図２０の下側から見た場合に、例えば格子状に形成されている。素子分離部２０１３は、隣接する光電変換部２０１１ａ，２０１１ｂ同士を電気的且つ光学的に分離する機能を有する。素子分離部２０１３は、例えば化合物半導体基板２０１１に設けられた溝部に埋め込まれた絶縁膜で構成することができる。絶縁膜は、例えばハフニウム酸化膜（ＨｆＯ２膜）等の固定電荷膜と、シリコン酸化膜（ＳｉＯ２膜）との積層構造であってもよい。或いは、素子分離部２０１３は、化合物半導体基板２０１１に設けられた溝部に埋め込まれた絶縁膜と、溝部に絶縁膜を介して埋め込まれたタングステン（Ｗ）等の遮光性の金属膜とにより構成されていてもよい。素子分離部２０１３の下側には、タングステン（Ｗ）等の遮光膜（不図示）が配置されていてもよい。本技術の第３実施形態に係る半導体装置の他の構成は、図１２に示した本技術の第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
＜第２実施形態の第５変形例＞
本技術の第２実施形態の第５変形例に係る半導体装置は、図２１に示すように、第１基板２１０１が、第１化合物半導体基板２０１１と、第１化合物半導体基板２０１１の裏面に設けられた第２化合物半導体基板２０１４と、第１化合物半導体基板２０１１の表面に設けられた第３化合物半導体基板２０１５との積層構造である点が、図１２に示した本技術の第２実施形態に係る半導体装置と異なる。拡散領域２０２１，２０２２は、第２化合物半導体基板２０１４に設けられている。
第１化合物半導体基板２０１１の材料としては、本技術の第２実施形態に係る半導体装置の化合物半導体基板２０１１と同様の化合物半導体が使用可能であり、例えばインジウムガリウム砒素（ＩｎＧａＡｓ）を使用可能である。第２化合物半導体基板２０１４及び第３化合物半導体基板２０１５の材料としては、例えば、第１化合物半導体基板２０１１よりも禁制帯幅の広い化合物半導体が使用可能である。第２化合物半導体基板２０１４及び第３化合物半導体基板２０１５の材料としては、例えばインジウム燐（ＩｎＰ）が使用可能である。第２化合物半導体基板２０１４及び第３化合物半導体基板２０１５の材料は互いに同一でもよく、異なっていてもよい。本技術の第２実施形態に係る半導体装置の他の構成は、図１２に示した本技術の第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
なお、図２１では、３層構造の第１基板２１０１を例示したが、第１基板２１０１が、第１化合物半導体基板２０１１と、第１化合物半導体基板２０１１の裏面に設けられた第２化合物半導体基板２０１４との２層構造であってもよい。また、第１基板２１０１が、第１化合物半導体基板２０１１と、第１化合物半導体基板２０１１の表面に設けられた第３化合物半導体基板２０１５との２層構造であってもよい。
（第３実施形態）
図２２は、本技術の第３実施形態に係る撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図２３は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２３に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
各センサ画素１２は、互いに共通の構成要素を有している。図２３には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図２２参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図２２参照）に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図２５に示したように、半導体基板１１の表面からウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられており、増幅トランジスタＡＭＰのゲートがＦＤ転送トランジスタＦＤＧのソースに電気的に接続されている。
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図２４は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図２４に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図２４では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
図２５は、撮像装置１の垂直方向の断面構成の一例を表したものである。図２５には、撮像装置１において、センサ画素１２と対向する箇所の断面構成が例示されている。撮像装置１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像装置１は、裏面照射型の撮像装置である。
第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。ここで、半導体基板１１は、本技術の第２実施形態と同様に、赤外光又は紫外光に対する吸収係数を有する化合物半導体基板で構成してもよい。化合物半導体基板の材料としては、可視光領域よりも長波長側の赤外光領域に光吸収感度を有する材料としては、Ｓｉよりも禁制帯幅の狭い化合物半導体（ナローバンドギャップ半導体が使用可能であり、例えばシリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）等が使用可能である。化合物半導体基板の材料としては、可視光領域よりも短波長側の紫外光領域に光吸収感度を有する材料としてはＳｉよりも禁制帯幅の広い化合物半導体（ワイドバンドギャップ半導体）が使用可能であり、例えばＧａＮ，ＡｌＮが使用可能である。化合物半導体基板の材料は、上記材料で限定されず、対象とする波長領域に応じて適宜選択可能である。
第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。ここで、半導体基板２１は、本技術の第１実施形態と同様に、化合物半導体基板で構成してもよい。化合物半導体基板の材料としては、可視光領域よりも長波長側の赤外光領域に光吸収感度を有する材料としては、Ｓｉよりも禁制帯幅の狭い化合物半導体（ナローバンドギャップ半導体が使用可能であり、例えばシリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）等が使用可能である。化合物半導体基板の材料としては、可視光領域よりも短波長側の紫外光領域に光吸収感度を有する材料としてはＳｉよりも禁制帯幅の広い化合物半導体（ワイドバンドギャップ半導体）が使用可能であり、例えばＧａＮ，ＡｌＮが使用可能である。化合物半導体基板の材料は、上記材料で限定されず、対象とする波長領域に応じて適宜選択可能である。
第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。
第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図３１参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
[効果]
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の更なる小型化および１画素あたりの面積の微細化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。これにより、今までと同等のチップサイズで、センサ画素の集積度をより高くしたり、信号処理回路のサイズをより大きくしたりすることができる。
ところで、３次元構造の撮像装置において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士（フェイストゥーフェイス）で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。
一方、本実施の形態では、センサ画素１２および読み出し回路２２が互いに異なる基板（第１基板１０および第２基板２０）に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、光電変換効率を向上させたり、トランジスタノイズを低減したりすることができる。また、センサ画素１２を有する第１基板１０と、読み出し回路２２を有する第２基板２０とが、層間絶縁膜５１内に設けられた貫通配線５４によって互いに電気的に接続されている。これにより、パッド電極同士の接合や、半導体基板を貫通させた貫通配線（例えばＴＳＶ（Thorough Si Via））によって、第１基板１０と第２基板２０とを互いに電気的に接続した場合と比べて、チップサイズをより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。また、従前と同様のチップサイズとした場合には、センサ画素１２の形成領域を拡大することができる。また、本実施の形態では、読み出し回路２２およびロジック回路３２が互いに異なる基板（第２基板２０および第３基板３０）に形成されている。これにより、読み出し回路２２およびロジック回路３２を同一基板に形成した場合と比べて、読み出し回路２２およびロジック回路３２の面積を拡大することができる。また、読み出し回路２２およびロジック回路３２の面積が素子分離部４３によって律束されないので、ノイズ特性を向上させることができる。また、本実施の形態では、第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。ここで、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることができる。このように、本実施の形態では、基板の集積度に応じて基板同士の電気的な接続がなされている。これにより、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
また、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。具体的には、第１基板１０に設けるトランジスタが少なくなることにより、特にセンサ画素１２のフォトダイオードＰＤの面積を拡大することができる。それにより、光電変換における飽和信号電荷量を増加させ、光電変換効率を高めることができる。第２基板２０では、読み出し回路２２における各トランジスタのレイアウトの自由度を確保することができる。また、各トランジスタの面積を拡大することができるので、特に増幅トランジスタＡＭＰの面積を拡大することで、画素信号に影響するノイズを低減することができる。第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
また、本実施の形態では、第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされており、第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面側を向けて第２基板２０に貼り合わされている。これにより、第１基板１０と第２基板２０との電気的な接続に貫通配線５４を用い、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
また、本実施の形態では、貫通配線５４の断面積は、パッド電極５８，６４同士の接合箇所の断面積よりも小さくなっている。これにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
また、本実施の形態のロジック回路３２では、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。ここで、ロジック回路３２は、第３基板３０に設けられている。そのため、センサ画素１２や読み出し回路２２を形成するプロセスとは別のプロセスで、ロジック回路３２を形成することができる。その結果、センサ画素１２や読み出し回路２２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２には、耐熱性の低い材料であるシリサイドを用いることもできる。従って、ロジック回路３２のソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域を設けた場合には、接触抵抗を低減することができ、その結果、ロジック回路３２での演算速度を高速化することができる。
また、本実施の形態では、第１基板１０には、各センサ画素１２を分離する素子分離部４３が設けられている。しかし、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、１画素あたりの面積の微細化によって素子分離部４３で囲まれた面積が小さくなった場合であっても、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、素子分離部４３を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
また、本実施の形態では、素子分離部４３は、半導体基板１１を貫通している。これにより、１画素あたりの面積の微細化によってセンサ画素１２同士の距離が近づいた場合であっても、隣接するセンサ画素１２間での信号クロストークを抑制でき、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
また、本実施の形態では、第１基板１０および第２基板２０からなる積層体は、センサ画素１２ごとに、３つの貫通配線５４，４７，４８を有している。貫通配線５４は、転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続され、貫通配線４７は、半導体基板１１のｐウェル層４２に電気的に接続され、貫通配線４８は、フローティングディフュージョンＦＤに電気的に接続されている。つまり、貫通配線５４，４７，４８の数は、第１基板１０に含まれるセンサ画素１２の数よりも多くなっている。しかし、本実施の形態では、第１基板１０と第２基板２０との電気的な接続には、断面積の小さな貫通配線５４が用いられている。これにより、チップサイズをより小型化することができ、また、第１基板１０における１画素あたりの面積をより微細化することができる。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。
（変形例）
以下に、上記実施の形態に係る撮像装置１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
[変形例Ａ]
図２６は、上記実施の形態に係る撮像装置１の垂直方向の断面構成の一変形例を表したものである。図２６には、図２５に記載の断面構成の一変形例が示されている。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像装置１は、上記実施の形態と同様の効果を有する。
[変形例Ｂ]
図２７、図２８は、上記実施の形態に係る撮像装置１の水平方向の断面構成の一変形例を表すものである。図２７、図２８の上側の図は、図２５の断面Ｓｅｃ１での断面構成の一変形例であり、図２７の下側の図は、図２５の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２７、図２８の上側の断面図では、図２５の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図２５の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図２７、図２８の下側の断面図では、図２５の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図２７、図２８に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ１（図２７、図２８の左右方向）に帯状に並んで配置されている。なお、図２７、図２８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖ１に延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖ１に延在するとともに、絶縁層５３を介して第１方向Ｖ１と直交する第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｖ２にずれて配置されている。
図２７では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
図２８では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｖ２にずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
[変形例Ｃ]
図２９は、上記実施の形態に係る撮像装置１の水平方向の断面構成の一変形例を表すものである。図２９には、図３１の断面構成の一変形例が示されている。
本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖ１および第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｄ]
図３０は、上記実施の形態およびその変形例に係る撮像装置１の水平方向の断面構成の一例を表したものである。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖ１にずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
[変形例Ｅ]
図３１は、上記実施の形態およびその変形例に係る撮像装置１の回路構成の一例を表したものである。本変形例に係る撮像装置１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図３１に示すように、本変形例に係る撮像装置１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリックス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタクロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などに対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち垂直信号線２４毎に設けられたＡＤＣ（アナログ−デジタル変換回路）３４−１〜３４−ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４−１〜３４−ｍに対して供給する。
なお、ＡＤＣ３４−１〜３４−ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４−１〜３４−ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４−ｍを例に挙げて説明するものとする。ＡＤＣ３４−ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４−１〜３４−ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４−１〜３４−ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４−１〜３４−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本技術には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像装置１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
[変形例Ｆ]
図３２は、図３１の撮像装置を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表す。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
[変形例Ｇ]
図３３は、上記実施の形態およびその変形例に係る撮像装置１の断面構成の一変形例を表す。上記実施の形態およびその変形例では、撮像装置１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記実施の形態およびその変形例において、撮像装置１が、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３３に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ−ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図３４は、上記実施の形態およびその変形例に係る撮像装置１の断面構成の一変形例を表す。上記実施の形態およびその変形例に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
[変形例Ｈ]
上記実施の形態およびその変形例において、導電型が逆になっていてもよい。例えば、上記実施の形態およびその変形例の記載において、ｐ型をｎ型に読み替えるとともに、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記実施の形態およびその変形例と同様の効果を得ることができる。
（適用例）
図３５は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム２の概略構成の一例を表したものである。
撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６を備えている。撮像システム２において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部１４４は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム２における撮像手順について説明する。
図３６は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム２に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
例えば、本技術は第１〜第３実施形態に係る半導体装置は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。例えば、図３７に示す電子機器（カメラ）に適用することができる。図３７に示す電子機器は、例えば、静止画または動画を撮影可能なビデオカメラであり、半導体装置３２００と、光学系（光学レンズ）３２０１と、シャッタ装置３２０２と、半導体装置３２００及びシャッタ装置３２０２を駆動する駆動部３２０４と、信号処理部３２０３とを有する。
半導体装置３２００は、第１〜第３実施形態に係る半導体装置を適用可能である。光学系３２０１は、被写体からの像光（入射光）を半導体装置３２００の画素領域へ導く。この光学系３２０１は、複数の光学レンズから構成されていてもよい。シャッタ装置３２０２は、半導体装置３２００への光照射期間及び遮光期間を制御する。駆動部３２０４は、半導体装置３２００の転送動作及びシャッタ装置３２０２のシャッタ動作を制御する。信号処理部３２０３は、半導体装置３２００から出力された信号に対し、各種の信号処理を行う。信号処理後の映像信号は、メモリ等の記憶媒体に記憶されるか、或いは、モニタ等に出力される。
本技術の一実施の形態に係る撮像装置によれば、基板の集積度に応じて基板同士の電気的な接続をするようにしたので、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置を提供することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
また、本技術の第１〜第３実施形態に係る半導体装置として、裏面照射型のＣＭＯＳ型イメージセンサを例示したが、裏面照射型のＣＣＤ型イメージセンサ等の固体撮像装置に適用することもできる。更に、本技術の半導体装置は、固体撮像装置以外の、例えば半導体を用いた記憶装置、半導体を用いた表示装置、半導体を用いたセンサ装置、半導体を用いた計算装置等の各種の半導体装置に適用してもよい。
例えば、光電変換部を有する画素の代わりに、単位セルとしてのメモリセルを有する、ＤＲＡＭ等の半導体記憶装置の構成でもよい。現在のＤＲＡＭは１トランジスタ型のメモリセル（単位セル）であるが、本技術の積層構造を採用することにより、１９７０年代に使われた３トランジスタ型のメモリセル（単位セル）を有するＤＲＡＭを、集積密度を低下することなく構成できる。
また、本技術の第１〜第３実施形態に係る半導体装置では、負の電荷（電子）を信号電荷として用いる場合を例に説明したが、正の電荷（正孔）を信号電荷として用いる場合に適用することもできる。正孔を信号電荷として用いる場合には、ｐ型領域とｎ型領域を逆に構成すればよい。
（第４実施形態）
以下、本開示の第４実施形態に係る撮像装置１について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１． 実施の形態（３つの基板の積層構造を有する撮像装置）
２． 変形例１(平面構成の例１)
３． 変形例２（平面構成の例２）
４． 変形例３（平面構成の例３）
５． 変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６． 変形例５（プレーナー型の転送トランジスタを有する例）
７． 変形例６（１つの画素回路に１つの画素が接続される例）
８． 変形例７（画素分離部の構成例）
９． 適用例（撮像システム）
１０．応用例
＜１．実施の形態＞
[撮像装置１の機能構成]
[撮像装置１の機能構成]
図３８は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図３８の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図３８の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図４３等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図４０の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４１を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
図３９および図４０は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図３９は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図４０は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図４０は、図３９に示したＩＩＩ−ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図４０に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図３９）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図３９）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図４３の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図４０）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図３９）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図３９，図４０）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図４０）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図３９）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図３９，図４０）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
図４０は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図４０においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図４０）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図３９）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図４０では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
図４１は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４１では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図３８参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図４３に示すように、半導体層（後述の図４３の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図３８参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図３８参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
図４２は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図４２には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置１の具体的構成]
図４３は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図４３は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図４４Ａは、第１基板１００の平面構成の一例を表したものである。図４４Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図４３とともに、図４４Ａを用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図４４Ａ）。詳細は後述するが、この共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図４４Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図４４Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図４４Ａ）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図４４Ａ，図４４Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
図４４Ｂは、図４４Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図４４Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図４３，図４４Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図４４Ｂ）。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
また、図４４Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図４３）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図４３）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図４３）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図４５〜図４９は、第２基板２００の平面構成の一例を模式的に表している。図４５には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図４６は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図４７〜図４９は、配線層２００Ｔの平面構成の一例を表している。以下、図４３とともに、図４５〜図４９を用いて第２基板２００の構成について説明する。図４５および図４６ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１３との境界が設けられている。
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図４３)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図４６）。
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図４３）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図４３）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図４３）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図４８の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図４５，図４６）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図４４Ａ，図４６）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
画素共有ユニット５３９は、図４１を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図４３、図４４Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図４３，図４４Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウエル領域２１１）が延在している。
ここで、図４４Ａ，図４４Ｂおよび図４５を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図４４Ａ，図４４Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図４５および図４６では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図４５）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図４５ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図５８参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図４５）。
次に、図４４Ｂおよび図４５を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図４４Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図４５の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図４４Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図４５の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図４４Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図４４の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図４４の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図４５に記載の範囲では左右対称であるが、後述する図４６に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図４６に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図４６の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図４６の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図４４Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図４６の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図４６の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図４４Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図４４Ｂおよび図４６を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図４４Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図４６）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図４３）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図４７〜図４９を用いて、配線層２００Ｔの平面構成について説明する。図４７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図４８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図４９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図４８）。これらの配線は、図４１を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図４９）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図４０）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図４３）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
図４３には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図４０に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２の基板２００とを前記第１の製造方法を用いて積層し第２の基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[撮像装置１の動作]
次に、図５０および図５１を用いて撮像装置１の動作について説明する。図５０および図５１は、図４０に各信号の経路を表す矢印を追記したものである。図５０は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図５１は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図５０）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜２．変形例１＞
図５２〜図５６は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図５２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図４５に対応する。図５３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図４６に対応する。図５４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図４７に対応する。図５５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図４８に対応する。図５６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図４９に対応する。
本変形例では、図５３に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図４６）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図４４に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図５２〜図５６に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図４４Ａ，図４４Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜３．変形例２＞
図５７〜図６２は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図５７は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図４４Ａに対応する。図５８は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図４５に対応する。図５９は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図４６に対応する。図６０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図４７に対応する。図６１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図４８に対応する。図６２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図４９に対応する。
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図５８等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図５７）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図５７ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図５９）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図５８）。
ここで、第２基板２００の画素共有ユニット５３９の外形について、図５８および図５９を参照して説明する。例えば、図５７に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図５９の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図５９の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の共有ユニット５４１の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図５９の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図５９の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図５９の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図５９の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図５９の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図５９の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図５９の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図５９の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜４．変形例３＞
図６３〜図６８は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図６３は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図４４Ｂに対応する。図６４は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図４５に対応する。図６５は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図４６に対応する。図６６は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図４７に対応する。図６７は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図４８に対応する。図６８は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図４９に対応する。
本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図６５）。即ち、上記図５８等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図６３）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図６３ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図６５）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図６４）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図６７）、第４配線層Ｗ４はＶ方向に延在している（図６８）。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜５．変形例４＞
図６９は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図６９は、上記実施の形態で説明した図４０に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
次に、図７０および図７１を用いてこの撮像装置１の動作について説明する。図７０には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図７１には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜６．変形例５＞
図７２は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図７２は、上記実施の形態で説明した図４３に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜７．変形例６＞
図７３は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図７３は、上記実施の形態で説明した図４１に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜８．変形例７＞
図７４は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図４４Ｂ参照）。
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図４３参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
＜９．適用例＞
図７５は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図７６は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
＜１０．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図７７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図７８は、撮像部１２０３１の設置位置の例を示す図である。
図７８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図７８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図７９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図７９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図８０は、図７９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層とを含む第１基板と、
前記第１配線層上に配置された第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成され、
前記第２の能動素子が、第１化合物半導体基板に設けられる、半導体装置。
（２）
前記第１能動素子が、シリコン基板に設けられる、
前記（１）に記載の半導体装置。
（３）
前記第１能動素子が、第１シリコン基板に設けられ、
前記第２能動素子が、第２シリコン基板上に積層された前記第１化合物半導体基板に設けられる、請求項（１）に記載の半導体装置。
（４）
前記第２基板上に第３基板が積層されている、前記（１）〜（３）のいずれかに記載の半導体装置。
（５）
前記第１基板が、前記第１素子層下に配置された光電変換部を更に含む、前記（１）に記載の半導体装置。
（６）
前記第１能動素子及び前記光電変換部が、第２化合物半導体基板に設けられる、前記（５）に記載の半導体装置。
（７）
固体撮像装置を構成する、前記（１）〜（６）のいずれかに記載の半導体装置。
（８）
光電変換部と、前記光電変換部上に配置された第１配線層とを含む第１基板と、
前記第１配線層上に配置された能動素子を含む素子層と、前記素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成され、
前記光電変換部が、第１化合物半導体基板に設けられる、半導体装置。
（９）
前記第１化合物半導体基板が、シリコンよりも禁制帯幅の広い半導体からなる、前記（８）に記載の半導体装置。
（１０）
前記第１化合物半導体基板が、シリコンよりも禁制帯幅の狭い半導体からなる、前記（８）に記載の半導体装置。
（１１）
前記能動素子が、第２化合物半導体基板に設けられる、前記（８）〜（１０）のいずれかに記載の半導体装置。
（１２）
前記第１化合物半導体基板が、第３化合物半導体基板上に設けられる、前記（８）〜（１１）のいずれかに記載の半導体装置。
（１３）
第１能動素子を含む第１素子層上に第１配線層を形成することにより、前記第１素子層及び前記第１配線層を含む第１基板を形成し、
第２能動素子を含む第２素子層を形成した第２基板を用意し、
前記第１基板の前記第１配線層側に、前記第２基板の前記第２素子層側を貼り合わせることにより、前記第１配線層上に前記第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。
（１４）
化合物半導体基板に設けられた光電変換部上に第１配線層を形成することにより、前記光電変換部及び前記第１配線層を含む第１基板を形成し、
能動素子を含む素子層を形成した第２基板を用意し、
前記第１基板の前記第１配線層側に、前記第２基板の前記素子層側を貼り合わせることにより、前記第１配線層上に前記素子層を形成し、
前記素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。
１…撮像装置、２，７…撮像システム、１０…第１基板、１２…センサ画素、２１…半導体基板、２２…読み出し回路、２３…画素駆動線、２４…垂直信号線、３０…第３基板、３１…半導体基板、３２…ロジック回路、３４…カラム信号処理回路、３５…水平駆動回路、３６…システム制御回路、３８…参照電圧供給部、４０…カラーフィルタ、４２…ｐウェル層、４３…素子分離部、４４…ｐウェル層、４５…固定電荷膜、４６…絶縁層、４７，４８…貫通配線、５０…受光レンズ、５１…層間絶縁膜、５２，５３…絶縁層、５４…貫通配線、５５…接続配線、５６…配線層、５７…絶縁層、５８…パッド電極、５９…接続部、６１…層間絶縁膜、６４…パッド電極、６２…配線層、６３…絶縁層、６４…パッド電極、１００…第１基板、１００Ｓ，２００Ｓ，３００Ｓ…半導体層、１００Ｔ，２００Ｔ，３００Ｔ…配線層、１１１…絶縁膜、１１２…固定電荷膜、１１３…第１ピニング領域、１１４…ｎ型半導体領域、１１５…ｐウェル層、１１６…第２ピニング領域、１１７…画素分離部、１１７Ａ…遮光膜、１１７Ｂ…絶縁膜、１１８，２１８…ＶＳＳコンタクト領域、１１９，１２３，２２２…層間絶縁膜、１２０，１２１…パッド部、１２０Ｅ，１２１Ｅ…貫通電極、１２２，２２１…パッシベーション膜、１２４…接合膜、１４１…ＤＳＰ回路、１４２…フレームメモリ、１４３…表示部、１４４…記憶部、１４５…操作部、１４６…電源部、１４７…バスライン、２００…第２基板、２０１，２０２，２０３，２０４，３０１，３０２，３０３，３０４…コンタクト部、２１２…絶縁領域、２１３…素子分離領域、２１８Ｖ，ＴＧＶ…接続孔、３００…第３基板、４０１…受光レンズ、５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ…画素、１００１…画素領域、１００２…画素、１００３…垂直駆動回路、１００４…カラム信号処理回路、１００５…水平駆動回路、１００６…出力回路、１００７…制御回路、１００８ａ…画素駆動配線、１００８ｂ…垂直信号線、１００９…水平信号線、１０１０…センサ層、１０１１…半導体基板（Ｓｉ基板）、１０１１ａ，１０１１ｂ，１０１１ｃ…光電変換部、１０１２…素子分離部、１０２０…第１素子層、１０２１…第１能動素子、１０３０…第１配線層、１０３１，１０３２，１０３３，１０３４…配線、１０３５…層間絶縁膜、１０４２…絶縁膜、１０５０…第２素子層、１０５１ａ…半導体基板（Ｓｉ基板）、１０５１ｂ…半導体基板（化合物半導体基板）、１０５２，１０５３，１０５４，１０５５…第２能動素子、１０６０…第２配線層、１０７０…第３配線層、１０８０…第３素子層、１０８１…半導体基板（Ｓｉ基板）、１０９１…平坦化膜、１０９２…カラーフィルタ、１０９３…マイクロレンズ、１１０１…第１基板、１１０１ａ…光電変換部形成領域、１１０２…第２基板、１１０２ａ…画素トランジスタ形成領域、１１０３…第３基板、１１０３ａ…ロジック回路形成領域、２０１１…化合物半導体基板、２０１２…反射防止膜、２０１３…素子分離部、２０２１，２０２２…拡散層、２０５１…半導体基板（Ｓｉ基板）、２０８１…半導体基板（Ｓｉ基板）、２１０１…支持基板、２１０２…絶縁膜、２１０３…エピタキシャル成長層（ＡＲＴ層）、２１０４…エピタキシャル成長層、２１０５…絶縁膜、２１０６…支持基板、２１０７…絶縁膜、２２０１…支持基板、２２０２…歪み緩和バッファ層（ＳＲＢ層）、２２０３…エピタキシャル成長層、２２０４…絶縁膜、２２０５…支持基板、２２０６…絶縁膜、３２００…半導体装置、３２０１…光学系（光学レンズ）、３２０２…シャッタ装置、３２０４…駆動部、３２０３…信号処理部、ＴＲ…転送トランジスタ、ＴＧ…転送ゲート、ＲＳＴ…リセットトランジスタ、ＡＭＰ…増幅トランジスタ、ＳＥＬ…選択トランジスタ、ＦＤＧ…ＦＤ転送トランジスタ、ＦＤ…フローティングディフュージョン

Claims (14)

  1. 第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層とを含む第１基板と、
    前記第１配線層上に配置された第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
    前記第１基板と前記第２基板とが積層されて構成され、
    前記第２の能動素子が、第１化合物半導体基板に設けられる、半導体装置。
  2. 前記第１能動素子が、シリコン基板に設けられる、請求項１に記載の半導体装置。
  3. 前記第１能動素子が、第１シリコン基板に設けられ、
    前記第２能動素子が、第２シリコン基板上に積層された前記第１化合物半導体基板に設けられる、
    請求項１に記載の半導体装置。
  4. 前記第２基板上に第３基板が積層されている、請求項１に記載の半導体装置。
  5. 前記第１基板が、前記第１素子層下に配置された光電変換部を更に含む、請求項１に記載の半導体装置。
  6. 前記第１能動素子及び前記光電変換部が、第２化合物半導体基板に設けられる、請求項５に記載の半導体装置。
  7. 固体撮像装置を構成する、請求項１に記載の半導体装置。
  8. 光電変換部と、前記光電変換部上に配置された第１配線層とを含む第１基板と、
    前記第１配線層上に配置された能動素子を含む素子層と、前記素子層上に配置された第２配線層とを含む第２基板とを備え、
    前記第１基板と前記第２基板とが積層されて構成され、
    前記光電変換部が、第１化合物半導体基板に設けられる、半導体装置。
  9. 前記第１化合物半導体基板が、シリコンよりも禁制帯幅の広い半導体からなる、請求項８に記載の半導体装置。
  10. 前記第１化合物半導体基板が、シリコンよりも禁制帯幅の狭い半導体からなる、請求項８に記載の半導体装置。
  11. 前記能動素子が、第２化合物半導体基板に設けられる、請求項８に記載の半導体装置。
  12. 前記第１化合物半導体基板が、第３化合物半導体基板上に設けられる、請求項８に記載の半導体装置。
  13. 第１能動素子を含む第１素子層上に第１配線層を形成することにより、前記第１素子層及び前記第１配線層を含む第１基板を形成し、
    第２能動素子を含む第２素子層を形成した第２基板を用意し、
    前記第１基板の前記第１配線層側に、前記第２基板の前記第２素子層側を貼り合わせることにより、前記第１配線層上に前記第２素子層を形成し、
    前記第２素子層上に第２配線層を形成する
    ことを含む、半導体装置の製造方法。
  14. 化合物半導体基板に設けられた光電変換部上に第１配線層を形成することにより、前記光電変換部及び前記第１配線層を含む第１基板を形成し、
    能動素子を含む素子層を形成した第２基板を用意し、
    前記第１基板の前記第１配線層側に、前記第２基板の前記素子層側を貼り合わせることにより、前記第１配線層上に前記素子層を形成し、
    前記素子層上に第２配線層を形成する
    ことを含む、半導体装置の製造方法。
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