WO2020262461A1 - 固体撮像装置及び電子機器 - Google Patents

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WO2020262461A1
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卓也 栗原
裕二 鳥毛
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Definitions

  • the present disclosure relates to a solid-state image sensor and an electronic device.
  • a solid-state image sensor having a three-dimensional structure has been developed in order to further reduce the size of the solid-state image sensor and increase the density of pixels.
  • a semiconductor substrate having a plurality of sensor pixels and a semiconductor substrate having a signal processing circuit for processing a signal obtained by each sensor pixel are laminated on each other.
  • the solid-state image sensor it is desired to improve the low illuminance characteristic while securing the saturated charge amount of each pixel.
  • a configuration in which an additional capacitance is connected or disconnected depending on the situation is provided to the floating diffusion layer (floating diffusion: FD) as the charge-voltage conversion unit. It is possible to add it.
  • a solid-state image sensor and an electronic device capable of both securing a saturated charge amount and improving low illuminance characteristics while suppressing an increase in size of the device and a decrease in pixel density.
  • the solid-state imaging device is joined to a first substrate having a plurality of photoelectric conversion units arranged in a matrix and a first surface of the first substrate.
  • a second substrate including a pixel circuit that generates a pixel signal based on the electric charge generated by each of the photoelectric conversion units is joined to a third surface of the second substrate opposite to the second surface to which the first substrate is bonded.
  • the pixel circuit is provided with a third substrate including a peripheral circuit that executes a predetermined process on the pixel signal generated by the pixel circuit, and the pixel circuit stores charges generated by the photoelectric conversion unit.
  • the unit includes an amplification transistor that generates the pixel signal having a voltage value corresponding to the amount of electric charge stored in the electric charge storage unit, and a switching transistor that switches the capacitance of the electric charge storage unit.
  • FIG. 1 It is a block diagram which shows an example of the functional structure of the image pickup apparatus which concerns on one Embodiment of this disclosure. It is a plan schematic diagram which shows the schematic structure of the image pickup apparatus shown in FIG. It is a schematic diagram showing the cross-sectional structure along the line III-III'shown in FIG. It is an equivalent circuit diagram of the pixel sharing unit shown in FIG. It is a figure which shows an example of the connection mode of a plurality of pixel sharing units and a plurality of vertical signal lines. It is sectional drawing which shows an example of the specific structure of the image pickup apparatus shown in FIG. It is a schematic diagram which shows an example of the plane structure of the main part of the 1st substrate shown in FIG.
  • FIG. 7A It is a schematic diagram which shows the plane structure of the pad part together with the main part of the 1st substrate shown in FIG. 7A. It is a schematic diagram which shows an example of the plane structure of the 2nd substrate (semiconductor layer) shown in FIG. It is a schematic diagram which shows an example of the planar structure of the pixel circuit and the main part of the 1st substrate together with the 1st wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer and the 2nd wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer and the 3rd wiring layer shown in FIG.
  • FIG. 7A It is a schematic diagram which shows an example of the planar structure of the 2nd substrate (semiconductor layer) laminated on the 1st substrate shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer together with the pixel circuit shown in FIG.
  • FIG. 6 is a schematic view showing an example of a planar configuration of a second substrate (semiconductor layer) laminated on the first substrate shown in FIG. 26.
  • FIG. 27 It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer together with the pixel circuit shown in FIG. 27. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer together with the 1st wiring layer shown in FIG. 28. It is a schematic diagram which shows an example of the plane structure of the 3rd wiring layer together with the 2nd wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 4th wiring layer together with the 3rd wiring layer shown in FIG. It is sectional drawing which shows the other example of the image pickup apparatus shown in FIG. It is a schematic diagram for demonstrating the path of the input signal to the image pickup apparatus shown in FIG. 32.
  • FIG. 32 It is a schematic diagram for demonstrating the signal path of the pixel signal of the image pickup apparatus shown in FIG. 32. It is sectional drawing which shows the other example of the image pickup apparatus shown in FIG. It is a figure which shows another example of the equivalent circuit shown in FIG.
  • FIG. 5 is a schematic plan view showing another example of the pixel separation portion shown in FIG. 7A and the like. It is a circuit diagram which shows the schematic structure example of the unit pixel which concerns on 1st example of 2nd Embodiment. It is a schematic diagram which shows the plane layout example of the main surface of the semiconductor layer in the 1st substrate which concerns on 1st example of 2nd Embodiment.
  • FIGS. 56 and 57 It is a circuit diagram which shows the schematic structure example of the pixel circuit which concerns on 7th example of 2nd Embodiment. It is a schematic diagram which shows the plane layout example of the wiring provided in the wiring layer in the 2nd substrate which concerns on 7th example of 2nd Embodiment. It is sectional drawing which shows the structural example of the AA plane in FIGS.
  • FIG. 72 It is a schematic diagram which shows the plan layout example of the main surface of the semiconductor layer in the 2nd substrate which concerns on 2nd example of 3rd Embodiment. It is sectional drawing which shows the structural example of the image pickup apparatus of the EE plane in FIG. 74.
  • FIG. 76 It is a schematic diagram which shows the plane layout example of the main surface of the semiconductor layer in the 2nd substrate which concerns on 3rd example of 3rd Embodiment. It is sectional drawing which shows the structural example of the image pickup apparatus of the EE plane in FIG. 76. It is a schematic diagram which shows the plane layout example of the main surface of the semiconductor layer in the 2nd substrate which concerns on 4th example of 3rd Embodiment. It is sectional drawing which shows the structural example of the image pickup apparatus of the EE plane in FIG. 78. It is a schematic diagram which shows the plane layout example of the main surface of the semiconductor layer in the 2nd substrate which concerns on 5th example of 3rd Embodiment.
  • FIG. 82 It is a figure which shows an example of the schematic structure of the image pickup system provided with the image pickup apparatus which concerns on the said Embodiment and the modification. It is a figure which shows an example of the imaging procedure of the imaging system shown in FIG. It is a block diagram which shows an example of the schematic structure of a vehicle control system.
  • Embodiment imaging apparatus having a laminated structure of three substrates
  • Deformation example 1 (Example 1 of plane configuration) 3.
  • Deformation example 2 (Example 2 of plane configuration) 4.
  • Deformation example 3 (Example 3 of plane configuration) 5.
  • Modification 4 (Example of having a contact portion between substrates in the central portion of the pixel array portion) 6.
  • Modification 5 (Example having a planar type transfer transistor) 7.
  • Modification 6 Example in which one pixel is connected to one pixel circuit) 8.
  • Modification 7 (configuration example of pixel separation section) 9.
  • FIG. 1 is a block diagram showing an example of a functional configuration of an imaging device (imaging device 1) according to an embodiment of the present disclosure.
  • the image pickup apparatus 1 of FIG. 1 includes, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a pixel array unit 540, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • Pixels 541 are repeatedly arranged in an array in the pixel array unit 540. More specifically, a pixel sharing unit 539 including a plurality of pixels is a repeating unit, and these are repeatedly arranged in an array consisting of a row direction and a column direction. In the present specification, for convenience, the row direction may be referred to as the H direction, and the column direction orthogonal to the row direction may be referred to as the V direction. In the example of FIG. 1, one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C, 541D). Pixels 541A, 541B, 541C, and 541D each have a photodiode PD (shown in FIG. 6 and the like described later).
  • PD photodiode
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (pixel circuit 210 in FIG. 3 described later). In other words, it has one pixel circuit (pixel circuit 210 described later) for every four pixels (pixels 541A, 541B, 541C, 541D). By operating this pixel circuit in a time division manner, the pixel signals of the pixels 541A, 541B, 541C, and 541D are sequentially read out. Pixels 541A, 541B, 541C, and 541D are arranged in, for example, 2 rows ⁇ 2 columns.
  • the pixel array unit 540 is provided with pixels 541A, 541B, 541C, and 541D, as well as a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column readout lines) 543.
  • the row drive signal line 542 drives the pixels 541 included in each of the plurality of pixel sharing units 539 arranged side by side in the row direction in the pixel array unit 540.
  • each pixel arranged side by side in the row direction is driven.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row drive signal lines 542 are connected to one pixel sharing unit 539.
  • a pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543.
  • a pixel signal is read from each of the pixels 541A, 541B, 541C, and 541D included in the pixel sharing unit 539 via the vertical signal line (column read line) 543.
  • the row drive unit 520 is, for example, a row address control unit that determines a row position for pixel drive, in other words, a row decoder unit and a row drive that generates a signal for driving pixels 541A, 541B, 541C, 541D. Includes circuit section.
  • the column signal processing unit 550 includes, for example, a load circuit unit connected to a vertical signal line 543 and forming a source follower circuit with pixels 541A, 541B, 541C, 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may have an amplifier circuit unit that amplifies the signal read from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may have a noise processing unit. In the noise processing unit, for example, the noise level of the system is removed from the signal read from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the ADC includes, for example, a comparator section and a counter section.
  • the comparator section the analog signal to be converted and the reference signal to be compared with this are compared.
  • the counter unit the time until the comparison result in the comparator unit is inverted is measured.
  • the column signal processing unit 550 may include a horizontal scanning circuit unit that controls scanning the read sequence.
  • the timing control unit 530 supplies a signal for controlling the timing to the row drive unit 520 and the column signal processing unit 550 based on the reference clock signal and the timing control signal input to the apparatus.
  • the image signal processing unit 560 is a circuit that performs various signal processing on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the image pickup operation in the image pickup apparatus 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may include a processor unit.
  • An example of signal processing executed by the image signal processing unit 560 is that when the AD-converted imaging data is data obtained by photographing a dark subject, it has many gradations and is data obtained by photographing a bright subject. Is a tone curve correction process that reduces gradation. In this case, it is desirable to store the characteristic data of the tone curve in advance in the data holding unit of the image signal processing unit 560 as to what kind of tone curve the gradation of the imaging data is corrected based on.
  • the input unit 510A is for inputting, for example, the reference clock signal, timing control signal, characteristic data, and the like from outside the device to the image pickup device 1.
  • the timing control signal is, for example, a vertical synchronization signal and a horizontal synchronization signal.
  • the characteristic data is, for example, for being stored in the data holding unit of the image signal processing unit 560.
  • the input unit 510A includes, for example, an input terminal 511, an input circuit unit 512, an input amplitude changing unit 513, an input data conversion circuit unit 514, and a power supply unit (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit unit 512 is for taking the signal input to the input terminal 511 into the image pickup apparatus 1.
  • the input amplitude changing unit 513 the amplitude of the signal captured by the input circuit unit 512 is changed to an amplitude that can be easily used inside the image pickup apparatus 1.
  • the input data conversion circuit unit 514 the arrangement of the data strings of the input data is changed.
  • the input data conversion circuit unit 514 is composed of, for example, a serial-parallel conversion circuit. In this serial-parallel conversion circuit, the serial signal received as input data is converted into a parallel signal.
  • the input amplitude changing unit 513 and the input data conversion circuit unit 514 may be omitted.
  • the power supply unit supplies power supplies set to various voltages required inside the image pickup device 1 based on the power supply supplied from the outside to the image pickup device 1.
  • the input unit 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • the output unit 510B outputs the image data to the outside of the device.
  • the image data is, for example, image data taken by the image pickup apparatus 1 and image data signal-processed by the image signal processing unit 560.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude changing unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit unit 515 is composed of, for example, a parallel serial conversion circuit, and the output data conversion circuit unit 515 converts the parallel signal used inside the image pickup apparatus 1 into a serial signal.
  • the output amplitude changing unit 516 changes the amplitude of the signal used inside the image pickup apparatus 1. The changed amplitude signal becomes easily available to an external device connected to the outside of the image pickup apparatus 1.
  • the output circuit unit 517 is a circuit that outputs data from the inside of the image pickup device 1 to the outside of the device, and the output circuit section 517 drives the wiring outside the image pickup device 1 connected to the output terminal 518. At the output terminal 518, data is output from the imaging device 1 to the outside of the device.
  • the output data conversion circuit unit 515 and the output amplitude changing unit 516 may be omitted.
  • the output unit 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • FIG. 2 schematically shows a planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300
  • FIG. 3 shows the first substrate 100, the second substrate 200, and the second substrate 200 stacked on each other.
  • the cross-sectional structure of the third substrate 300 is schematically shown.
  • FIG. 3 corresponds to the cross-sectional configuration along the line III-III'shown in FIG.
  • the image pickup apparatus 1 is an image pickup apparatus having a three-dimensional structure configured by laminating three substrates (first substrate 100, second substrate 200, and third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wiring are combined, and the respective substrates (first substrate 100, second substrate 100, second) are used. It is called a wiring layer (100T, 200T, 300T) provided on the substrate 200 and the third substrate 300).
  • the first substrate 100, the second substrate 200, and the third substrate 300 are laminated in this order, and the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor are laminated in this order.
  • the layers 300S are arranged in this order.
  • the specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 3 indicates the direction of light L incident on the imaging device 1.
  • the light incident side in the image pickup apparatus 1 is referred to as "lower”, “lower side”, and “lower”, and the side opposite to the light incident side is referred to as "upper”, “upper”, and “upper”. In some cases.
  • the image pickup device 1 is, for example, a back-illuminated image pickup device in which light is incident from the back surface side of the first substrate 100 having a photodiode.
  • the pixel sharing unit 539 included in the pixel array unit 540 and the pixel array unit 540 are both configured by using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, 541D included in the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (photodiode PD described later) and a transfer transistor (transfer transistor TR described later).
  • the second substrate 200 is provided with a pixel circuit (pixel circuit 210 described later) included in the pixel sharing unit 539.
  • the pixel circuit reads out the pixel signal transferred from each of the photodiodes of pixels 541A, 541B, 541C, and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power line 544 extending in the row direction.
  • the third substrate 300 has, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • the row drive unit 520 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction of the first substrate 100, the second substrate 200, and the third substrate 300 (hereinafter, simply referred to as the stacking direction). .. More specifically, the row drive unit 520 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the H direction in the stacking direction (FIG. 2).
  • the column signal processing unit 550 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction. More specifically, the column signal processing unit 550 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the V direction in the stacking direction (FIG. 2).
  • the input unit 510A and the output unit 510B may be arranged in a portion other than the third substrate 300, and may be arranged in, for example, the second substrate 200.
  • the input unit 510A and the output unit 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 may be referred to as a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit or a readout circuit as another name. In this specification, the term “pixel circuit” is used.
  • the first substrate 100 and the second substrate 200 are electrically connected by, for example, through electrodes (through electrodes 120E and 121E in FIG. 6 described later).
  • the second substrate 200 and the third substrate 300 are electrically connected to each other via, for example, contact portions 201, 202, 301, 302.
  • the second substrate 200 is provided with contact portions 201 and 202
  • the third substrate 300 is provided with contact portions 301 and 302.
  • the contact portion 201 of the second substrate 200 is in contact with the contact portion 301 of the third substrate 300
  • the contact portion 202 of the second substrate 200 is in contact with the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R provided with a plurality of contact portions 201, and a contact region 202R provided with a plurality of contact portions 202.
  • the third substrate 300 has a contact region 301R provided with a plurality of contact portions 301, and a contact region 302R provided with a plurality of contact portions 302.
  • the contact regions 201R and 301R are provided between the pixel array unit 540 and the row drive unit 520 in the stacking direction (FIG. 3). In other words, the contact regions 201R and 301R are provided, for example, in a region where the row drive unit 520 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or in a region near the overlap.
  • the contact areas 201R and 301R are arranged, for example, at the ends of such areas in the H direction (FIG. 2).
  • the contact region 301R is provided at a position overlapping a part of the row drive unit 520, specifically, the end portion of the row drive unit 520 in the H direction (FIGS. 2 and 3).
  • the contact units 201 and 301 connect, for example, the row drive unit 520 provided on the third substrate 300 and the row drive signal line 542 provided on the second substrate 200.
  • the contact units 201 and 301 may, for example, connect the input unit 510A provided on the third substrate 300 with the power supply line 544 and the reference potential line (reference potential line VSS described later).
  • the contact regions 202R and 302R are provided between the pixel array unit 540 and the column signal processing unit 550 in the stacking direction (FIG. 3).
  • the contact regions 202R and 302R are provided, for example, in a region where the column signal processing unit 550 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or in a region near the overlap. ing.
  • the contact regions 202R and 302R are arranged, for example, at the ends of such regions in the V direction (FIG. 2).
  • the contact region 301R is provided at a position overlapping a part of the column signal processing unit 550, specifically, the end of the column signal processing unit 550 in the V direction (FIGS. 2 and 3). ).
  • the contact units 202 and 302 use, for example, a pixel signal (a signal corresponding to the amount of electric charge generated as a result of photoelectric conversion by the photodiode) output from each of the plurality of pixel sharing units 539 included in the pixel array unit 540. 3 It is for connecting to the column signal processing unit 550 provided on the substrate 300.
  • the pixel signal is sent from the second substrate 200 to the third substrate 300.
  • FIG. 3 is an example of a cross-sectional view of the image pickup apparatus 1 as described above.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via the wiring layers 100T, 200T, and 300T.
  • the image pickup apparatus 1 has an electrical connection portion that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, 302 are formed by electrodes formed of a conductive material.
  • the conductive material is formed of, for example, a metal material such as copper (Cu), aluminum (Al), or gold (Au).
  • the second substrate and the third substrate are electrically connected by directly joining the wirings formed as electrodes, and the second substrate 200 and the third substrate 300 are connected. Allows input and / or output of signals with.
  • An electrical connection portion for electrically connecting the second substrate 200 and the third substrate 300 can be provided at a desired location.
  • the contact regions 201R, 202R, 301R, and 302R in FIG. 3 they may be provided in regions that overlap the pixel array portion 540 in the stacking direction.
  • the electrical connection portion may be provided in a region that does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps the peripheral portion arranged outside the pixel array portion 540 in the stacking direction.
  • connection holes H1 and H2 are provided on the first substrate 100 and the second substrate 200.
  • the connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200 (FIG. 3).
  • the connection holes H1 and H2 are provided outside the pixel array unit 540 (or a portion overlapping the pixel array unit 540) (FIG. 2).
  • the connection hole portion H1 is arranged outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is arranged outside the pixel array portion 540 in the V direction.
  • the connection hole portion H1 reaches the input unit 510A provided on the third substrate 300
  • the connection hole portion H2 reaches the output unit 510B provided on the third substrate 300.
  • connection holes H1 and H2 may be hollow, and at least a part thereof may contain a conductive material.
  • a bonding wire is connected to an electrode formed as an input unit 510A and / or an output unit 510B.
  • the electrodes formed as the input unit 510A and / or the output unit 510B are connected to the conductive materials provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1 and H2 may be embedded in a part or all of the connection holes H1 and H2, or the conductive material may be formed on the side wall of the connection holes H1 and H2. good.
  • the structure is such that the input unit 510A and the output unit 510B are provided on the third substrate 300, but the structure is not limited to this.
  • the input unit 510A and / or the output unit 510B can be provided on the second substrate 200 by sending the signal of the third substrate 300 to the second substrate 200 via the wiring layers 200T and 300T.
  • the input unit 510A and / or the output unit 510B can be provided on the first substrate 100 by sending the signal of the second substrate 200 to the first substrate 1000 via the wiring layers 100T and 200T.
  • FIG. 4 is an equivalent circuit diagram showing an example of the configuration of the pixel sharing unit 539.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (in FIG. 4, representing four pixels 541 of pixels 541A, 541B, 541C, and 541D), one pixel circuit 210 connected to the plurality of pixels 541, and pixels. It includes a vertical signal line 5433 connected to the circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FD.
  • the pixel sharing unit 539 operates the pixel circuit 210 of 1 in a time division manner, so that the pixel signals of the four pixels 541 (pixels 541A, 541B, 541C, 541D) included in the pixel sharing unit 539 are respectively. Is sequentially output to the vertical signal line 543.
  • a mode in which one pixel circuit 210 is connected to a plurality of pixels 541 and the pixel signal of the plurality of pixels 541 is output in a time division manner by the one pixel circuit 210 is described as "a pixel in which a plurality of pixels 541 are one pixel". It shares the circuit 210.
  • Pixels 541A, 541B, 541C, 541D have components common to each other.
  • the identification number 1 is at the end of the code of the component of the pixel 541A
  • the identification number 2 is at the end of the code of the component of the pixel 541B.
  • An identification number 3 is added to the end of the code of the component of the pixel 541C
  • an identification number 4 is added to the end of the code of the component of the pixel 541D.
  • the identification number at the end of the code of the components of the pixels 541A, 541B, 541C, 541D is omitted.
  • Pixels 541A, 541B, 541C, 541D have, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • the cathode is electrically connected to the source of the transfer transistor TR
  • the anode is electrically connected to the reference potential line (for example, ground).
  • the photodiode PD photoelectrically converts the incident light and generates an electric charge according to the amount of received light.
  • the transfer transistor TR (transfer transistor TR1, TR2, TR3, TR4) is, for example, an n-type CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the drain is electrically connected to the floating diffusion FD and the gate is electrically connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 (see FIG. 1) connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the electric charge generated by the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD (floating diffusion FD1, FD2, FD3, FD4) is an n-type diffusion layer region formed in the p-type semiconductor layer.
  • the floating diffusion FD is a charge holding means that temporarily holds the charge transferred from the photodiode PD and is a charge-voltage conversion means that generates a voltage corresponding to the amount of the charge.
  • the four floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) included in the pixel sharing unit 539 of 1 are electrically connected to each other, and the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG. Is electrically connected to.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor RST is connected to the power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to the vertical signal line 543, and the gate of the selection transistor SEL is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the electric charge of the photodiode PD to the floating diffusion FD.
  • the gate of the transfer transistor TR includes, for example, a so-called vertical electrode, and reaches PD from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 6 described later) as shown in FIG. 6 described later. It extends to the depth.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor AMP generates a signal of a voltage corresponding to the level of the electric charge held in the floating diffusion FD as a pixel signal.
  • the amplification transistor AMP is connected to the vertical signal line 543 via the selection transistor SEL.
  • This amplification transistor AMP constitutes a source follower together with a load circuit unit (see FIG. 1) connected to the vertical signal line 543 in the column signal processing unit 550.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing unit 550 via the vertical signal line 543.
  • the reset transistor RST, amplification transistor AMP, and selection transistor SEL are, for example, N-type CMOS transistors.
  • the FD conversion gain switching transistor FDG is used when changing the gain of charge-voltage conversion in the floating diffusion FD.
  • the FD conversion gain switching transistor FDG when the FD conversion gain switching transistor FDG is turned on, the gate capacitance for the FD conversion gain switching transistor FDG increases, so that the overall FD capacitance C increases. On the other hand, when the FD conversion gain switching transistor FDG is turned off, the overall FD capacitance C becomes smaller. By switching the FD conversion gain switching transistor FDG on and off in this way, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the FD conversion gain switching transistor FDG is, for example, an N-type CMOS transistor.
  • the pixel circuit 210 is composed of three transistors, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 has at least one of pixel transistors such as, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the drain of the power supply line VDD and the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542 (see FIG. 1).
  • the source of the amplification transistor AMP (the output end of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 5 shows an example of a connection mode between the plurality of pixel sharing units 539 and the vertical signal line 543.
  • four pixel sharing units 539 arranged in a column direction are divided into four groups, and a vertical signal line 543 is connected to each of the four groups.
  • FIG. 5 shows an example in which each of the four groups has one pixel sharing unit 539 for the sake of brevity, but each of the four groups may include a plurality of pixel sharing units 539. ..
  • the plurality of pixel sharing units 539 arranged in the column direction may be divided into a group including one or a plurality of pixel sharing units 539.
  • a vertical signal line 543 and a column signal processing unit 550 are connected to each of the groups, and pixel signals can be read out from each group at the same time.
  • one vertical signal line 543 may be connected to a plurality of pixel sharing units 539 arranged in the column direction. At this time, pixel signals are sequentially read out in a time-division manner from a plurality of pixel sharing units 539 connected to one vertical signal line 543.
  • FIG. 6 shows an example of a cross-sectional configuration in the direction perpendicular to the main surfaces of the first substrate 100, the first substrate 100, and the third substrate 300 of the image pickup apparatus 1.
  • FIG. 6 is a schematic representation in order to make it easy to understand the positional relationship of the components, and may differ from the actual cross section.
  • the image pickup device 1 further has a light receiving lens 401 on the back surface side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light receiving lens 401 and the first substrate 100.
  • the light receiving lens 401 is provided for each of the pixels 541A, 541B, 541C, and 541D, for example.
  • the image pickup device 1 is, for example, a back-illuminated image pickup device.
  • the image pickup apparatus 1 has a pixel array unit 540 arranged in the central portion and a peripheral portion 540B arranged outside the pixel array unit 540.
  • the first substrate 100 has an insulating film 111, a fixed charge film 112, a semiconductor layer 100S, and a wiring layer 100T in this order from the light receiving lens 401 side.
  • the semiconductor layer 100S is composed of, for example, a silicon substrate.
  • the semiconductor layer 100S has, for example, a p-well layer 115 in a part of a surface (a surface on the wiring layer 100T side) and its vicinity, and in other regions (a region deeper than the p-well layer 115), It has an n-type semiconductor region 114.
  • the n-type semiconductor region 114 and the p-well layer 115 constitute a pn junction type photodiode PD.
  • the p-well layer 115 is a p-type semiconductor region.
  • FIG. 7A shows an example of the planar configuration of the first substrate 100.
  • FIG. 7A mainly shows the planar configuration of the pixel separation portion 117 of the first substrate 100, the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR.
  • the configuration of the first substrate 100 will be described with reference to FIG. 6A.
  • a floating diffusion FD and a VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • the floating diffusion FD is composed of an n-type semiconductor region provided in the p-well layer 115.
  • the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D are provided close to each other, for example, in the central portion of the pixel sharing unit 539 (FIG. 7A). Although details will be described later, the four floating diffusions (floating diffusion FD1, FD2, FD3, FD4) included in the pixel sharing unit 539 are located in the first substrate 100 (more specifically, in the wiring layer 100T).
  • the floating diffusion FD is connected from the first substrate 100 to the second substrate 200 (more specifically, from the wiring layer 100T to the wiring layer 200T) via electrical means (through electrode 120E described later). There is.
  • the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electrical means. There is.
  • the VSS contact region 118 is a region electrically connected to the reference potential line VSS, and is arranged apart from the floating diffusion FD.
  • a floating diffusion FD is arranged at one end of each pixel in the V direction, and a VSS contact region 118 is arranged at the other end (FIG. 7A).
  • the VSS contact region 118 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. As a result, the reference potential is supplied to the semiconductor layer 100S.
  • the first substrate 100 is provided with a transfer transistor TR together with a photodiode PD, a floating diffusion FD, and a VSS contact region 118.
  • the photodiode PD, floating diffusion FD, VSS contact region 118, and transfer transistor TR are provided in pixels 541A, 541B, 541C, and 541D, respectively.
  • the transfer transistor TR is provided on the surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • the transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided in the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided in the n-type semiconductor region 114.
  • the horizontal portion TGb of the transfer gate TG extends from a position facing the vertical portion TGa, for example, toward the central portion of the pixel sharing unit 539 in the H direction (FIG. 7A).
  • the position of the through electrode (through electrode TGV described later) reaching the transfer gate TG in the H direction is changed to the H direction of the through electrode (through electrodes 120E, 121E described later) connected to the floating diffusion FD and VSS contact region 118.
  • the plurality of pixel sharing units 539 provided on the first substrate 100 have the same configuration as each other (FIG. 7A).
  • the semiconductor layer 100S is provided with a pixel separation unit 117 that separates pixels 541A, 541B, 541C, and 541D from each other.
  • the pixel separation portion 117 is formed so as to extend in the normal direction of the semiconductor layer 100S (the direction perpendicular to the surface of the semiconductor layer 100S).
  • the pixel separation unit 117 is provided so as to partition the pixels 541A, 541B, 541C, and 541D from each other, and has, for example, a grid-like planar shape (FIGS. 7A and 7B).
  • the pixel separation unit 117 electrically and optically separates the pixels 541A, 541B, 541C, and 541D from each other, for example.
  • the pixel separation unit 117 includes, for example, a light-shielding film 117A and an insulating film 117B.
  • a light-shielding film 117A for example, tungsten (W) or the like is used.
  • the insulating film 117B is provided between the light-shielding film 117A and the p-well layer 115 or the n-type semiconductor region 114.
  • the insulating film 117B is made of, for example, silicon oxide (SiO).
  • the pixel separation unit 117 has, for example, an FTI (Full Trench Isolation) structure and penetrates the semiconductor layer 100S. Although not shown, the pixel separation unit 117 is not limited to the FTI structure penetrating the semiconductor layer 100S.
  • the pixel separation unit 117 extends in the normal direction of the semiconductor layer 100S and is formed in a part of the semiconductor layer 100S.
  • the semiconductor layer 100S is provided with, for example, a first pinning region 113 and a second pinning region 116.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S, and is arranged between the n-type semiconductor region 114 and the fixed charge film 112.
  • the second pinning region 116 is provided on the side surface of the pixel separation unit 117, specifically, between the pixel separation unit 117 and the p-well layer 115 or the n-type semiconductor region 114.
  • the first pinning region 113 and the second pinning region 116 are composed of, for example, a p-type semiconductor region.
  • a fixed charge film 112 having a negative fixed charge is provided between the semiconductor layer 100S and the insulating film 111.
  • the electric field induced by the fixed charge film 112 forms the first pinning region 113 of the hole storage layer at the interface on the light receiving surface (back surface) side of the semiconductor layer 100S.
  • the fixed charge film 112 is formed of, for example, an insulating film having a negative fixed charge.
  • Examples of the material of the insulating film having a negative fixed charge include hafnium oxide, zircon oxide, aluminum oxide, titanium oxide and tantalum oxide.
  • a light-shielding film 117A is provided between the fixed charge film 112 and the insulating film 111.
  • the light-shielding film 117A may be provided continuously with the light-shielding film 117A constituting the pixel separation unit 117.
  • the light-shielding film 117A between the fixed charge film 112 and the insulating film 111 is selectively provided at a position facing the pixel separation portion 117 in the semiconductor layer 100S, for example.
  • the insulating film 111 is provided so as to cover the light-shielding film 117A.
  • the insulating film 111 is made of, for example, silicon oxide.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 has an interlayer insulating film 119, pad portions 120 and 121, a passivation film 122, an interlayer insulating film 123 and a bonding film 124 from the semiconductor layer 100S side. It has in this order.
  • the horizontal portion TGb of the transfer gate TG is provided in the wiring layer 100T, for example.
  • the interlayer insulating film 119 is provided over the entire surface of the semiconductor layer 100S and is in contact with the semiconductor layer 100S.
  • the interlayer insulating film 119 is made of, for example, a silicon oxide film.
  • the configuration of the wiring layer 100T is not limited to the above, and may be any configuration having a wiring and an insulating film.
  • FIG. 7B shows the configurations of the pad portions 120 and 121 together with the planar configuration shown in FIG. 7A.
  • the pad portions 120 and 121 are provided in a selective region on the interlayer insulating film 119.
  • the pad portion 120 is for connecting the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D to each other.
  • the pad unit 120 is arranged, for example, for each pixel sharing unit 539 in the central portion of the pixel sharing unit 539 in a plan view (FIG. 7B).
  • the pad portion 120 is provided so as to straddle the pixel separation portion 117, and is arranged so as to be superimposed on at least a part of each of the floating diffusion FD1, FD2, FD3, and FD4 (FIGS. 6 and 7B).
  • the pad unit 120 includes at least a part of each of a plurality of floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) sharing the pixel circuit 210, and a plurality of photodiodes sharing the pixel circuit 210.
  • the interlayer insulating film 119 is provided with a connecting via 120C for electrically connecting the pad portion 120 and the floating diffusion FD1, FD2, FD3, and FD4.
  • the connection via 120C is provided in each of the pixels 541A, 541B, 541C, and 541D. For example, by embedding a part of the pad portion 120 in the connecting via 120C, the pad portion 120 and the floating diffusion FD1, FD2, FD3, and FD4 are electrically connected.
  • the pad portion 121 is for connecting a plurality of VSS contact regions 118 to each other.
  • a VSS contact area 118 provided in pixels 541C and 541D of one pixel sharing unit 539 adjacent to each other in the V direction and a VSS contact area 118 provided in pixels 541A and 541B of the other pixel sharing unit 539 are pads. It is electrically connected by the unit 121.
  • the pad portion 121 is provided so as to straddle the pixel separation portion 117, for example, and is arranged so as to superimpose on at least a part of each of these four VSS contact regions 118.
  • the pad portion 121 is a semiconductor with respect to at least a part of each of the plurality of VSS contact regions 118 and at least a part of the pixel separation portion 117 formed between the plurality of VSS contact regions 118. It is formed in a region overlapping in a direction perpendicular to the surface of the layer 100S.
  • the interlayer insulating film 119 is provided with a connecting via 121C for electrically connecting the pad portion 121 and the VSS contact region 118.
  • the connection via 121C is provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the pad portion 121 and the VSS contact region 118 are electrically connected by embedding a part of the pad portion 121 in the connection via 121C.
  • the pad portions 120 and the pad portions 121 of each of the plurality of pixel sharing units 539 arranged in the V direction are arranged at substantially the same positions in the H direction (FIG. 7B).
  • the pad portion 120 By providing the pad portion 120, it is possible to reduce the wiring for connecting each floating diffusion FD to the pixel circuit 210 (for example, the gate electrode of the amplification transistor AMP) in the entire chip. Similarly, by providing the pad portion 121, it is possible to reduce the wiring that supplies the potential to each VSS contact region 118 in the entire chip. This makes it possible to reduce the area of the entire chip, suppress electrical interference between wirings in miniaturized pixels, and / or reduce costs by reducing the number of parts.
  • the pad portions 120 and 121 can be provided at desired positions on the first substrate 100 and the second substrate 200. Specifically, the pad portions 120 and 121 can be provided in either the wiring layer 100T or the insulating region 212 of the semiconductor layer 200S. When provided in the wiring layer 100T, the pad portions 120 and 121 may be brought into direct contact with the semiconductor layer 100S. Specifically, the pad portions 120 and 121 may be directly connected to at least a part of each of the floating diffusion FD and / or the VSS contact region 118.
  • connection vias 120C and 121C are provided from each of the floating diffusion FD and / or VSS contact region 118 connected to the pad portions 120 and 121, and the pad portion 120 is provided at a desired position in the insulating region 2112 of the wiring layer 100T and the semiconductor layer 200S. , 121 may be provided.
  • the wiring connected to the floating diffusion FD and / or the VSS contact region 118 in the insulating region 212 of the semiconductor layer 200S can be reduced.
  • the area of the insulating region 212 for forming the through wiring for connecting the floating diffusion FD to the pixel circuit 210 in the second substrate 200 forming the pixel circuit 210 can be reduced. Therefore, a large area of the second substrate 200 forming the pixel circuit 210 can be secured. By securing the area of the pixel circuit 210, the pixel transistor can be formed large, which can contribute to the improvement of image quality by reducing noise and the like.
  • the floating diffusion FD and / or VSS contact region 118 is preferably provided in each pixel 541. Therefore, by using the configuration of the pad units 120 and 121, the first The wiring connecting the substrate 100 and the second substrate 200 can be significantly reduced.
  • the pad portion 120 to which a plurality of floating diffusion FDs are connected and the pad portion 121 to which a plurality of VSS contact regions 118 are connected are alternately arranged linearly in the V direction. .. Further, the pad portions 120 and 121 are formed at positions surrounded by a plurality of photodiode PDs, a plurality of transfer gates TGs, and a plurality of floating diffusion FDs.
  • the pad portions 120 and 121 are formed at positions surrounded by a plurality of photodiode PDs, a plurality of transfer gates TGs, and a plurality of floating diffusion FDs.
  • the pad portions 120 and 121 are made of, for example, polysilicon (Poly Si), more specifically, doped polysilicon to which impurities are added.
  • the pad portions 120 and 121 are preferably made of a conductive material having high heat resistance such as polysilicon, tungsten (W), titanium (Ti) and titanium nitride (TiN).
  • the pixel circuit 210 can be formed after the semiconductor layer 200S of the second substrate 200 is bonded to the first substrate 100. The reason for this will be described below.
  • a method of forming the pixel circuit 210 after laminating the semiconductor layers 200S of the first substrate 100 and the second substrate 200 is referred to as a first manufacturing method.
  • the second manufacturing method it is conceivable to form the pixel circuit 210 on the second substrate 200 and then attach it to the first substrate 100 (hereinafter referred to as the second manufacturing method).
  • the second manufacturing method electrodes for electrical connection are formed in advance on the surface of the first substrate 100 (the surface of the wiring layer 100T) and the surface of the second substrate 200 (the surface of the wiring layer 200T). ..
  • the electrodes for electrical connection formed on the surface of the first substrate 100 and the surface of the second substrate 200 come into contact with each other.
  • an electrical connection is formed between the wiring included in the first substrate 100 and the wiring included in the second substrate 200. Therefore, by configuring the image pickup apparatus 1 using the second manufacturing method, for example, it can be manufactured by using an appropriate process according to the respective configurations of the first substrate 100 and the second substrate 200. It is possible to manufacture high-quality, high-performance imaging devices.
  • the first substrate 100 and the second substrate 200 when the first substrate 100 and the second substrate 200 are bonded together, an alignment error may occur due to the manufacturing apparatus for bonding.
  • the first substrate 100 and the second substrate 200 have a size of, for example, about several tens of centimeters in diameter, and when the first substrate 100 and the second substrate 200 are bonded together, the first substrate 100 and the first substrate 200 are attached. 2
  • expansion and contraction of the substrate may occur in the microscopic region of each part of the substrate 200. The expansion and contraction of the substrates is caused by a slight shift in the timing of contact between the substrates.
  • the second manufacturing method it is preferable to take measures so that the electrodes of the first substrate 100 and the second substrate 200 are in contact with each other even if such an error occurs. Specifically, at least one of the electrodes of the first substrate 100 and the second substrate 200, preferably both, is increased in consideration of the above error. Therefore, when the second manufacturing method is used, for example, the size of the electrode formed on the surface of the first substrate 100 or the second substrate 200 (the size in the plane direction of the substrate) is the size of the first substrate 100 or the second substrate 200. It is larger than the size of the internal electrode extending from the inside of the substrate 200 to the surface in the thickness direction.
  • the above-mentioned first manufacturing method can be used.
  • the first manufacturing method after forming the first substrate 100 including the photodiode PD, the transfer transistor TR, and the like, the first substrate 100 and the second substrate 200 (semiconductor layer 2000S) are bonded together.
  • the second substrate 200 is in a state in which patterns such as active elements and wiring layers constituting the pixel circuit 210 are not formed. Since the second substrate 200 is in a state before forming a pattern, even if an error occurs in the bonding position when the first substrate 100 and the second substrate 200 are bonded, the bonding error causes the bonding error.
  • the pattern of the second substrate 200 is formed after the first substrate 100 and the second substrate 200 are bonded together.
  • the pattern formed on the first substrate is formed as a target for alignment.
  • the error in the bonding position between the first substrate 100 and the second substrate 200 does not pose a problem in manufacturing the image pickup apparatus 1 in the first manufacturing method.
  • the error caused by the expansion and contraction of the substrate caused by the second manufacturing method does not pose a problem in manufacturing the image pickup apparatus 1 in the first manufacturing method.
  • the through electrodes 120E and 121E and the through electrodes TGV are formed.
  • a pattern of the through electrodes is formed from above the second substrate 200 by using reduced projection exposure by an exposure apparatus. Since the reduced exposure projection is used, even if an error occurs in the alignment between the second substrate 200 and the exposure apparatus, the magnitude of the error is the error of the second manufacturing method in the second substrate 200. It is only a fraction (the reciprocal of the reduced exposure projection magnification). Therefore, by configuring the image pickup apparatus 1 using the first manufacturing method, it becomes easy to align the elements formed on the first substrate 100 and the second substrate 200, and the quality and performance are high. Can be manufactured.
  • the image pickup device 1 manufactured by using the first manufacturing method has different characteristics from the image pickup device manufactured by the second manufacturing method.
  • the through electrodes 120E, 121E, and TGV have a substantially constant thickness (the substrate) from the second substrate 200 to the first substrate 100. The size in the plane direction).
  • the through electrodes 120E, 121E, and TGV have a tapered shape, they have a tapered shape having a constant inclination.
  • the image pickup apparatus 1 having such through electrodes 120E, 121E, and TGV tends to make the pixel 541 finer.
  • the active element is formed on the second substrate 200 after the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded to each other.
  • the 1 substrate 100 is also affected by the heat treatment required for forming the active element. Therefore, as described above, it is preferable to use a conductive material having high heat resistance for the pad portions 120 and 121 provided on the first substrate 100.
  • a material having a higher melting point that is, higher heat resistance
  • a conductive material having high heat resistance such as doped polysilicon, tungsten, titanium or titanium nitride is used for the pad portions 120 and 121. This makes it possible to manufacture the image pickup apparatus 1 by using the first manufacturing method.
  • the passivation film 122 is provided over the entire surface of the semiconductor layer 100S so as to cover the pad portions 120 and 121, for example (FIG. 6).
  • the passivation film 122 is made of, for example, a silicon nitride (SiN) film.
  • the interlayer insulating film 123 covers the pad portions 120 and 121 with the passivation film 122 in between.
  • the interlayer insulating film 123 is provided over the entire surface of the semiconductor layer 100S, for example.
  • the interlayer insulating film 123 is made of, for example, a silicon oxide (SiO) film.
  • the bonding film 124 is provided on the bonding surface between the first substrate 100 (specifically, the wiring layer 100T) and the second substrate 200. That is, the bonding film 124 is in contact with the second substrate 200.
  • the bonding film 124 is provided over the entire main surface of the first substrate 100.
  • the bonding film 124 is composed of, for example, a silicon nitride
  • the light receiving lens 401 faces the semiconductor layer 100S with the fixed charge film 112 and the insulating film 111 in between, for example (FIG. 6).
  • the light receiving lens 401 is provided at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D, for example.
  • the second substrate 200 has a semiconductor layer 200S and a wiring layer 200T in this order from the first substrate 100 side.
  • the semiconductor layer 200S is made of a silicon substrate.
  • the well region 211 is provided in the thickness direction.
  • the well region 211 is, for example, a p-type semiconductor region.
  • the second substrate 200 is provided with pixel circuits 210 arranged for each pixel sharing unit 539.
  • the pixel circuit 210 is provided, for example, on the surface side (wiring layer 200T side) of the semiconductor layer 200S.
  • the second substrate 200 is attached to the first substrate 100 so that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front surface side (wiring layer 100T side) of the first substrate 100. ing. That is, the second substrate 200 is attached to the first substrate 100 face-to-back.
  • FIGS. 8 to 12 schematically show an example of the planar configuration of the second substrate 200.
  • FIG. 8 shows the configuration of the pixel circuit 210 provided near the surface of the semiconductor layer 200S.
  • FIG. 9 schematically shows the configuration of each part of the wiring layer 200T (specifically, the first wiring layer W1 described later), the semiconductor layer 200S connected to the wiring layer 200T, and the first substrate 100.
  • 10 to 12 show an example of the planar configuration of the wiring layer 200T.
  • the configuration of the second substrate 200 will be described with reference to FIGS. 8 to 12. In FIGS.
  • the outer shape of the photodiode PD (the boundary between the pixel separation portion 117 and the photodiode PD) is represented by a broken line, and the semiconductor layer 200S and the element separation of the portion overlapping the gate electrode of each transistor constituting the pixel circuit 210 are separated.
  • the boundary with the region 213 or the insulating region 214 is represented by a dotted line.
  • a boundary between the semiconductor layer 200S and the element separation region 213 and a boundary between the element separation region 213 and the insulation region 212 are provided on one side in the channel width direction.
  • the second substrate 200 is provided with an insulating region 212 for dividing the semiconductor layer 200S and an element separation region 213 provided in a part of the semiconductor layer 200S in the thickness direction (FIG. 6).
  • an insulating region 212 for dividing the semiconductor layer 200S and an element separation region 213 provided in a part of the semiconductor layer 200S in the thickness direction (FIG. 6).
  • Through electrodes TGV1, TGV2, TGV3, TGV4 are arranged (FIG. 9).
  • the insulating region 212 has substantially the same thickness as the thickness of the semiconductor layer 200S (FIG. 6).
  • the semiconductor layer 200S is divided by the insulating region 212.
  • Through electrodes 120E and 121E and through electrodes TGV are arranged in this insulating region 212.
  • the insulating region 212 is made of, for example, silicon oxide.
  • Through electrodes 120E and 121E are provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E and 121E are connected to the wiring of the wiring layer 200T (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4, which will be described later).
  • the through electrodes 120E and 121E are provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123 and the passivation film 122, and their lower ends are connected to the pad portions 120 and 121 (FIG. 6).
  • the through silicon via 120E is for electrically connecting the pad portion 120 and the pixel circuit 210.
  • the through silicon via 120E electrically connects the floating diffusion FD of the first substrate 100 to the pixel circuit 210 of the second substrate 200.
  • the through silicon via 121E is for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the VSS contact region 118 of the first substrate 100 is electrically connected to the reference potential line VSS of the second substrate 200 by the through electrode 121E.
  • the through electrode TGV is provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through electrode TGV is connected to the wiring of the wiring layer 200T.
  • the through electrode TGV is provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, the passivation film 122, and the interlayer insulating film 119, and the lower end thereof is connected to the transfer gate TG (FIG. 6).
  • Such a through electrode TGV includes the transfer gate TG (transfer gate TG1, TG2, TG3, TG4) of each of the pixels 541A, 541B, 541C, and 541D, and the wiring of the wiring layer 200T (a part of the row drive signal line 542, specifically.
  • the transfer gate TG of the first substrate 100 is electrically connected to the wiring TRG of the second substrate 200 by the through electrode TGV, and a drive signal is sent to each of the transfer transistors TR (transfer transistors TR1, TR2, TR3, TR4). It is supposed to be.
  • the insulating region 212 is an region for providing the through electrodes 120E and 121E and the through electrodes TGV for electrically connecting the first substrate 100 and the second substrate 200 so as to be insulated from the semiconductor layer 200S.
  • through electrodes 120E and 121E and through electrodes TGV (through electrodes TGV) connected to the two pixel circuits 210 in an insulating region 212 provided between two pixel circuits 210 (pixel sharing unit 539) adjacent to each other in the H direction.
  • Electrodes TGV1, TGV2, TGV3, TGV4 are arranged.
  • the insulating region 212 is provided, for example, extending in the V direction (FIGS. 8 and 9).
  • the position of the through electrodes TGV in the H direction is closer to the position of the through electrodes 120E and 121E in the H direction than the position of the vertical portion TGa. They are arranged (FIGS. 7A, 9).
  • the through electrodes TGV are arranged at substantially the same positions as the through electrodes 120E and 120E in the H direction.
  • the through electrodes 120E and 121E and the through electrodes TGV can be provided together in the insulating region 212 extending in the V direction.
  • the through electrode TGV is formed substantially directly above the vertical portion TGa, and for example, the through electrode TGV is arranged substantially at the center of each pixel 541 in the H direction and the V direction. At this time, the positions of the through electrodes TGV in the H direction and the positions of the through electrodes 120E and 121E in the H direction are significantly deviated.
  • An insulating region 212 is provided around the through electrodes TGV and the through electrodes 120E and 121E in order to electrically insulate them from the adjacent semiconductor layers 200S.
  • the semiconductor layer 200S is finely divided.
  • the size of the semiconductor layer 200S in the H direction can be increased. Therefore, a large area of the semiconductor element forming region in the semiconductor layer 200S can be secured. This makes it possible, for example, to increase the size of the amplification transistor AMP and suppress noise.
  • the pixel sharing unit 539 electrically connects between the floating diffusion FDs provided in each of the plurality of pixels 541, and the plurality of pixels 541 are one pixel circuit 210.
  • the electrical connection between the floating diffusion FDs is made by a pad portion 120 provided on the first substrate 100 (FIGS. 6 and 7B).
  • the electrical connection portion (pad portion 120) provided on the first substrate 100 and the pixel circuit 210 provided on the second substrate 200 are electrically connected via one through electrode 120E.
  • the pixel sharing unit 539 is provided with four through electrodes connected to each of the floating diffusion FD1, FD2, FD3, and FD4. Therefore, in the second substrate 200, the number of through electrodes penetrating the semiconductor layer 200S increases, and the insulating region 212 that insulates the periphery of these through electrodes becomes large.
  • the structure in which the pad portion 120 is provided on the first substrate 100 can reduce the number of through electrodes and reduce the insulating region 212. Therefore, a large area of the semiconductor element forming region in the semiconductor layer 200S can be secured. This makes it possible, for example, to increase the size of the amplification transistor AMP and suppress noise.
  • the element separation region 213 is provided on the surface side of the semiconductor layer 200S.
  • the element separation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (perpendicular to the main surface of the second substrate 200), and an insulating film is embedded in the dug.
  • This insulating film is made of, for example, silicon oxide.
  • the element separation region 213 separates the elements of the plurality of transistors constituting the pixel circuit 210 according to the layout of the pixel circuit 210.
  • a semiconductor layer 200S (specifically, a well region 211) extends below the element separation region 213 (deep portion of the semiconductor layer 200S).
  • the outer shape of the pixel sharing unit 539 on the first substrate 100 (outer shape in the plane direction of the substrate) and the pixel sharing unit 539 on the second substrate 200. The difference from the outer shape will be described.
  • a pixel sharing unit 539 is provided across both the first substrate 100 and the second substrate 200.
  • the outer shape of the pixel sharing unit 539 provided on the first substrate 100 and the outer shape of the pixel sharing unit 539 provided on the second board 200 are different from each other.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are represented by alternate long and short dash lines, and the outline shape of the pixel sharing unit 539 is represented by a thick line.
  • the pixel sharing unit 539 of the first substrate 100 has two pixels 541 (pixels 541A and 541B) arranged adjacent to each other in the H direction and two pixels 541 (pixels 541A and 541B) arranged adjacent to the two pixels 541 (pixels 541A and 541B) adjacent to each other in the V direction. It is composed of pixels 541C, 541D).
  • the pixel sharing unit 539 of the first substrate 100 is composed of four pixels 541 of two adjacent rows ⁇ 2 columns, and the pixel sharing unit 539 of the first substrate 100 has a substantially square outer shape. ing.
  • such a pixel sharing unit 539 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a two-pixel pitch in the V direction (two pixels 541). Corresponding pitch), are arranged adjacent to each other.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are represented by alternate long and short dash lines, and the outline shape of the pixel sharing unit 539 is represented by a thick line.
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 is smaller than the pixel sharing unit 539 of the first substrate 100 in the H direction and larger than the pixel sharing unit 539 of the first substrate 100 in the V direction. ..
  • the pixel sharing unit 539 of the second substrate 200 is formed with a size (region) corresponding to one pixel in the H direction and a size corresponding to four pixels in the V direction. ing. That is, the pixel sharing unit 539 of the second substrate 200 is formed in a size corresponding to the pixels arranged in adjacent 1 row ⁇ 4 columns, and the pixel sharing unit 539 of the second substrate 200 is substantially rectangular. It has an outer shape.
  • each pixel circuit 210 the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG are arranged in this order in the V direction (FIG. 8).
  • the outer shape of each pixel circuit 210 in a substantially rectangular shape as described above, four transistors (selection transistor SEL, amplification transistor AMP, reset transistor RST and FD conversion) are provided in one direction (V direction in FIG. 8).
  • Gain switching transistors FDG) can be arranged side by side.
  • the drain of the amplification transistor AMP and the drain of the reset transistor RST can be shared by one diffusion region (diffusion region connected to the power supply line VDD).
  • each pixel circuit 210 can be provided in a substantially square shape (see FIG. 21 described later).
  • two transistors are arranged along one direction, and it becomes difficult to share the drain of the amplification transistor AMP and the drain of the reset transistor RST in one diffusion region. Therefore, by providing the formation region of the pixel circuit 210 in a substantially rectangular shape, it becomes easy to arrange the four transistors in close proximity to each other, and the formation region of the pixel circuit 210 can be reduced. That is, the pixels can be miniaturized. Further, when it is not necessary to reduce the formation region of the pixel circuit 210, it is possible to increase the formation region of the amplification transistor AMP and suppress noise.
  • a VSS contact region 218 connected to the reference potential line VSS is provided. ..
  • the VSS contact region 218 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 218 is electrically connected to the VSS contact region 118 of the first substrate 100 (semiconductor layer 100S) via the wiring of the wiring layer 200T and the through electrode 121E.
  • the VSS contact region 218 is provided at a position adjacent to the source of the FD conversion gain switching transistor FDG, for example, with the element separation region 213 in between (FIG. 8).
  • one of the pixel sharing units 539 (for example, on the upper side of the paper in FIG. 7B) is the two pixel sharing units arranged in the H direction of the second substrate 200. It is connected to the pixel sharing unit 539 of one of the 539s (for example, the left side of the paper in FIG. 8).
  • the other pixel sharing unit 539 for example, the lower side of the paper surface in FIG. 7B
  • the internal layout of one pixel sharing unit 539 sets the internal layout of the other pixel sharing unit 539 in the V direction and H. It is almost equal to the layout flipped in the direction. The effects obtained by this layout will be described below.
  • each pad portion 120 is a central portion of the outer shape of the pixel sharing unit 539, that is, a central portion in the V direction and the H direction of the pixel sharing unit 539. (Fig. 7B).
  • the pixel sharing unit 539 of the second substrate 200 has a substantially rectangular outer shape that is long in the V direction as described above, for example, the amplification transistor AMP connected to the pad portion 120 has pixel sharing.
  • the unit 539 is arranged at a position shifted upward from the center of the V direction.
  • the amplification transistor AMP of one pixel sharing unit 539 and the pad portion 120 (for example, the upper side of the paper in FIG. 7)
  • the distance of the pixel sharing unit 539 from the pad portion 120) is relatively short.
  • the distance between the amplification transistor AMP of the other pixel sharing unit 539 and the pad portion 120 (for example, the pad portion 120 of the pixel sharing unit 539 on the lower side of the paper surface in FIG. 7) becomes long. Therefore, the area of the wiring required for connecting the amplification transistor AMP and the pad portion 120 becomes large, and the wiring layout of the pixel sharing unit 539 may be complicated. This may affect the miniaturization of the image pickup apparatus 1.
  • the internal layouts of the two pixel sharing units 539 are inverted at least in the V direction, so that the amplification transistors AMP of both of these two pixel sharing units 539 can be used.
  • the distance from the pad portion 120 can be shortened. Therefore, the image pickup device 1 can be easily miniaturized as compared with the configuration in which the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are the same.
  • the plane layout of each of the plurality of pixel sharing units 539 of the second substrate 200 is symmetrical in the range shown in FIG. 8, but if the layout of the first wiring layer W1 described in FIG. 9 to be described later is included, It becomes asymmetrical.
  • the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are inverted with each other in the H direction.
  • the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are connected to the pad portions 120 and 121 of the first substrate 100, respectively.
  • the pad portions 120 and 121 are arranged at the center of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 in the H direction (between the two pixel sharing units 539 arranged in the H direction).
  • the plurality of pixel sharing units 539 of the second substrate 200 and the pad unit 120 are reversing the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 in the H direction, the plurality of pixel sharing units 539 of the second substrate 200 and the pad unit 120, respectively.
  • the distance from 121 can be reduced. That is, it becomes easier to miniaturize the image pickup device 1.
  • the position of the outline of the pixel sharing unit 539 of the second substrate 200 does not have to be aligned with the position of any of the outlines of the pixel sharing unit 539 of the first substrate 100.
  • the pixel sharing unit 539 on one side has the outer shape of one side in the V direction (for example, the upper side of the paper surface in FIG. 9).
  • the line is arranged outside one outline in the V direction of the pixel sharing unit 539 (for example, the upper side of the paper surface of FIG. 7B) of the corresponding first substrate 100.
  • the other pixel sharing unit 539 (for example, the right side of the paper surface in FIG. 9) has the other pixel sharing unit 539 in the V direction (for example, the lower side of the paper surface in FIG. 9).
  • the outline is arranged outside the other outline in the V direction of the pixel sharing unit 539 (for example, the lower side of the paper surface of FIG. 7B) of the corresponding first substrate 100.
  • the positions of the outlines of the plurality of pixel sharing units 539 of the second substrate 200 do not have to be aligned with each other.
  • the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are arranged so that the positions of the outer lines in the V direction are deviated. This makes it possible to shorten the distance between the amplification transistor AMP and the pad portion 120. Therefore, the image pickup device 1 can be easily miniaturized.
  • the repetitive arrangement of the pixel sharing unit 539 in the pixel array unit 540 will be described with reference to FIGS. 7B and 9.
  • the pixel sharing unit 539 of the first substrate 100 has the size of two pixels 541 in the H direction and the size of two pixels 541 in the V direction (FIG. 7B).
  • the pixel sharing unit 539 having a size corresponding to these four pixels 541 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and , 2 pixel pitches (pitches corresponding to two pixels 541) in the V direction, are arranged adjacently and repeatedly.
  • the pixel array unit 540 of the first substrate 100 may be provided with a pair of pixel sharing units 539 in which two pixel sharing units 539 are arranged adjacent to each other in the V direction.
  • the pair of pixel sharing units 539 have a 2-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a 4-pixel pitch in the V direction (a pitch corresponding to two pixels 541). Pitches corresponding to four pixels 541), which are adjacent and repeatedly arranged.
  • the pixel sharing unit 539 of the second substrate 200 has the size of one pixel 541 in the H direction and the size of four pixels 541 in the V direction (FIG. 9).
  • the pixel array unit 540 of the second substrate 200 is provided with a pair of pixel sharing units 539 including two pixel sharing units 539 having a size corresponding to the four pixels 541.
  • the pixel sharing unit 539 is arranged adjacent to the H direction and offset in the V direction.
  • the pair of pixel sharing units 539 have a pitch of 2 pixels in the H direction (a pitch corresponding to two pixels 541) and a pitch of 4 pixels in the V direction (a pitch corresponding to two pixels 541). (Pitch corresponding to four pixels 541), and are repeatedly arranged adjacent to each other without a gap.
  • the pixel sharing units 539 can be arranged without any gaps. Therefore, the image pickup device 1 can be easily miniaturized.
  • the amplification transistor AMP preferably has a three-dimensional structure such as a Fin type (FIG. 6). As a result, the size of the effective gate width becomes large, and noise can be suppressed.
  • the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG have, for example, a planar structure.
  • the amplification transistor AMP may have a planar structure.
  • the selection transistor SEL, the reset transistor RST, or the FD conversion gain switching transistor FDG may have a three-dimensional structure.
  • the wiring layer 200T includes, for example, a passivation film 221 and an interlayer insulating film 222 and a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the passivation film 221 is in contact with the surface of the semiconductor layer 200S, for example, and covers the entire surface of the semiconductor layer 200S.
  • the passivation film 221 covers the gate electrodes of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • the interlayer insulating film 222 is provided between the passivation film 221 and the third substrate 300.
  • a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, fourth wiring layer W4) are separated by the interlayer insulating film 222.
  • the interlayer insulating film 222 is made of, for example, silicon oxide.
  • the wiring layer 200T is provided with the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, the fourth wiring layer W4, and the contact portions 201 and 202 in this order from the semiconductor layer 200S side.
  • the interlayer insulating film 222 is provided with a plurality of connecting portions for connecting the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, or the fourth wiring layer W4, and their lower layers.
  • the connecting portion is a portion in which a conductive material is embedded in a connection hole provided in the interlayer insulating film 222.
  • the interlayer insulating film 222 is provided with a connecting portion 218V for connecting the first wiring layer W1 and the VSS contact region 218 of the semiconductor layer 200S.
  • the hole diameter of the connecting portion connecting the elements of the second substrate 200 is different from the hole diameters of the through electrodes 120E and 121E and the through electrodes TGV.
  • the hole diameters of the connection holes for connecting the elements of the second substrate 200 are preferably smaller than the hole diameters of the through electrodes 120E and 121E and the through electrodes TGV. The reason for this will be described below.
  • the depth of the connecting portion (connecting portion 218V, etc.) provided in the wiring layer 200T is smaller than the depth of the through electrodes 120E and 121E and the through electrodes TGV. Therefore, as compared with the through electrodes 120E and 121E and the through electrodes TGV, the connecting portion can easily fill the connecting hole with the conductive material. By making the hole diameter of the connection portion smaller than the hole diameters of the through electrodes 120E and 121E and the through electrodes TGV, the image pickup device 1 can be easily miniaturized.
  • the through electrode 120E, the gate of the amplification transistor AMP, and the source of the FD conversion gain switching transistor FDG are connected by the first wiring layer W1.
  • the first wiring layer W1 connects, for example, the through electrode 121E and the connection portion 218V, whereby the VSS contact region 218 of the semiconductor layer 200S and the VSS contact region 118 of the semiconductor layer 100S are electrically connected.
  • FIG. 10 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2.
  • FIG. 11 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3.
  • FIG. 12 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4.
  • the third wiring layer W3 includes wirings TRG1, TRG2, TRG3, TRG4, SELL, RSTL, and FDGL extending in the H direction (row direction) (FIG. 11). These wirings correspond to a plurality of line drive signal lines 542 described with reference to FIG.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are for sending drive signals to the transfer gates TG1, TG2, TG3, and TG4, respectively.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are connected to the transfer gates TG1, TG2, TG3, and TG4 via the second wiring layer W2, the first wiring layer W1, and the through electrode 120E, respectively.
  • the wiring SEL is for sending a drive signal to the gate of the selection transistor SEL
  • the wiring RSTL is for sending a drive signal to the gate of the reset transistor RST
  • the wiring FDGL is for sending a drive signal to the gate of the FD conversion gain switching transistor FDG.
  • the wiring SEL, RSTL, and FDGL are connected to the gates of the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG, respectively, via the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the fourth wiring layer W4 includes a power supply line VDD, a reference potential line VSS, and a vertical signal line 543 extending in the V direction (column direction) (FIG. 12).
  • the power supply line VDD is connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the reference potential line VSS is connected to the VSS contact region 218 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1 and the connection portion 218V.
  • the reference potential line VSS is connected to the VSS contact region 118 of the first substrate 100 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, the through electrode 121E, and the pad portion 121. ..
  • the vertical signal line 543 is connected to the source (Vout) of the selection transistor SEL via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the contact portions 201 and 202 may be provided at positions overlapping the pixel array portion 540 in a plan view (for example, FIG. 3), or may be provided on the outer peripheral portion 540B of the pixel array portion 540. (For example, FIG. 6).
  • the contact portions 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T side).
  • the contact portions 201 and 202 are made of, for example, metals such as Cu (copper) and Al (aluminum).
  • the contact portions 201 and 202 are exposed on the surface of the wiring layer 200T (the surface on the third substrate 300 side).
  • the contact portions 201 and 202 are used for electrical connection between the second substrate 200 and the third substrate 300 and for bonding the second substrate 200 and the third substrate 300.
  • FIG. 6 shows an example in which a peripheral circuit is provided on the peripheral portion 540B of the second substrate 200.
  • This peripheral circuit may include a part of the row drive unit 520, a part of the column signal processing unit 550, and the like. Further, as shown in FIG. 3, the peripheral circuits may not be arranged in the peripheral portion 540B of the second substrate 200, but the connection holes H1 and H2 may be arranged in the vicinity of the pixel array portion 540.
  • the third substrate 300 has, for example, the wiring layer 300T and the semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is composed of a silicon substrate.
  • a circuit is provided on the surface side portion of the semiconductor layer 300S. Specifically, on the surface side portion of the semiconductor layer 300S, for example, among the input unit 510A, the row drive unit 520, the timing control unit 530, the column signal processing unit 550, the image signal processing unit 560, and the output unit 510B. At least part of it is provided.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact portions 301 and 302. There is.
  • the contact portions 301 and 302 are exposed on the surface of the wiring layer 300T (the surface on the second substrate 200 side), the contact portion 301 is on the contact portion 201 of the second substrate 200, and the contact portion 302 is on the second substrate 200. Each is in contact with the contact portion 202.
  • the contact units 301 and 302 are at least one of the circuits formed in the semiconductor layer 300S (for example, input unit 510A, row drive unit 520, timing control unit 530, column signal processing unit 550, image signal processing unit 560, and output unit 510B. Is electrically connected to.
  • the contact portions 301 and 302 are made of, for example, metals such as Cu (copper) and aluminum (Al).
  • the external terminal TA is connected to the input unit 510A via the connection hole portion H1
  • the external terminal TB is connected to the output unit 510B via the connection hole portion H2.
  • the image pickup device mainly consists of a photodiode and a pixel circuit.
  • the image pickup apparatus has better image data (image information).
  • S / N ratio signal / noise ratio
  • the image pickup apparatus has better image data (image information).
  • the size of the transistor included in the pixel circuit is increased, the noise generated in the pixel circuit is reduced, and as a result, the S / N ratio of the image pickup signal is improved, and the image pickup device has a better image.
  • Data (image information) can be output.
  • the size of the transistor provided in the pixel circuit becomes small. Can be considered. Further, if the size of the transistor provided in the pixel circuit is increased, the area of the photodiode may be reduced.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is superimposed on the photodiode PD.
  • the S / N ratio of the pixel signal can be improved, and the image pickup apparatus 1 can output better image data (image information).
  • the floating diffusion FD of each of the plurality of pixels 541 is connected to one pixel circuit 210.
  • Multiple wires extend.
  • the plurality of wirings extending can be connected to each other to form a connecting wiring to be integrated into one.
  • connection wiring for interconnecting the plurality of wirings extending from the floating diffusion FD of each of the plurality of pixels 541 is formed on the second substrate 200 forming the pixel circuit 210
  • the transistors included in the pixel circuit 210 are included. It is conceivable that the area forming the Similarly, when the connection wiring for interconnecting the plurality of wirings extending from the VSS contact area 118 of each of the plurality of pixels 541 and integrating them into one is formed on the second substrate 200 forming the pixel circuit 210, this As a result, the area for forming the transistor included in the pixel circuit 210 may be reduced.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is superimposed on the photodiode PD.
  • the connection wiring that connects the floating diffusion FDs of the plurality of pixels 541 to each other and integrates them into one, and the VSS contact area 118 provided in each of the plurality of pixels 541 are mutually connected. It is possible to provide a structure in which the first substrate 100 is provided with connection wiring that is connected and integrated into one.
  • connection wiring that connects the floating diffusion FDs of the plurality of pixels 541 to each other and integrates them into one, and the VSS contact area 118 of each of the plurality of pixels 541 are connected to each other to form one.
  • the second manufacturing method described above is used as the manufacturing method for providing the connection wiring to be summarized in the above on the first substrate 100, for example, it is appropriate according to the configuration of each of the first substrate 100 and the second substrate 200. It is possible to manufacture a high-quality, high-performance imaging device by using various processes.
  • the connection wiring of the first substrate 100 and the second substrate 200 can be formed by a simple process.
  • a floating diffusion FD is formed on the surface of the first substrate 100 and the surface of the second substrate 200, which are the bonding interface between the first substrate 100 and the second substrate 200.
  • An electrode connected to the VSS contact region 118 and an electrode connected to the VSS contact region 118 are provided respectively. Further, even if a positional deviation occurs between the electrodes provided on the surfaces of the two substrates when the first substrate 100 and the second substrate 200 are bonded together, the electrodes formed on the surfaces of the two substrates come into contact with each other. , It is preferable to enlarge the electrodes formed on the surfaces of these two substrates. In this case, it may be difficult to arrange the electrodes in the limited area of each pixel provided in the image pickup apparatus 1.
  • the image pickup apparatus 1 of the present embodiment has a pixel circuit 210 in which a plurality of pixels 541 are one.
  • the first manufacturing method described above can be used.
  • the elements formed on the first substrate 100 and the second substrate 200 can be easily aligned with each other, and a high-quality, high-performance image pickup apparatus can be manufactured.
  • the semiconductor layer 100S of the first substrate 100, the wiring layer 100T, the semiconductor layer 200S of the second substrate 200, and the wiring layer 200T are laminated in this order, in other words, the first substrate 100 and the second substrate 200 are face-to-face. It has a structure laminated on the back, and penetrates the semiconductor layer 200S and the wiring layer 100T of the first substrate 100 from the surface side of the semiconductor layer 200S of the second substrate 200, and the surface of the semiconductor layer 100S of the first substrate 100.
  • the through electrodes 120E and 121E are provided.
  • connection wiring that connects the floating diffusion FDs of the plurality of pixels 541 to each other and integrates them into one, and a connection that connects the VSS contact regions 118 of each of the plurality of pixels 541 to each other to combine them into one.
  • the pixel circuit 210 is formed. There is a possibility that the influence of the heat treatment required for forming the provided active element will affect the connection wiring formed on the first substrate 100.
  • the image pickup apparatus 1 of the present embodiment has the floating of each of the plurality of pixels 541.
  • the connection wiring that connects the diffusion FDs to each other and integrates them into one, and the connection wiring that connects the VSS contact regions 118 of each of the plurality of pixels 541 to each other and integrates them into one, are highly heat-resistant conductive. It is desirable to use a material. Specifically, as the conductive material having high heat resistance, a material having a melting point higher than at least a part of the wiring material contained in the wiring layer 200T of the second substrate 200 can be used.
  • the image pickup apparatus 1 of the present embodiment has a structure (1) in which the first substrate 100 and the second substrate 200 are laminated face-to-back (specifically, the semiconductor layer 100S of the first substrate 100). (Structure in which the wiring layer 100T, the semiconductor layer 200S of the second substrate 200, and the wiring layer 200T are laminated in this order), and (2) the semiconductor layer 200S and the first substrate 100 from the surface side of the semiconductor layer 200S of the second substrate 200. Between the structure provided with the through electrodes 120E and 121E that penetrates the wiring layer 100T of the first substrate 100 and reaches the surface of the semiconductor layer 100S of the first substrate 100, and (3) the floating diffusion FD provided in each of the plurality of pixels 541.
  • connection wiring that connects to each other and combines them into one and the connection wiring that connects between the VSS contact areas 118 provided in each of the plurality of pixels 541 and combines them into one, using a highly heat-resistant conductive material.
  • the first substrate 100 can be provided between the floating diffusion FDs provided in each of the plurality of pixels 541 without providing a large electrode at the interface between the first substrate 100 and the second substrate 200. It is possible to provide a connection wiring that is connected to each other and integrated into one, and a connection wiring that is connected to each other between the VSS contact areas 118 provided in each of the plurality of pixels 541 and integrated into one.
  • FIGS. 13 and 14 are the additions of arrows indicating the paths of each signal to FIG.
  • FIG. 13 shows an input signal input to the image pickup apparatus 1 from the outside and a path of a power supply potential and a reference potential indicated by arrows.
  • the signal path of the pixel signal output from the image pickup apparatus 1 to the outside is represented by an arrow.
  • the input signal for example, the pixel clock and the synchronization signal
  • the input signal for example, the pixel clock and the synchronization signal
  • the input signal for example, the pixel clock and the synchronization signal
  • the input unit 510A is transmitted to the row drive unit 520 of the third substrate 300, and the row drive signal is transmitted by the row drive unit 520. Be created.
  • This row drive signal is sent to the second substrate 200 via the contact portions 301,201. Further, the row drive signal reaches each of the pixel sharing units 539 of the pixel array unit 540 via the row drive signal line 542 in the wiring layer 200T. Of the row drive signals that have reached the pixel sharing unit 539 of the second substrate 200, drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven. The drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, 541D are driven (FIG. 13).
  • the power supply potential and the reference potential supplied from the outside of the image pickup apparatus 1 to the input portion 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact portions 301 and 201, and are wired. It is supplied to the pixel circuit 210 of each of the pixel sharing units 539 via the wiring in the layer 200T.
  • the reference potential is further supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signal photoelectrically converted by the pixels 541A, 541B, 541C, and 541D of the first substrate 100 is sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539 via the through electrode 120E.
  • the pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 202 and 302.
  • This pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the pixels 541A, 541B, 541C, 541D (pixel sharing unit 539) and the pixel circuit 210 are provided on different substrates (first substrate 100 and second substrate 200).
  • the area of the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 can be expanded as compared with the case where the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 are formed on the same substrate.
  • the image pickup apparatus 1 can output better pixel data (image information). Further, the image pickup device 1 can be miniaturized (in other words, the pixel size can be reduced and the image pickup device 1 can be miniaturized). The image pickup device 1 can increase the number of pixels per unit area by reducing the pixel size, and can output a high-quality image.
  • the first substrate 100 and the second substrate 200 are electrically connected to each other by through electrodes 120E and 121E provided in the insulating region 212.
  • a method of connecting the first substrate 100 and the second substrate 200 by joining the pad electrodes to each other, or a method of connecting by a through wiring (for example, TSV (Thorough Si Via)) penetrating the semiconductor layer can be considered.
  • TSV Thirough Si Via
  • the resolution can be further increased by further miniaturizing the area per pixel.
  • the formation area of the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 can be expanded. As a result, it is possible to increase the amount of pixel signals obtained by photoelectric conversion and reduce the noise of the transistor provided in the pixel circuit 210. This makes it possible for the image pickup apparatus 1 to output better pixel data (image information) by improving the signal / noise ratio of the pixel signal.
  • the pixel circuit 210, the column signal processing unit 550, and the image signal processing unit 560 are provided on different substrates (second substrate 200 and third substrate 300).
  • the area of the pixel circuit 210 and the area of the column signal processing unit 550 and the image signal processing unit 560 are compared with the case where the pixel circuit 210, the column signal processing unit 550, and the image signal processing unit 560 are formed on the same substrate. And can be expanded. This makes it possible to reduce the noise generated in the column signal processing unit 550 and to mount an advanced image processing circuit in the image signal processing unit 560. Therefore, the signal / noise ratio of the pixel signal is improved, and the image pickup apparatus 1 can output better pixel data (image information).
  • the pixel array unit 540 is provided on the first substrate 100 and the second substrate 200, and the column signal processing unit 550 and the image signal processing unit 560 are provided on the third substrate 300.
  • the contact portions 201, 202, 301, 302 connecting the second substrate 200 and the third substrate 300 are formed above the pixel array portion 540. Therefore, the contact portions 201, 202, 301, and 302 can be freely laid out without being affected by layout interference from various wirings provided in the pixel array. This makes it possible to use the contact portions 201, 202, 301, 302 for the electrical connection between the second substrate 200 and the third substrate 300.
  • the column signal processing unit 550 and the image signal processing unit 560 have a high degree of freedom in layout. This makes it possible to reduce the noise generated in the column signal processing unit 550 and to mount an advanced image processing circuit in the image signal processing unit 560. Therefore, the signal / noise ratio of the pixel signal is improved, and the image pickup apparatus 1 can output better pixel data (image information).
  • the pixel separation unit 117 penetrates the semiconductor layer 100S. As a result, even when the distance between adjacent pixels (pixels 541A, 541B, 541C, 541D) is reduced due to the miniaturization of the area per pixel, color mixing between the pixels 541A, 541B, 541C, 541D can be performed. Can be suppressed. This makes it possible for the image pickup apparatus 1 to output better pixel data (image information) by improving the signal / noise ratio of the pixel signal.
  • a pixel circuit 210 is provided for each pixel sharing unit 539.
  • the transistors (amplification transistor AMP, reset transistor RST, selection transistor SEL, FD conversion gain switching transistor FDG) constituting the pixel circuit 210 are compared with the case where the pixel circuit 210 is provided for each of the pixels 541A, 541B, 541C, and 541D. ) Can be enlarged. For example, it is possible to suppress noise by increasing the formation region of the amplification transistor AMP. This makes it possible for the image pickup apparatus 1 to output better pixel data (image information) by improving the signal / noise ratio of the pixel signal.
  • the pad portion 120 for electrically connecting the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) of four pixels (pixels 541A, 541B, 541C, 541D) is the first substrate 100. It is provided in. As a result, the number of through electrodes (through electrodes 120E) connecting the first substrate 100 and the second substrate 200 can be reduced as compared with the case where such a pad portion 120 is provided on the second substrate 200. Therefore, the insulating region 212 can be made small, and the transistor forming region (semiconductor layer 200S) constituting the pixel circuit 210 can be secured with a sufficient size. As a result, it is possible to reduce the noise of the transistor provided in the pixel circuit 210, improve the signal / noise ratio of the pixel signal, and enable the image pickup apparatus 1 to output better pixel data (image information). Become.
  • FIG. 15 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the above embodiment.
  • FIG. 16 schematically shows the configurations of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and is shown in FIG. 9 described in the above embodiment.
  • FIG. 17 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 10 described in the above embodiment.
  • FIG. 18 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the above embodiment.
  • FIG. 19 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the above embodiment.
  • the internal layout of one (for example, the right side of the paper) of the pixel sharing unit 539 is the other (for example).
  • the internal layout of the pixel sharing unit 539 (on the left side of the paper) is inverted only in the H direction.
  • the deviation in the V direction between the outline of one pixel sharing unit 539 and the outline of the other pixel sharing unit 539 is larger than the deviation (FIG. 9) described in the above embodiment.
  • the amplification transistor AMP of the other pixel sharing unit 539 and the pad portion 120 connected to the amplification transistor AMP (two pixel sharing units 539 arranged in the V direction shown in FIG. 7).
  • the distance between the pad portion 120) on the other side (lower side of the paper surface) can be reduced.
  • the area of the two pixel sharing units 539 arranged in the H direction is not inverted in the V direction.
  • the area can be the same as the area of the pixel sharing unit 539 of the second substrate 200 described in the above embodiment.
  • the plane layout of the pixel sharing unit 539 of the first substrate 100 is the same as the plane layout (FIGS.
  • the image pickup device 1 of the present modification can obtain the same effect as the image pickup device 1 described in the above embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the above-described embodiment and this modification.
  • FIG. 20 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7A described in the above embodiment.
  • FIG. 21 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the above embodiment.
  • FIG. 22 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and is shown in FIG. 9 described in the above embodiment.
  • FIG. 23 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 10 described in the above embodiment.
  • FIG. 20 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7A described in the above embodiment.
  • FIG. 21 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the above embodiment.
  • FIG. 22 schematically shows the configuration of each part of the first wiring layer
  • FIG. 24 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the above embodiment.
  • FIG. 25 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the above embodiment.
  • each pixel circuit 210 has a substantially square planar shape (FIG. 21 and the like).
  • the planar configuration of the imaging device 1 of the present modification is different from the planar configuration of the imaging device 1 described in the above embodiment.
  • the pixel sharing unit 539 of the first substrate 100 is formed over a pixel region of 2 rows ⁇ 2 columns and has a substantially square planar shape (as described in the above embodiment). FIG. 20).
  • the direction in which the horizontal portion TGb of the TG2 and TG4 is directed toward the outside of the pixel sharing unit 539 in the H direction from the position where the horizontal portion TGb is superimposed on the vertical portion TGa (more specifically, the direction toward the outer edge of the pixels 541B and 541D, and the pixel sharing unit. It extends in the outward direction of 539).
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539 (the central portion in the H direction and the V direction of the pixel sharing unit 539), and the pad portion 121 connected to the VSS contact region 118 is provided. , At least in the H direction (in the H and V directions in FIG. 20), provided at the end of the pixel sharing unit 539.
  • the semiconductor layer 200S is easily divided into small pieces, as described in the above embodiment. Therefore, it becomes difficult to form a large transistor of the pixel circuit 210.
  • the horizontal portion TGb of the transfer gates TG1, TG2, TG3, and TG4 is extended in the H direction from the position where the transfer gates TG1, TG2, TG3, and TG4 are superimposed on the vertical portion TGa as in the above modification, the same as described in the above embodiment.
  • the width of the semiconductor layer 200S can be increased.
  • the positions of the through electrodes TGV1 and TGV3 connected to the transfer gates TG1 and TG3 in the H direction were arranged close to the positions of the through electrodes 120E in the H direction and connected to the transfer gates TG2 and TG4.
  • the positions of the through electrodes TGV2 and TGV4 in the H direction can be arranged close to the positions of the through electrodes 121E in the H direction (FIG. 22).
  • the width (size in the H direction) of the semiconductor layer 200S extending in the V direction can be increased as described in the above embodiment. Therefore, it is possible to increase the size of the transistor of the pixel circuit 210, particularly the size of the amplification transistor AMP. As a result, the signal / noise ratio of the pixel signal is improved, and the image pickup apparatus 1 can output better pixel data (image information).
  • the pixel sharing unit 539 of the second substrate 200 has substantially the same size in the H direction and the V direction of the pixel sharing unit 539 of the first substrate 100, for example, and corresponds to, for example, a pixel area of approximately 2 rows ⁇ 2 columns. It is provided over the area.
  • the selection transistor SEL and the amplification transistor AMP are arranged side by side in the V direction on one semiconductor layer 200S extending in the V direction, and the FD conversion gain switching transistor FDG and the reset transistor RST are arranged in the V direction. It is arranged side by side in the V direction on one extending semiconductor layer 200S.
  • the semiconductor layer 200S of 1 provided with the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S of 1 provided with the FD conversion gain switching transistor FDG and the reset transistor RST are connected to each other in the H direction via the insulation region 212. They are lined up.
  • the insulating region 212 extends in the V direction (FIG. 21).
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 will be described with reference to FIGS. 21 and 22.
  • the pixel sharing unit 539 of the first substrate 100 shown in FIG. 20 includes an amplification transistor AMP and a selection transistor SEL provided on one side of the pad unit 120 in the H direction (left side of the paper in FIG. 22), and the pad unit 120. It is connected to the FD conversion gain switching transistor FDG and the reset transistor RST provided on the other side in the H direction (on the right side of the paper in FIG. 22).
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 including the amplification transistor AMP, the selection transistor SEL, the FD conversion gain switching transistor FDG, and the reset transistor RST is determined by the following four outer edges.
  • the first outer edge is the outer edge of one end (upper end of the paper in FIG. 22) of the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP in the V direction.
  • the first outer edge is an amplification transistor AMP included in the pixel sharing unit 539 and a selection transistor SEL included in the pixel sharing unit 539 adjacent to one of the pixel sharing units 539 in the V direction (upper side of the paper in FIG. 22). It is provided between and. More specifically, the first outer edge is provided at the center of the element separation region 213 between the amplification transistor AMP and the selection transistor SEL in the V direction.
  • the second outer edge is the outer edge of the other end (lower end of the paper surface in FIG.
  • the second outer edge is a selection transistor SEL included in the pixel sharing unit 539 and an amplification transistor included in the pixel sharing unit 539 adjacent to the other side of the pixel sharing unit 539 in the V direction (lower side of the paper in FIG. 22). It is provided between the AMP and the AMP. More specifically, the second outer edge is provided at the center of the element separation region 213 between the selection transistor SEL and the amplification transistor AMP in the V direction.
  • the third outer edge is the outer edge of the other end (lower end on the paper surface of FIG.
  • the third outer edge is included in the FD conversion gain switching transistor FDG included in the pixel sharing unit 539 and the pixel sharing unit 539 adjacent to the other side of the pixel sharing unit 539 in the V direction (lower side of the paper in FIG. 22). It is provided between the reset transistor RST and the reset transistor RST. More specifically, the third outer edge is provided at the center of the element separation region 213 between the FD conversion gain switching transistor FDG and the reset transistor RST in the V direction.
  • the fourth outer edge is the outer edge of one end (upper end on the paper surface of FIG.
  • the fourth outer edge is the reset transistor RST included in the pixel sharing unit 539 and the FD conversion gain included in the pixel sharing unit 539 adjacent to one of the pixel sharing units 539 in the V direction (upper side of the paper in FIG. 22). It is provided between the switching transistor FDG (not shown). More specifically, the fourth outer edge is provided at the center of the element separation region 213 (not shown) in the V direction between the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the third and fourth outer edges are relative to the first and second outer edges. It is arranged so as to be offset to one side in the V direction (in other words, it is offset to one side in the V direction).
  • both the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG can be arranged as close as possible to the pad portion 120. Therefore, the area of the wiring connecting these is reduced, and the image pickup device 1 can be easily miniaturized.
  • the VSS contact region 218 is provided between the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the plurality of pixel circuits 210 have the same arrangement as each other.
  • the image pickup device 1 having such a second substrate 200 also has the same effect as described in the above embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the above-described embodiment and this modification.
  • Modification 3 26 to 31 show a modification of the planar configuration of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 26 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7B described in the above embodiment.
  • FIG. 27 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the above embodiment.
  • FIG. 28 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and is shown in FIG. 9 described in the above embodiment.
  • FIG. 29 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 10 described in the above embodiment.
  • FIG. 26 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7B described in the above embodiment.
  • FIG. 27 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and correspond
  • FIG. 30 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the above embodiment.
  • FIG. 31 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the above embodiment.
  • the semiconductor layer 200S of the second substrate 200 extends in the H direction (FIG. 28). That is, it substantially corresponds to the configuration in which the planar configuration of the image pickup apparatus 1 shown in FIG. 21 and the like is rotated by 90 degrees.
  • the pixel sharing unit 539 of the first substrate 100 is formed over a pixel region of 2 rows ⁇ 2 columns and has a substantially square planar shape (as described in the above embodiment). FIG. 26).
  • the transfer gates TG1 and TG2 of the pixel 541A and the pixel 541B of one pixel row extend toward the center of the pixel sharing unit 539 in the V direction, and the other pixel row
  • the transfer gates TG3 and TG4 of the pixel 541C and the pixel 541D extend in the V direction toward the outside of the pixel sharing unit 539.
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539, and the pad portion 121 connected to the VSS contact region 118 is at least in the V direction (in the V direction and the H direction in FIG. 26). ) It is provided at the end of the pixel sharing unit 539.
  • the positions of the through electrodes TGV1 and TGV2 of the transfer gates TG1 and TG2 in the V direction approach the positions of the through electrodes 120E in the V direction, and the positions of the through electrodes TGV3 and TGV4 of the transfer gates TG3 and TG4 in the V direction are the through electrodes. It approaches the position of 121E in the V direction (FIG. 28). Therefore, for the same reason as described in the above embodiment, the width (size in the V direction) of the semiconductor layer 200S extending in the H direction can be increased. Therefore, it is possible to increase the size of the amplification transistor AMP and suppress noise.
  • each pixel circuit 210 the selection transistor SEL and the amplification transistor AMP are arranged side by side in the H direction, and the reset transistor RST is arranged at a position adjacent to each other in the V direction with the selection transistor SEL and the insulation region 212 in between. FIG. 27).
  • the FD conversion gain switching transistor FDG is arranged side by side with the reset transistor RST in the H direction.
  • the VSS contact region 218 is provided in an island shape in the insulating region 212.
  • the third wiring layer W3 extends in the H direction (FIG. 30)
  • the fourth wiring layer W4 extends in the V direction (FIG. 31).
  • the image pickup device 1 having such a second substrate 200 also has the same effect as described in the above embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the above-described embodiment and this modification.
  • the semiconductor layer 200S described in the above embodiment and the first modification may extend in the H direction.
  • FIG. 32 schematically shows a modified example of the cross-sectional configuration of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 32 corresponds to FIG. 3 described in the above embodiment.
  • the image pickup apparatus 1 has contact portions 203, 204, 303, 304 at positions facing the central portion of the pixel array portion 540, in addition to the contact portions 201, 202, 301, 302.
  • the image pickup device 1 of the present modification is different from the image pickup device 1 described in the above embodiment.
  • the contact portions 203 and 204 are provided on the second substrate 200, and the joint surface with the third substrate 300 is exposed.
  • the contact portions 303 and 304 are provided on the third substrate 300 and are exposed on the joint surface with the second substrate 200.
  • the contact portion 203 is in contact with the contact portion 303, and the contact portion 204 is in contact with the contact portion 304. That is, in this image pickup apparatus 1, the second substrate 200 and the third substrate 300 are connected by contact portions 203, 204, 303, 304 in addition to the contact portions 201, 202, 301, 302.
  • FIG. 33 an input signal input to the image pickup apparatus 1 from the outside and a path of a power supply potential and a reference potential are represented by arrows.
  • FIG. 34 the signal path of the pixel signal output from the image pickup apparatus 1 to the outside is represented by an arrow.
  • the input signal input to the image pickup apparatus 1 via the input unit 510A is transmitted to the row drive unit 520 of the third substrate 300, and the row drive signal is generated by the row drive unit 520.
  • This row drive signal is sent to the second substrate 200 via the contact portions 303 and 203.
  • the row drive signal reaches each of the pixel sharing units 539 of the pixel array unit 540 via the row drive signal line 542 in the wiring layer 200T.
  • drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven.
  • the drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, 541D are driven.
  • the power supply potential and the reference potential supplied from the outside of the image pickup apparatus 1 to the input portion 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact portions 303 and 203 for wiring. It is supplied to the pixel circuit 210 of each of the pixel sharing units 539 via the wiring in the layer 200T.
  • the reference potential is further supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signals photoelectrically converted by the pixels 541A, 541B, 541C, and 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539.
  • the pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 204 and 304.
  • This pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • An imaging device 1 having such contact portions 203, 204, 303, 304 also has the same effect as described in the above embodiment.
  • the position and number of contact portions can be changed according to the design of the circuit or the like of the third substrate 300, which is the connection destination of the wiring via the contact portions 303, 304.
  • FIG. 35 shows a modified example of the cross-sectional configuration of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 35 corresponds to FIG. 6 described in the above embodiment.
  • the transfer transistor TR having a planar structure is provided on the first substrate 100.
  • the image pickup device 1 of the present modification is different from the image pickup device 1 described in the above embodiment.
  • the transfer gate TG is configured only by the horizontal portion TGb. In other words, the transfer gate TG does not have a vertical portion TGa and is provided so as to face the semiconductor layer 100S.
  • the image pickup device 1 having the transfer transistor TR having such a planar structure can also obtain the same effect as described in the above embodiment. Further, by providing the planar type transfer gate TG on the first substrate 100, the photodiode PD is formed closer to the surface of the semiconductor layer 100S as compared with the case where the vertical transfer gate TG is provided on the first substrate 100. As a result, it is possible to increase the saturation signal amount (Qs). Further, the method of forming the planar type transfer gate TG on the first substrate 100 has a smaller number of manufacturing steps than the method of forming the vertical transfer gate TG on the first substrate 100, and the photo is caused by the manufacturing process. It can be considered that the adverse effect on the diode PD is unlikely to occur.
  • FIG. 36 shows a modified example of the pixel circuit of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 36 corresponds to FIG. 4 described in the above embodiment.
  • a pixel circuit 210 is provided for each pixel (pixel 541A). That is, the pixel circuit 210 is not shared by a plurality of pixels.
  • the image pickup device 1 of the present modification is different from the image pickup device 1 described in the above embodiment.
  • the image pickup device 1 of this modification is the same as the image pickup device 1 described in the above embodiment in that the pixels 541A and the pixel circuit 210 are provided on different substrates (first substrate 100 and second substrate 200). .. Therefore, the image pickup apparatus 1 according to the present modification can also obtain the same effect as described in the above embodiment.
  • FIG. 37 shows a modified example of the planar configuration of the pixel separation unit 117 described in the above embodiment.
  • a gap may be provided in the pixel separation portion 117 surrounding each of the pixels 541A, 541B, 541C, and 541D. That is, the entire circumference of the pixels 541A, 541B, 541C, and 541D may not be surrounded by the pixel separation unit 117.
  • the gap of the pixel separation portion 117 is provided in the vicinity of the pad portions 120 and 121 (see FIG. 7B).
  • the pixel separation unit 117 may have a configuration other than the FTI structure.
  • the pixel separation unit 117 may not be provided so as to completely penetrate the semiconductor layer 100S, and may have a so-called DTI (Deep Trench Isolation) structure.
  • the conversion efficiency Qs is switched according to the situation by switching the entire FD capacitance C by using the gate capacitance of the FD conversion gain switching transistor FDG, and a good image is obtained.
  • the case of obtaining data was illustrated.
  • the capacitance that can be used for switching the FD capacitance C is not limited to the gate capacitance of the FD conversion gain switching transistor FDG.
  • the FD conversion gain switching transistor FDG is also referred to as a switching transistor.
  • the capacity used for switching the FD capacity C that is, the capacity for connecting / disconnecting to the floating diffusion FD is referred to as a subFD capacity.
  • a subFD capacity the capacity used for switching the FD capacity C
  • a plurality of pixels for example, pixels 541A to 541D
  • do not have a pixel sharing structure sharing one pixel circuit 210 that is, one pixel.
  • the case where the pixel circuit 210 is provided is illustrated, but the present invention is not limited to this, and each example described below can be similarly applied to the case where the pixel circuit 210 is provided.
  • a configuration including the pixel 541 and the pixel circuit 210 is referred to as a unit pixel.
  • the plurality of unit pixels constituting the pixel sharing unit 539 include the common pixel circuit 210.
  • FIG. 38 is a circuit diagram showing a schematic configuration example of a unit pixel according to the first example.
  • FIG. 39 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the first substrate according to the first example
  • FIG. 40 is a schematic view showing a plane layout example of the main surface of the semiconductor layer in the second substrate according to the first example.
  • It is a schematic diagram which shows the planar layout example
  • FIG. 41 is a schematic diagram which shows the planar layout example of the wiring provided in the wiring layer in the 2nd substrate which concerns on 1st Example.
  • each wiring shown in FIG. 41 does not need to be provided in the same wiring layer among the plurality of wirings (first wiring layer W1 to fourth wiring layer W4), and is dispersed in different wiring layers. It may be provided.
  • the unit pixel 545 according to the first example has, for example, a drain and a reset of the FD conversion gain switching transistor FDG in addition to the same configuration as that described with reference to FIG. 4 in the first embodiment.
  • the subFD capacitance SFD is connected to the source of the transistor RST.
  • the subFD capacitance SFD is composed of, for example, the wiring capacitance of the wiring provided in the wiring layer 200T of the second substrate 200 (this is referred to as the subFD wiring).
  • the pixel 541 of the unit pixels 545 is arranged on the first substrate 100, and the pixel circuit 210 of the unit pixels 545 is arranged on the second substrate 200. Then, the wiring layer 200T of the second substrate 200 is provided with the subFD wiring for forming the subFD capacitance SFD.
  • the semiconductor layer 100S of the first substrate 100 is formed in a pixel region in which individual unit pixels 545 are provided by a grid-like pixel separation unit 117. It is partitioned.
  • the pixel area may be an area in which circuit elements and the like constituting each unit pixel 545 are arranged on each substrate.
  • DTI formed by embedding an insulating material and / or a light-shielding material in a trench formed from the back surface or the front surface side of the semiconductor layer 100S to the middle of the semiconductor layer in the pixel separating portion 117 for partitioning each pixel region.
  • Various structures such as (Deep Trench Isolation) type and so-called FTI (Full Trench Isolation) type formed by embedding an insulating material and / or a light-shielding material in a trench formed so as to penetrate the semiconductor layer 100S. Can be applied.
  • a well contact WC that penetrates the wiring layer 100T and the semiconductor layer 200S of the second substrate 200 and connects to the subFD wiring 314 (see FIG. 41) of the wiring layer 200T is connected to the p-well layer 115 of each pixel region.
  • the floating diffusion FD formed in a part of the p-well layer 115 penetrates the wiring layer 100T and the semiconductor layer 200S of the second substrate 200 and is connected to the wiring 316 (see FIG. 41) of the wiring layer 200T.
  • the contact FDC is connected.
  • a gate electrode TRM of the transfer transistor TR is provided on a part of the p-well layer 115 via an insulating film.
  • a transfer gate contact TRC that penetrates the wiring layer 100T and the second substrate 200 and connects to the row drive signal line 542 of the third substrate 300 is connected to the gate electrode TRM.
  • each pixel region in the semiconductor layer 200S of the second substrate 200 is provided with an element separation region 220 in the center, and elements are formed on both sides thereof. It has a structure in which the region 230 is provided.
  • the element separation region 220 may be, for example, a region formed of an insulating film such as silicon oxide or silicon nitride.
  • each pixel region in the second substrate 200 may correspond to each pixel region in the first substrate 100 electrically connected to the pixel region in the substrate stacking direction, or may correspond to each pixel region in the first substrate 100. On the other hand, it may be displaced in the direction parallel to the main surface (pupil correction).
  • a well contact WC, an FD contact FDC, and a transfer gate contact TRC penetrating from the first substrate 100 are arranged in the element separation region 220.
  • a reset transistor RST and an FD conversion gain switching transistor FDG are arranged in the element forming region 230 on one side (for example, the right side in the drawing) sandwiching the element separation region 220. Specifically, the gate electrode RSSM of the reset transistor RST, the gate electrode FDGM of the FD conversion gain switching transistor FDG, and the diffusion regions 231 to 233 that function as the source and drain of these transistors are provided.
  • a reset gate contact RSTC that penetrates the wiring layer 200T and connects to the row drive signal line 542 of the third substrate 300 is connected to the gate electrode RSSM of the reset transistor RST.
  • an FD transfer gate contact FDGC that penetrates the wiring layer 200T and connects to the row drive signal line 542 of the third substrate 300 is connected to the gate electrode FDGM of the FD conversion gain switching transistor FDG.
  • a reset drain contact RSTDC that penetrates the wiring layer 200T and connects to the power supply line VDD of the third substrate 300 is connected to the diffusion region 231 that functions as the drain of the reset transistor RST.
  • a subFD contact FDGDC connected to the subFD wiring 314 (see FIG. 41) provided in the wiring layer 200T is connected to the diffusion region 232 that functions as the source of the reset transistor RST and the drain of the FD conversion gain switching transistor FDG.
  • the FD transfer source contact FDGSC connected to the wiring 316 (see FIG. 41) provided in the wiring layer 200T is connected to the diffusion region 233 that functions as the source of the FD conversion gain switching transistor FDG.
  • the monk's clothing transistor AMP and the selection transistor SEL are arranged in the element forming region 230 on the other side (for example, the left side in the drawing) sandwiching the element separation region 220.
  • the gate electrode AMPM of the amplification transistor AMP, the gate electrode SELM of the selection transistor SEL, and the diffusion regions 234 to 236 that function as the source and drain of these transistors are provided.
  • An amplification gate contact AMPM connected to the wiring 316 (see FIG. 41) provided in the wiring layer 200T is connected to the gate electrode AMPM of the amplification transistor AMP. Further, a selection gate contact SELC that penetrates the wiring layer 200T and connects to the row drive signal line 542 of the third substrate 300 is connected to the gate electrode SELM of the transfer transistor SEL.
  • An amplification source contact AMPSC that penetrates the wiring layer 200T and connects to the power supply line VDD of the third substrate 300 is connected to the diffusion region 234 that functions as the source of the amplification transistor AMP.
  • a vertical signal line contact VSLC that penetrates the wiring layer 200T and connects to the vertical signal line 543 of the third substrate 300 is connected to the diffusion region 236 that functions as the drain of the selection transistor SEL.
  • the diffusion region 235 between the gate electrode AMPM of the amplification transistor AMP and the gate electrode SELM of the selection transistor SEL is also used as the drain of the amplification transistor AMP and the source of the selection transistor SEL.
  • the wiring layer 200T of the second substrate 200 includes a plurality of pads 311 to 313, 315 that mediate the connection to the third substrate 300. 317 to 319, wiring 316, and subFD wiring 314 are provided.
  • the pad 311 mediates the connection of the transfer gate contact TRC to the third substrate 300.
  • the pad 312 mediates the connection of the reset drain contact RSTDC transfer gate contact TRC to the third substrate 300.
  • the pad 313 mediates the connection of the reset gate contact RSTC to the third substrate 300.
  • the pad 315 mediates the connection of the FD transfer gate contact FDGC to the third substrate 300.
  • the pad 317 mediates the connection of the amplification source contact AMPSC to the third substrate 300.
  • the pad 318 mediates the connection of the selective gate contact SELC to the third substrate 300.
  • the pad 319 mediates the connection of the vertical signal line contact VSLC to the third substrate 300.
  • the wiring 316 forms a connection from the FD transfer source contact FDGSC to the amplification gate contact AMPC.
  • An FD contact FDC is connected in the middle of the wiring 316, whereby a floating diffusion FD is connected to the gate electrode AMPM of the amplification transistor AMP.
  • the subFD wiring 314 connects the subFD contact FDGDC and the well contact WC, and forms a subFD capacity SFD as a wiring capacity between surrounding wiring and pads, for example, wiring 316 and pad 312.
  • a metal material such as tungsten (W) can be used for the subFD wiring 314.
  • W tungsten
  • the present invention is not limited to this, and various conductive materials may be used.
  • the subFD conversion gain switching transistor FDG when the FD conversion gain switching transistor FDG is turned on and the subFD wiring 314 and the wiring 316 are connected via the FD transistor FDG, the subFD capacitance SFD is connected to the gate of the amplification transistor AMP.
  • the total FD capacity C is switched to the sum of the capacity of the floating diffusion FD and the capacity of the subFD capacity SFD.
  • the subFD capacitance SFD for switching the conversion efficiency Qs uses the wiring capacitance of the subFD wiring 314 arranged in the wiring layer 200T of the second substrate 200. It is configured.
  • the photodiode PD and floating diffusion FD on the first substrate 100, and various transistors (hereinafter referred to as pixel transistors) constituting the pixel circuit 210 on the second substrate 200 can be occupied in an occupied area. It is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of the FD conversion gain switching transistor FDG while suppressing the influence.
  • the present invention is not limited to this, and the above configuration can be applied to the case where the pixel sharing structure is provided. ..
  • FIG. 42 is a schematic view showing a planar layout example of the main surface of the semiconductor layer on the first substrate according to the second example
  • FIG. 43 is a planar layout of the main surface of the semiconductor layer on the second substrate according to the second example. It is a schematic view which shows an example
  • FIG. 44 is a cross-sectional view which shows the structural example of the AA plane in FIGS. 42 and 43.
  • the pixel circuit according to the second example may be the same as the pixel circuit 210 described with reference to FIG. 38 in the first example, and therefore detailed description thereof will be omitted here.
  • the FD conversion gain switching transistor FDG is arranged on the semiconductor layer 100S of the first substrate 100.
  • the diffusion regions 132 and 133 are sources / drains of the FD conversion gain switching transistor FDG.
  • the MOS capacitor as the subFD capacitance SFD is arranged on the semiconductor layer 200S of the second substrate 200.
  • This MOS capacitor is composed of, for example, a diffusion region 241 formed in the semiconductor layer 200S and a gate electrode MOSM provided on the element forming surface of the semiconductor layer 200S so as to face the diffusion region 241 via a gate insulating film. It is composed.
  • the subFD contact FDGDC connected to the diffusion region 132 which is the drain of the FD conversion gain switching transistor FDG, passes through the wiring 321 formed in the wiring layer 200T of the second substrate 200, the gate electrode MOSM of the MOS transistor, and the reset. It is connected to the reset source contact RSTSC connected to the diffusion region 232 which is the source of the transistor RST.
  • the subFD capacitance SFD for switching the FD capacitance C can be configured by using a capacitive element such as a MOS capacitor, for example.
  • the case where the pixel sharing structure is not provided is illustrated as in the first example, but the present invention is not limited to this, and the above configuration can be applied to the case where the pixel sharing structure is provided. Is.
  • FIG. 45 is a schematic view showing a planar layout example of the main surface of the semiconductor layer on the first substrate according to the third example
  • FIG. 46 is a planar layout of the main surface of the semiconductor layer on the second substrate according to the third example.
  • It is a schematic diagram which shows an example
  • FIG. 47 is a schematic diagram which shows the plan layout example of the wiring layer in the 2nd substrate which concerns on 3rd example. It should be noted that each wiring shown in FIG. 47 does not need to be provided in the same wiring layer among the plurality of wirings (first wiring layer W1 to fourth wiring layer W4), and is dispersed in different wiring layers. It may be provided.
  • FIG. 48 is a cross-sectional view showing a structural example of the AA plane in FIGS. 45 and 46
  • FIG. 49 is a cross-sectional view showing a structural example of the BB plane in FIGS. 45 and 46.
  • the pixel circuit according to the third example may be the same as the pixel circuit 210 described with reference to FIG. 38 in the first example, so detailed description thereof will be omitted here.
  • the photodiode PD, the floating diffusion FD, and the FD conversion gain switching transistor FDG are arranged on the semiconductor layer 100S of the first substrate 100, as in the second example.
  • two parallel plate electrodes 141 and 142 constituting the subFD capacitance SFD are provided in the wiring layer 100T of the first substrate 100.
  • the parallel plate electrode 141 closer to the semiconductor layer 100S is connected to the drain of the FD conversion gain switching transistor FDG via, for example, the subFD contact FDGDC.
  • the parallel plate electrode 142 closer to the semiconductor layer 200S is connected to the p-well layer 115 of the semiconductor layer 100S via, for example, a well contact WC.
  • the two parallel plate electrodes 141 and 142 for example, polysilicon that has been imparted with conductivity by being doped with a predetermined impurity can be used.
  • the present invention is not limited to this, and various conductive materials may be used for the parallel plate electrodes 141 and 142.
  • the parallel plate capacitor of each unit pixel 545 may be arranged on the pixel region of the unit pixel 545 adjacent to each unit pixel 545.
  • the arrangement is not limited to this, and various changes may be made while considering the arrangement of the contacts penetrating the wiring layer 100T and the influence of the capacitive coupling with them.
  • the parallel plate capacitor as the subFD capacitance SFD on the wiring layer 100T of the first substrate 100 having a relatively low wiring density, it is possible to realize a larger capacity subFD capacitance SFD. As a result, it is possible to realize a wider dynamic range and a higher S / N ratio, so that it is possible to generate image data with better image quality depending on the situation.
  • the capacitance coupling between the subFD capacitance SFD and the power supply line VDD is reduced, so that the PSRR (Power Supply Rejection Ratio) characteristics are improved. It is also possible.
  • the present invention is not limited to this, and the above configuration is applied to the case where the pixel sharing structure is provided. It is possible to do.
  • FIG. 50 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the first substrate according to the fourth example. Further, FIG. 51 is a cross-sectional view showing a structural example of the AA plane in FIG. 50.
  • the pixel circuit according to the fourth example may be the same as the pixel circuit 210 described with reference to FIG. 38 in the first example, and therefore detailed description thereof will be omitted here.
  • the plane layout example of the main surface of the semiconductor layer in the second substrate according to the fourth example may be the same as the plane layout example described with reference to FIG. 46 in the third example, and thus is detailed here. The explanation is omitted.
  • the photodiode PD, the floating diffusion FD and the FD conversion gain switching transistor FDG are arranged on the semiconductor layer 100S of the first substrate 100 as in the second example. Will be done. Further, in the fourth example, as in the third example, the parallel plate electrode 141 constituting the subFD capacitance SFD is provided in the wiring layer 100T of the first substrate 100.
  • a diffusion region 143 that functions as the other electrode of the parallel plate capacitor is provided in the region of the semiconductor layer 200S of the second substrate 200 that faces the parallel plate electrode 141.
  • the capacitance coupling between the subFD capacitance SFD and the power supply line VDD is reduced, so that the PSRR (Power Supply Rejection Ratio) characteristics can be improved.
  • the step of forming one parallel plate electrode for example, the parallel plate electrode 142 for forming the parallel plate capacitor as the subFD capacitance SFD can be omitted, so that the manufacturing process can be simplified. It is also possible to reduce the manufacturing cost.
  • the present invention is not limited to this, and the above configuration is applied to the case where the pixel sharing structure is provided. It is possible to do.
  • the structure described in the fourth example that is, the diffusion region 143 formed in the semiconductor layer 200S of the second substrate 200 by one parallel plate electrode (for example, the parallel plate electrode 142) of the parallel plate capacitor is substituted.
  • the present invention is not limited to this, and a structure described in another example such as the structure described in the third example can be used as a base.
  • FIG. 52 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the first substrate according to the fifth example. Further, FIG. 53 is a cross-sectional view showing a structural example of the CC plane in FIG. 52.
  • the pixel circuit according to the fifth example may be the same as the pixel circuit 210 described with reference to FIG. 38 in the first example, so detailed description thereof will be omitted here.
  • the planar layout example of the main surface of the semiconductor layer in the second substrate according to the fifth example is the same as the fourth example, for example, the same as the planar layout example described with reference to FIG. 46 in the third example. For the sake of goodness, detailed description thereof will be omitted here.
  • the photodiode PD, the floating diffusion FD and the FD conversion gain switching transistor FDG are arranged on the semiconductor layer 100S of the first substrate 100 as in the second example. Will be done.
  • the parallel plate electrode 141 constituting the subFD capacitance SFD is provided on the wiring layer 100T of the first substrate 100, and the parallel plate electrode 141 in the semiconductor layer 200S of the second substrate 200 is provided.
  • a diffusion region 143 that functions as the other electrode of the parallel plate capacitor is provided in the region facing the parallel plate capacitor.
  • the parallel plate electrode 151 connected to the well contact WC is provided on the wiring layer 100T of the first substrate 100.
  • a diffusion region 152 that functions as the other electrode of the parallel plate capacitor is provided in a region of the semiconductor layer 200S of the second substrate 200 that faces the parallel plate electrode 151.
  • the parallel plate electrode 151 for example, like the parallel plate electrode 141 and the like, for example, polysilicon to which conductivity is imparted by doping with a predetermined impurity can be used.
  • the present invention is not limited to this, and various conductive materials may be used for the parallel plate electrode 151.
  • the capacitance coupling between the subFD capacitance SFD and the power supply line VDD is reduced, so that the PSRR (Power Supply Rejection Ratio) characteristics are improved. It is also possible to do.
  • the manufacturing process can be simplified and the manufacturing cost can be reduced. It is also possible to plan.
  • the case where the pixel sharing structure is not provided is illustrated as in the first to fourth examples, but the present invention is not limited to this, and the above configuration is applied to the case where the pixel sharing structure is provided. It is possible to do.
  • FIG. 54 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the first substrate according to the modification of the fifth example. Further, FIG. 55 is a cross-sectional view showing a structural example of the CC plane in FIG. 54.
  • the parallel plate capacitor connected to the well contact WC illustrated in the fifth example may be routed to, for example, the boundary portion of the adjacent unit pixel 545. That is, the parallel plate electrode 151 and the diffusion region 152 constituting the parallel plate capacitor may be continuously formed up to the boundary portion of the adjacent unit pixels 545.
  • Example 6 for example, in the second to fifth examples, the case where the FD conversion gain switching transistor FDG is arranged on the second substrate 200 will be described with an example.
  • the structure described in the fourth example that is, the diffusion region 143 formed in the semiconductor layer 200S of the second substrate 200 by one parallel plate electrode (for example, the parallel plate electrode 142) of the parallel plate capacitor is substituted.
  • the present invention is not limited to this, and it is also possible to use the structure described in the above-mentioned or other examples described later as a base.
  • FIG. 56 is a schematic view showing a planar layout example of the main surface of the semiconductor layer on the first substrate according to the sixth example
  • FIG. 57 is a planar layout of the main surface of the semiconductor layer on the second substrate according to the sixth example. It is a schematic diagram which shows an example.
  • FIG. 58 is a cross-sectional view showing a structural example of the CC plane in FIGS. 56 and 57.
  • the pixel circuit according to the sixth example may be the same as the pixel circuit 210 described with reference to FIG. 38 in the first example, so detailed description thereof will be omitted here.
  • the FD conversion gain switching transistor FDG is arranged on the second substrate 200 as in the first example.
  • the parallel plate electrode 141 constituting the subFD capacitance SFD is provided on the wiring layer 100T of the first substrate 100, and the parallel plate electrode 141 in the semiconductor layer 200S of the second substrate 200 is provided.
  • a diffusion region 143 that functions as the other electrode of the parallel plate capacitor is provided in the region facing the parallel plate capacitor.
  • the diffusion region 232 that functions as the drain of the FD conversion gain switching transistor FDG provided on the second substrate 200 is the subFD contact FDGDC, the wiring 322 formed on the wiring layer 200T, and the wiring layer. It is connected to the parallel plate electrode 141 formed on the wiring layer 100T via a via wiring 145 that penetrates from 200T to the wiring layer 100T via the semiconductor layer 200S.
  • the subFD capacitance SFD By arranging the subFD capacitance SFD on the second substrate 200 in this way, it is possible to increase the light receiving area of the photodiode PD on the first substrate 100. As a result, the conversion efficiency Qs can be improved.
  • the case where the pixel sharing structure is not provided is illustrated as in the first to fifth examples, but the present invention is not limited to this, and the above configuration is applied to the case where the pixel sharing structure is provided. It is possible to do.
  • Example 7 In the above-mentioned first to sixth examples, for example, as described with reference to FIG. 38 in the first example, the FD conversion gain switching transistor FDG and the reset transistor RST are the gates of the amplification transistor AMP.
  • the seventh example the case where the FD conversion gain switching transistor FDG and the reset transistor RST are connected in parallel with the gate of the amplification transistor AMP is illustrated.
  • the structure described in the fourth example that is, the diffusion region 143 formed in the semiconductor layer 200S of the second substrate 200 by one parallel plate electrode (for example, the parallel plate electrode 142) of the parallel plate capacitor is substituted.
  • the present invention is not limited to this, and it is also possible to use the structure described in the above-mentioned or other examples described later as a base.
  • FIG. 59 is a circuit diagram showing a schematic configuration example of the pixel circuit according to the seventh example
  • FIG. 60 is a schematic diagram showing a plan layout example of the wiring provided in the wiring layer on the second substrate according to the seventh example.
  • the plane layout of the main surface of the semiconductor layer 100S on the first substrate 100 and the plane layout of the main surface of the semiconductor layer 200S on the second substrate 200 will be described, for example, with reference to FIGS. 50 and 51 in the fourth example. Since it may be the same as the above-mentioned plane layout example, they are quoted in this description. Further, each wiring shown in FIG.
  • FIG. 61 is a cross-sectional view showing a structural example of the AA plane in FIGS. 50 and 51 according to the seventh example.
  • the pixel circuit 210 according to the seventh example has the same configuration as the pixel circuit 210 described with reference to FIG. 38 in the first example, with respect to the gate of the amplification transistor AMP and the reset transistor RST.
  • the FD conversion gain switching transistor FDG is connected in parallel. More specifically, the source of the reset transistor RST and the source of the FD conversion gain switching transistor FDG are connected to the wiring connecting the floating diffusion FD to the gate of the amplification transistor AMP.
  • a subFD capacitance SFD is connected to the drain of the FD conversion gain switching transistor FDG.
  • the source of the reset transistor RST is connected to the floating diffusion FD via the wiring 316 of the wiring layer 200T and the FD contact FDC, and the wiring 316 and the amplification gate contact AMPC are connected. It is connected to the gate of the amplification transistor AMP via.
  • the subFD contact FDGDC connected to the drain of the FD conversion gain switching transistor FDG does not penetrate the wiring layer 100T and is provided in parallel in the wiring layer 100T. It is connected to the plate electrode 141.
  • the reset transistor RST and the FD conversion gain switching transistor FDG are connected in parallel to the gate (and floating diffusion FD) of the amplification transistor AMP, and the subFD capacitance SFD is connected to the drain of the FD conversion gain switching transistor FDG.
  • the subFD capacitance SFD can also be used as a memory for holding the electric charge generated in the photodiode PD by the previous light reception.
  • the case where the pixel sharing structure is not provided is illustrated as in the 1st to 6th examples, but the present invention is not limited to this, and the above configuration is applied to the case where the pixel sharing structure is provided. It is possible to do.
  • Example 8 Here, a case where the pixel sharing structure is applied to the above-mentioned first to seventh examples will be described with some examples as modified examples.
  • the structure described in the fourth example that is, the diffusion region 143 formed in the semiconductor layer 200S of the second substrate 200 by one parallel plate electrode (for example, the parallel plate electrode 142) of the parallel plate capacitor is substituted.
  • the present invention is not limited to this, and it is also possible to use the structure described in the above-mentioned or other examples described later as a base.
  • FIG. 62 is a schematic view showing a planar layout example of the main surface of the semiconductor layer in the first substrate according to the first modified example.
  • the FD conversion gain switching transistor FDG is arranged in the center of the rectangular region formed by the pixels 541A to 541D arranged in 2 rows ⁇ 2 columns for each pixel sharing unit 539.
  • Each pixel 541A to 541D is separated by, for example, a pixel separation unit 117.
  • the floating diffusion FDs of the pixels 541A to 541D arranged in 2 rows ⁇ 2 columns are connected to each other via the wiring formed in the wiring layer 200T of the second substrate 200 (see FIG. 4).
  • the parallel plate electrode 141 forming the subFD capacitance SFD is shared by the four pixels 541A to 541D constituting one pixel sharing unit 539, similarly to the pixel circuit 210.
  • the parallel plate electrode 141 is arranged in a region of the wiring layer 100T of the first substrate 100 where various contacts of the pixels 541A to 541D are not arranged, for example, a boundary portion of adjacent pixel sharing units 539.
  • FIG. 63 is a schematic view showing a planar layout example of the main surface of the semiconductor layer in the first substrate according to the second modified example.
  • Each pixel 541A to 541D is separated by, for example, a pixel separation unit 117.
  • the floating diffusion FDs of the pixels 541A to 541D arranged in 2 rows ⁇ 2 columns are connected to each other via the wiring formed in the wiring layer 200T of the second substrate 200, as in the first modification. (See FIG. 4).
  • the parallel plate electrode 141 forming the subFD capacitance SFD is shared by the four pixels 541A to 541D constituting one pixel sharing unit 539, as in the first modification. Similar to the first modification, the parallel plate electrode 141 is formed in a region in the wiring layer 100T of the first substrate 100 where various contacts of the pixels 541A to 541D are not arranged, for example, a boundary portion of an adjacent pixel sharing unit 539. Is placed in.
  • FIG. 64 is a schematic view showing a planar layout example of the main surface of the semiconductor layer in the first substrate according to the third modified example.
  • the FD is located near the center (or may be the center) of the rectangular region formed by the pixels 541A to 541D arranged in 2 rows ⁇ 2 columns for each pixel sharing unit 539. It has a structure in which a conversion gain switching transistor FDG is arranged.
  • Each pixel 541A to 541D is separated by, for example, a pixel separation unit 117.
  • the floating diffusion FDs of the pixels 541A to 541D arranged in 2 rows ⁇ 2 columns are connected to each other via the wiring formed in the wiring layer 200T of the second substrate 200, as in the first modification. (See FIG. 4).
  • the parallel plate electrode 141 forming the subFD capacitance SFD is shared by the four pixels 541A to 541D constituting one pixel sharing unit 539, as in the first modification, for example.
  • the parallel plate electrode 141 is arranged, for example, in a region deviated from the center of the rectangular region formed by the pixels 541A to 541D (for example, a region close to the boundary of the adjacent pixel sharing unit 539 (may include on the boundary)). Will be done.
  • the drain of the FD conversion gain switching transistor FDG and the parallel plate electrode 141 are connected via the subFD contact FDGDC connected to this drain and the wiring 323 formed in the wiring layer 100T of the first substrate 100.
  • the wiring 323 is routed from, for example, the subFD contact FDGDC so as to bypass the upper part of each pixel 541A to 541D, and is connected to the parallel plate electrode 141.
  • FIG. 65 is a schematic view showing a planar layout example of the main surface of the semiconductor layer in the first substrate according to the fourth modified example.
  • the pixels 541A and 541B are separated by, for example, the pixel separation unit 117.
  • the floating diffusion FDs of the pixels 541A and 541B arranged in 1 row ⁇ 2 columns are connected to each other via the wiring formed in the wiring layer 200T of the second substrate 200, as in the above-described modification.
  • the parallel plate electrode 141 forming the subFD capacitance SFD is shared by the two pixels 541A and 541B constituting one pixel sharing unit 539, similarly to the pixel circuit 210.
  • the parallel plate electrode 141 is arranged in a region of the wiring layer 100T of the first substrate 100 where various contacts of the pixels 541A and 541B are not arranged, for example, at the boundary portion of the adjacent pixel sharing unit 539.
  • FIG. 66 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the first substrate according to the fifth modification.
  • It has a structure in which the FD conversion gain switching transistor FDG is arranged in the region.
  • the pixels 541A and 541B are separated by, for example, the pixel separation unit 117.
  • the floating diffusion FDs of the pixels 541A to 541D arranged in 1 row ⁇ 2 columns are connected to each other via the wiring formed in the wiring layer 200T of the second substrate 200, as in the above-described modification.
  • the parallel plate electrode 141 forming the subFD capacitance SFD is shared by the two pixels 541A and 541B constituting one pixel sharing unit 539, similarly to the pixel circuit 210.
  • the parallel plate electrode 141 is arranged in a region of the wiring layer 100T of the first substrate 100 where various contacts of the pixels 541A and 541B are not arranged, for example, at the boundary portion of the adjacent pixel sharing unit 539.
  • the drain of the FD conversion gain switching transistor FDG and the parallel plate electrode 141 are connected to the subFD contact FDGDC connected to the drain via the wiring 323 formed in the wiring layer 100T of the first substrate 100, as in the third modification. Is connected.
  • the wiring 323 is, for example, routed from the subFD contact FDGDC so as to bypass the upper part of each pixel 541A and 541B, and is connected to the parallel plate electrode 141.
  • capacitive elements for switching the FD capacitance C are appropriately arranged as described in the first to seventh examples. Is possible.
  • Example 9 In the above-mentioned first to eighth examples, the pixel signal is read out row by row from a plurality of unit pixels 545 arranged in a matrix in the pixel array unit 540, which is suitable for the so-called rolling shutter method.
  • the circuit configuration, layout structure, and cross-sectional structure of each unit pixel 545 have been described with reference to examples.
  • an example is provided regarding the circuit configuration, layout structure, and cross-sectional structure of each unit pixel suitable for the so-called global shutter method in which pixel signals are simultaneously read from all unit pixels of the pixel array unit 540. I will explain it by listing it.
  • FIG. 67 is a circuit diagram showing a schematic configuration example of a unit pixel according to the ninth example.
  • the unit pixel 645 according to the ninth example has, for example, a configuration in which the pixel 541 is replaced with the pixel 641 in the same configuration as that described with reference to FIG. 38 in the first example.
  • Pixel 641 has a configuration similar to that of pixel 541, in which the source / drain of the gate transistor TRX is connected between the cathode of the photodiode PD and the transfer transistor TR.
  • a memory MEM as a capacitive element is connected to the wiring connecting the drain of the gate transistor TRX and the source of the transfer transistor TR. Therefore, the electric charge generated by the photoelectric conversion in the photodiode PD is once held in the memory MEM via the gate transistor TRX, and then transferred to the floating diffusion FD via the transfer transistor TR.
  • the cathode of the photodiode PD is also connected to the power line VDD via the overflow gate transistor OFG.
  • the excess charge generated in the photodiode PD during the non-accumulation period is transferred to the overflow diffusion OFD via the overflow gate transistor OFG, and then discharged to the power supply line VDD.
  • FIG. 68 is a schematic view showing an example of a planar layout of the semiconductor layer of the first substrate according to the ninth example
  • FIG. 69 is a schematic diagram showing a planar layout example of the second substrate according to the ninth example
  • FIG. 70 is a schematic view showing a plan layout example of a layer
  • FIG. 70 is a schematic view showing a plan layout example of a wiring layer of a second substrate according to a ninth example
  • FIG. 71 is a cross-sectional view showing a structural example of the DD plane in FIGS. 68 and 69.
  • the pixel region in which each unit pixel 645 is provided is partitioned by the pixel separation unit 117.
  • Pixels 641 of the unit pixels 645 are arranged in each pixel region of the semiconductor layer 100S. Further, the FD conversion gain switching transistor FDG in the pixel circuit 210 is also arranged on the semiconductor layer 100S.
  • the gate electrode OFGM of the overflow gate transistor OFG, the gate electrode TRXM of the gate transistor TRX, and the gate electrode TRM of the transfer transistor TR are arranged so as to be adjacent to the p-well layer 115 on which the photodiode PD is formed.
  • the gate electrode FDGM of the FD conversion gain switching transistor FDG is arranged.
  • the diffusion regions 501 to 505 are regions that function as source / drain of each pixel transistor. Further, in FIG. 68, the diffusion region 504 that functions as the drain of the transfer transistor TR and the source of the FD conversion gain switching transistor FDG also functions as a floating diffusion FD. Therefore, in the configuration shown in FIG. 68, the FD contact FDC connected to the diffusion region 504 is also used as the FD transfer source contact FDGSC.
  • a recess is provided on the drain side of the gate electrode OFGM that constitutes the overflow gate OFG, and this recessed portion constitutes the overflow diffusion OFD. Then, an OFG contact OFGDC that penetrates to the third substrate 300 and connects to the row drive signal line 542 is connected to the diffusion region 501 that functions as a drain of the overflow gate OFG.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are arranged in a row.
  • the diffusion regions 611 to 614 are regions that function as source / drain of each pixel transistor.
  • the diffusion region 612 also serves as a source for the reset transistor RST and a drain for the amplification transistor AMP.
  • the wiring layer 200T is provided with pads 620 to 629 for connecting various contacts from the first substrate 100 to the third substrate 300.
  • a wiring 630 for connecting the FD contact FDC, which also functions as a subFD contact FDGDC, to the amplification gate contact AMPC connected to the gate electrode AMPM of the amplification transistor AMP is also arranged.
  • the diffusion region 531 formed in the semiconductor layer 100S located below the gate electrode TRXM of the gate transistor TRX functions as a memory MEM.
  • the electric charge generated in the photodiode PD is temporarily held in the diffusion region 531 and then transferred to the floating diffusion FD via the transfer transistor TR.
  • pixel transistors For example, while suppressing the influence on the occupied area of the photodiode PD and the floating diffusion FD on the first substrate 100 and the various transistors (hereinafter referred to as pixel transistors) constituting the pixel circuit 210 on the second substrate 200. Since it is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of the FD conversion gain switching transistor FDG, a wide dynamic is possible while suppressing the influence on the light receiving area of the photodiode PD and the characteristics of the pixel transistor. It is possible to realize a range and a high S / N ratio. As a result, it is possible to generate image data with better image quality depending on the situation.
  • the present invention is not limited to this, and the above configuration can be applied to the case where the pixel sharing structure is provided. ..
  • each pixel sharing unit 539 includes two pixel units of 2 rows ⁇ 2 columns, that is, a case where each pixel sharing unit 539 includes a total of eight pixels 541 is illustrated.
  • the pixel circuit 210 has the FD conversion gain switching transistor FDG and the reset transistor RST described with reference to FIG. 59 in the seventh example of the second embodiment with respect to the gate of the amplification transistor AMP. Based on, but not limited to, the case of having a structure connected in parallel with the FD conversion gain switching transistor FDG as described in another example of the first embodiment or the second embodiment. The same can be applied to the pixel circuit 210 having a structure in which the reset transistor RST is connected in series with the gate of the amplification transistor AMP.
  • circuit configuration of the unit pixel according to each of the following examples can be easily corresponded to the configuration described with reference to FIGS. 59 and 4, for example, the detailed description thereof will be omitted.
  • the duplicate description will be omitted by quoting them.
  • FIG. 72 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the first example.
  • FIG. 73 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 72.
  • the diffusion region 801 is the drain of the reset transistor RST
  • the diffusion region 802 is the source of the reset transistor RST and the FD conversion gain switching transistor FDG
  • the diffusion region 803 is the FD conversion gain switching transistor FDG. Drain.
  • the subFD wiring 810 forming the subFD capacitance SFD is provided on the wiring layer 200T of the second substrate 200.
  • the subFD wiring 810 is connected to the diffusion region 803, which is the drain of the FD conversion gain switching transistor FDG provided in the semiconductor layer 200S of the second substrate 200.
  • the subFD wiring 810 may be, for example, a flat plate-shaped member having a spread in the substrate thickness direction and the row direction of the second substrate 200. Further, for the subFD wiring 810, for example, a metal material such as tungsten (W) can be used. However, the present invention is not limited to this, and various conductive materials may be used.
  • W tungsten
  • the FD conversion gain switching transistor FDG while suppressing the influence on the occupied area of the photodiode PD and the floating diffusion FD on the first substrate 100 and the pixel transistor on the second substrate 200. It is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of.
  • FIG. 74 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the second example.
  • FIG. 75 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 74.
  • the diffusion region 803, which is the drain of the FD conversion gain switching transistor FDG, is formed from the via wiring 821 and the wiring 822 formed in the wiring layer 200T, and the wiring layer 200T. It is connected to the gate electrode 820 arranged on the semiconductor layer 100S via the gate insulating film via the via wiring 823 penetrating to the wiring layer 100T of the first substrate.
  • the gate electrode 820 functions as a capacitive element having the semiconductor layer 100S as the other electrode, for example.
  • the drain of the FD conversion gain switching transistor FDG provided in the semiconductor layer 200S of the second substrate 200 is routed to the semiconductor layer 100S of the first substrate 100, and a gate capacitance is provided at the drain thereof. Therefore, it is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of the FD conversion gain switching transistor FDG.
  • the gate electrode 820 is not an essential configuration and may be omitted. Even in that case, the via wiring 823 can function as a capacitive element with the semiconductor layer 100S as the other electrode. Since other configurations, operations, and effects may be the same as those of the first example or the above-described embodiment, detailed description thereof will be omitted here.
  • FIG. 76 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the third example.
  • FIG. 77 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 76.
  • the diffusion region 803 which is the drain of the FD conversion gain switching transistor FDG, is the via wiring 833 and the wiring 834 formed in the wiring layer 200T.
  • it is connected to the subFD wiring 831 arranged on the semiconductor layer 100S via an insulating film via a via wiring 835 penetrating from the wiring layer 200T to the wiring layer 100T of the first substrate.
  • the capacitive element that connects the drain of the FD conversion gain switching transistor FDG provided in the semiconductor layer 200S of the second substrate 200 to the semiconductor layer 100S of the first substrate 100 is defined as the wiring capacitance. It is also possible to do. As a result, as in the second example, it is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of the FD conversion gain switching transistor FDG, so that the light receiving area of the photodiode PD, the characteristics of the pixel transistor, etc. It is possible to realize a wide dynamic range and a high S / N ratio while suppressing the influence. As a result, it is possible to generate image data with better image quality depending on the situation.
  • the ground wire GND is connected to the subFD wiring 832 arranged on the semiconductor layer 100S via the insulating film via the via wiring 836 penetrating from the wiring layer 200T to the wiring layer 100T of the first substrate. It is connected.
  • the subFD capacitance SFD can be further increased by bringing the grounded subFD wiring 832 close to the subFD wiring 831.
  • FIG. 78 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the fourth example.
  • FIG. 79 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 78.
  • the gate electrode 820 forms an N + type semiconductor region forming a diffusion capacitance. It has been replaced by 841 and the P + type semiconductor region 842. That is, in the fourth example, as the capacitive element as the subFD capacitance SFD, the first semiconductor region having the first conductive type (for example, corresponding to the N + type semiconductor region 841) comes into contact with the first semiconductor region, and the first A diffusion capacitance composed of a second semiconductor region (for example, corresponding to a P + type semiconductor region 842) having a second conductive type opposite to the conductive type is used.
  • the N + type semiconductor region 841 and the P + type semiconductor region 842 may be diffusion regions formed in the semiconductor layer 100S, and are located at the drain of the FD conversion gain switching transistor FDG via the via wiring 823, the wiring 822, and the via wiring 821. It is connected to a diffusion region 803.
  • the capacitive element that connects the drain of the FD conversion gain switching transistor FDG provided in the semiconductor layer 200S of the second substrate 200 to the semiconductor layer 100S of the first substrate 100 is referred to as the diffusion capacitance. It is also possible to do.
  • the diffusion capacitance As a result, as in the second and third examples, it is possible to add a subFD capacitance SFD having a capacitance larger than the gate capacitance of the FD conversion gain switching transistor FDG. Therefore, the light receiving area of the photodiode PD and the pixel transistor It is possible to realize a wide dynamic range and a high S / N ratio while suppressing the influence on the characteristics and the like. As a result, it is possible to generate image data with better image quality depending on the situation.
  • Example 5 For example, when there is a restriction on the reading operation that pixels 541 adjacent to each other in the row direction are not read at the same time, the configuration of the subFD capacitance SFD exemplified in the above-mentioned first to fourth examples is the row. It can be supplied between the pixel sharing units 539 adjacent to each other in the direction. Therefore, in the fifth example, a case where the subFD capacitance SFD is shared between the pixel sharing units 539 adjacent to each other in the row direction will be described based on the structure illustrated in the second example.
  • FIG. 80 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the fifth example.
  • FIG. 81 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 80.
  • the FD conversion gain switching transistor is used between the adjacent pixel sharing units 539 in the same configuration as that described with reference to FIGS. 74 and 75 in the second example.
  • the drains of FDG are composed of one continuous diffusion region 853.
  • the diffusion region 853 is connected to the gate electrode 820 (gate capacitance) on the semiconductor layer 100S via the via wiring 821, the wiring 822, and the via wiring 823.
  • the subFD capacity SFD by configuring the subFD capacity SFD to be shared between the adjacent pixel sharing units 539, it is possible to expand the occupied area of one subFD capacity SFD. As a result, it is possible to add a larger capacity subFD capacity SFD, so that the dynamic range and higher S / N ratio can be increased while suppressing the influence on the light receiving area of the photodiode PD and the characteristics of the pixel transistor. It is possible to realize the ratio. As a result, it is possible to generate image data with better image quality depending on the situation.
  • the diffusion region 854 constituting the drain of the amplification transistor AMP is continuous between the adjacent pixel sharing units 539. It is also possible to.
  • Example 6 In the fifth example, another structure for sharing the subFD capacitance SFD between adjacent pixel sharing units 539 will be described with an example. In the sixth example, as in the fifth example, a case where the subFD capacitance SFD is shared between the pixel sharing units 539 adjacent to each other in the row direction will be described based on the structure illustrated in the second example.
  • FIG. 82 is a schematic view showing a plan layout example of the main surface of the semiconductor layer in the second substrate according to the sixth example.
  • FIG. 83 is a cross-sectional view showing a structural example of the image pickup apparatus on the EE surface in FIG. 82.
  • a through hole 864 penetrating the semiconductor layer 200S is provided in a part between the adjacent pixel sharing units 539 sharing the subFD capacitance SFD.
  • the through hole 864 may be arranged between the drains of the FD conversion gain switching transistors FDG adjacent in the row direction, for example. That is, in the sixth example, in the pixel sharing unit 539 sharing the subFD capacitance SFD, the sources of the switching transistors FDG adjacent to each other are separated by the through hole 864.
  • the drain of the FD conversion gain switching transistor FDG in each pixel sharing unit 539 is routed to the semiconductor layer 100S of the first substrate 100 via the via wiring 821 and the wiring 822 and the via wiring 823 passing through the through hole 864. Has been done.
  • the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the pixel circuit 210 are formed on the same semiconductor layer 200S with respect to the second substrate 200.
  • An example is shown, but is not limited to such a configuration.
  • at least one transistor is formed on the semiconductor layer 200S of the second substrate 200, and the remaining transistors are new and different from the semiconductor layer 100S of the first substrate 100 and the semiconductor layer 200S of the second substrate 200. It may be formed on a semiconductor layer of a substrate (hereinafter referred to as a fourth substrate).
  • a fourth substrate hereinafter, for the sake of clarification of the description, the reference numeral of the fourth substrate is 400, and the reference numeral of the semiconductor layer is 400S.
  • the fourth substrate 400 may have, for example, the same layer structure as the second substrate 200. That is, the fourth substrate 400 may have a structure in which a wiring layer (hereinafter, the reference numeral of this wiring layer is referred to as 400T) is laminated on the semiconductor layer 400S.
  • a wiring layer hereinafter, the reference numeral of this wiring layer is referred to as 400T
  • the fourth substrate 400 is joined to, for example, the surface of the second substrate 200 opposite to the first substrate 100.
  • a face-down state a state in which the element forming surface of the semiconductor layer 200S faces the first substrate 100
  • various circuits included in the second substrate 200 and the fourth substrate For electrical connection with various circuits included in the 400, for example, a through wiring penetrating the semiconductor layer 200S of the second substrate 200 may be used.
  • the second substrate 200 when the second substrate 200 is joined to the first substrate 100 in a face-up state (a state in which the surface of the semiconductor layer 200S opposite to the element forming surface faces the first substrate 100), the second substrate 200 For electrical connection between the various circuits included in the fourth substrate 400 and the various circuits included in the fourth substrate 400, for example, a copper pad formed on the upper surface of the wiring layer 200T of the second substrate 200 and wiring of the fourth substrate 400 For example, a so-called Cu—Cu bond for joining a copper pad formed on the upper surface of the layer 400T may be used.
  • the electrical connection between the two is not limited to the above configuration, and may be realized by various configurations.
  • the second substrate is second. It is also possible to have a configuration in which the amplification transistor AMP is formed on the semiconductor layer 200S of the substrate 200 and the reset transistor RST and / or the selection transistor SEL is formed on the semiconductor layer 400S of the fourth substrate 400.
  • the number of substrates (fourth substrate 400 in the above example) added for the purpose of arranging transistors capable of forming the pixel circuit 210 is not limited to one.
  • another substrate may be added to arrange at least one of the transistors capable of forming the pixel circuit 210 on this new substrate.
  • the area occupied by one pixel circuit 210 can be reduced or the pixel circuit 210 can be viewed from the stacking direction of the substrates. It is possible to increase the size of the transistor or photodiode PD that can be configured. As a result, it is possible to obtain effects such as miniaturization of chip size and high resolution. Further, for example, by expanding the occupied area of the amplification transistor AMP, a noise reduction effect can be expected.
  • FIG. 84 shows an example of a schematic configuration of an imaging system 7 including an imaging device 1 according to the above embodiment and a modified example thereof.
  • the imaging system 7 is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the image pickup system 7 includes, for example, an image pickup device 1, a DSP circuit 243, a frame memory 244, a display unit 245, a storage unit 246, an operation unit 247, and a power supply unit 248 according to the above embodiment and its modification.
  • the image pickup device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, the operation unit 247, and the power supply unit 248 according to the above-described embodiment and its modification are via the bus line 249. They are interconnected.
  • the image pickup apparatus 1 outputs image data according to the incident light.
  • the DSP circuit 243 is a signal processing circuit that processes a signal (image data) output from the image pickup apparatus 1 according to the above embodiment and its modification.
  • the frame memory 244 temporarily holds the image data processed by the DSP circuit 243 in frame units.
  • the display unit 245 comprises a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image pickup device 1 according to the above embodiment and its modified example. ..
  • the storage unit 246 records image data of a moving image or a still image captured by the imaging device 1 according to the above embodiment and a modified example thereof on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 247 issues operation commands for various functions of the image pickup system 7 according to the operation by the user.
  • the power supply unit 248 supplies various power sources that serve as operating power sources for the image pickup device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, and the operation unit 247 according to the above embodiment and its modification. Supply to the subject as appropriate.
  • FIG. 85 shows an example of a flowchart of an imaging operation in the imaging system 7.
  • the user instructs the start of imaging by operating the operation unit 247 (step S101).
  • the operation unit 247 transmits an imaging command to the imaging device 1 (step S102).
  • the imaging device 1 Upon receiving an imaging command, the imaging device 1 (specifically, its control unit) executes imaging by a predetermined imaging method (step S103).
  • the image pickup device 1 outputs the image data obtained by the image pickup to the DSP circuit 243.
  • the image data is data for all pixels of the pixel signal generated based on the electric charge temporarily held in the floating diffusion FD.
  • the DSP circuit 243 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image pickup apparatus 1 (step S104).
  • the DSP circuit 243 stores the image data subjected to the predetermined signal processing in the frame memory 244, and the frame memory 244 stores the image data in the storage unit 246 (step S105). In this way, the imaging in the imaging system 7 is performed.
  • the image pickup apparatus 1 according to the above embodiment and its modification is applied to the image pickup system 7.
  • the image pickup device 1 can be miniaturized or high-definition, so that a small-sized or high-definition image pickup system 7 can be provided.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 86 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 87 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 87 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 1 according to the above embodiment and its modified example can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure to the image pickup unit 12031, a high-definition photographed image with less noise can be obtained, so that highly accurate control using the photographed image can be performed in the moving body control system.
  • FIG. 88 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 88 shows a surgeon (doctor) 11131 performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101 to be an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processes on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing an operating part or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for cauterizing, incising, sealing a blood vessel, or the like of a tissue.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by combining RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-divided manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to support each of RGB. It is also possible to capture the image in a time-divided manner. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of the change of the light intensity to acquire an image in time division and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrow band as compared with the irradiation light (that is, white light) in normal observation, the mucosal surface layer.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating with excitation light may be performed.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 89 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG. 88.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the image sensor constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the biological tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the imaging unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the image pickup unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and the focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • AE Auto Exposure
  • AF Automatic Focus
  • AWB Auto White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to remove surgical tools such as forceps, a specific biological part, bleeding, and mist when using the energy treatment tool 11112. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the operation support information and presenting it to the operator 11131, it is possible to reduce the burden on the operator 11131 and to allow the operator 11131 to proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and CCU11201 is an electric signal cable that supports electrical signal communication, an optical fiber that supports optical communication, or a composite cable thereof.
  • the communication was performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be suitably applied to the imaging unit 11402 provided on the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the imaging unit 11402 can be miniaturized or have high definition, so that a compact or high-definition endoscope 11100 can be provided.
  • the present technology can also have the following configurations.
  • a first substrate having a plurality of photoelectric conversion units arranged in a matrix and A second substrate, which is joined to the first surface of the first substrate and includes a pixel circuit that generates a pixel signal based on the electric charge generated by each of the photoelectric conversion units.
  • a peripheral circuit is provided which is joined to a third surface of the second substrate opposite to the second surface to which the first substrate is bonded and executes a predetermined process on the pixel signal generated by the pixel circuit.
  • the pixel circuit A charge storage unit that stores the charge generated by the photoelectric conversion unit and a charge storage unit An amplification transistor that generates the pixel signal with a voltage value corresponding to the amount of electric charge stored in the electric charge storage unit, and A switching transistor that switches the capacity of the charge storage unit, Solid-state image sensor including.
  • the pixel circuit further includes a capacitive element.
  • the solid-state imaging device wherein the capacitive element is a MOS (Metal Oxide Semiconductor) capacitor.
  • MOS Metal Oxide Semiconductor
  • the capacitive element is a parallel plate capacitor.
  • one electrode constituting the parallel plate capacitor is a part of the second substrate.
  • the capacitive element is a gate capacitance.
  • the capacitive element is a diffusion composed of a first semiconductor region having a first conductive type and a second semiconductor region having a second conductive type opposite to the first conductive type in contact with the first semiconductor region.
  • the solid-state image sensor according to (2) above which is a capacitance.
  • the capacitive element is The first capacitive element connected to the drain of the switching transistor and The second capacitive element connected to the semiconductor layer of the first substrate and The solid-state image sensor according to any one of (2) to (8) above.
  • (11) The solid-state image sensor according to any one of (2) to (10), wherein the switching transistor is arranged on the second substrate.
  • the pixel circuit further includes a reset transistor that discharges the charge accumulated in the charge storage unit.
  • the pixel circuit further includes a reset transistor that discharges the charge accumulated in the charge storage unit.
  • the solid-state image sensor according to any one of (2) to (12), wherein the reset transistor and the switching transistor are directly connected to the gate of the amplification transistor.
  • a plurality of the pixel circuits are provided.
  • the plurality of photoelectric conversion units have two or more adjacent photoelectric conversion units as one unit, and each unit shares one pixel circuit.
  • the solid-state imaging device according to any one of (2) to (14), wherein the capacitive element is arranged at a boundary portion of adjacent units.
  • the solid-state imaging device according to (16), wherein the switching transistor included in the switching transistor shares a source with each other.
  • (18) The capacitive element is shared by the first unit and the second unit of the plurality of the units.
  • the second switching transistor included in the circuit is arranged adjacent to the semiconductor layer of the second substrate.
  • An overflow gate transistor that emits the electric charge generated in each of the photoelectric conversion units, and A memory that temporarily stores the electric charge generated in each of the photoelectric conversion units, and A transfer transistor that controls the transfer of the electric charge stored in the memory to the electric charge storage unit, and
  • the solid-state image pickup device according to any one of (2) to (18) above.
  • the first substrate includes a first semiconductor layer and a first wiring layer laminated on the first semiconductor layer.
  • the second substrate includes a second semiconductor layer and a second wiring layer laminated on the second semiconductor layer.
  • the first substrate includes a first semiconductor layer and a first wiring layer laminated on the first semiconductor layer.
  • the second substrate includes a second semiconductor layer and a second wiring layer laminated on the second semiconductor layer.
  • the solid-state image sensor according to any one of (2) to (19), wherein the capacitive element is arranged in the first wiring layer.
  • At least one of the bonding between the first substrate and the second substrate and the bonding between the second substrate and the third substrate is a substrate bonding by bonding copper pads to each other (1) to (21).
  • the solid-state imaging device according to any one of the above items.
  • (23) Solid-state image sensor and A signal processing circuit that processes the signal output from the solid-state image sensor, With The solid-state image sensor A first substrate having a plurality of photoelectric conversion units arranged in a matrix and A second substrate, which is joined to the first surface of the first substrate and includes a pixel circuit for generating a pixel signal based on the electric charge generated by each of the photoelectric conversion units, A peripheral circuit is provided which is joined to a third surface of the second substrate opposite to the second surface to which the first substrate is bonded and executes a predetermined process on the pixel signal generated by the pixel circuit.
  • the pixel circuit A charge storage unit that stores the charge generated by the photoelectric conversion unit and a charge storage unit An amplification transistor that generates the pixel signal with a voltage value corresponding to the amount of electric charge stored in the electric charge storage unit, and A switching transistor that switches the capacity of the charge storage unit, Electronic equipment including.
  • Imaging device 7 Imaging system 100 1st substrate 100S, 200S Semiconductor layer 100T, 200T Wiring layer 111 Insulation film 112 Fixed charge film 113 1st pinning area 114 n-type semiconductor area 115 p-well layer 116 2nd pinning area 117 Pixel separation unit 117A Light-shielding film 117B Insulation film 118, 218 VSS contact area 119, 123, 222 Interlayer insulation film 120, 121 Pad part 120E, 121E, TGV Penetration electrode 122, 221 Passion film 124 Joint film 141, 142, 151 Parallel plate electrode 132, 133, 143, 152, 231 to 236, 241, 501 to 505, 513, 611 to 614, 801 to 803, 853 Diffusion region 200 Second substrate 201, 202, 203, 204, 301, 302, 303, 304 Contact part 210 pixel circuit 212 insulation area 213 element separation area 218V connection part 220 element separation area 230 element formation area 300

Landscapes

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Abstract

装置の大型化や画素密度の低下を抑制しつつ、飽和電荷量の確保と低照度特性の改善とを両立させる。実施形態に係る固体撮像装置は、行列状に配列する複数の光電変換部（ＰＤ）を備える第１基板（１００）と、前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路（１２０）を備える第２基板（２００）と、前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板（３００）とを備え、前記画素回路は、前記光電変換部で発生した電荷を蓄積する電荷蓄積部（ＦＤ）と、前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタ（ＡＭＰ）と、前記電荷蓄積部の容量を切り替える切替トランジスタ（ＦＤＧ）とを含む。

Description

固体撮像装置及び電子機器
　本開示は、固体撮像装置及び電子機器に関する。
　従来、２次元構造の固体撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、固体撮像装置の更なる小型化および画素の高密度化を実現するため、３次元構造の固体撮像装置が開発されている。３次元構造の固体撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。
特開２０１０－２４５５０６号公報
　ここで、固体撮像装置においては、各画素の飽和電荷量を確保しつつ、低照度特性を改善することが望まれている。飽和電荷量の確保と低照度特性の改善とを両立させる方法としては、電荷電圧変換部としての浮遊拡散層（フローティングディフュージョン：ＦＤ）に対し、状況に応じて付加容量を接続又は切断する構成を追加することが考えられる。
　しかしながら、３次元構造の固体撮像装置に対し、上述のようなＦＤ容量を切り替えるための構成を単純に追加するのでは、折角の小型化および高密度化が阻害され、装置の大型化や画素密度の低下などを招いてしまう可能性が存在する。
　そこで本開示では、装置の大型化や画素密度の低下を抑制しつつ、飽和電荷量の確保と低照度特性の改善とを両立させることが可能な固体撮像装置及び電子機器を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行列状に配列する複数の光電変換部を備える第１基板と、前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路を備える第２基板と、前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板とを備え、前記画素回路は、前記光電変換部で発生した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタと、前記電荷蓄積部の容量を切り替える切替トランジスタとを含む。
本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図１に示した撮像装置の概略構成を表す平面模式図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図１に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図３に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図６に示した第１基板の要部の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図６に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図６に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図６に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図６に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図６に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図３に示した撮像装置への入力信号の経路について説明するための模式図である。 図３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図８に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図１５に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図１６に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図１７に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図１８に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図２０に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図２１に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図２２に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図２３に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図２４に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図２０に示した第１基板の平面構成の他の例を表す模式図である。 図２６に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図２７に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図２８に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図２９に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図３０に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図３に示した撮像装置の他の例を表す断面模式図である。 図３２に示した撮像装置への入力信号の経路について説明するための模式図である。 図３２に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図６に示した撮像装置の他の例を表す断面模式図である。 図４に示した等価回路の他の例を表す図である。 図７Ａ等に示した画素分離部の他の例を表す平面模式図である。 第２の実施形態の第１例に係る単位画素の概略構成例を示す回路図である。 第２の実施形態の第１例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第１例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第１例に係る第２基板における配線層に設けられた配線の平面レイアウト例を示す模式図である。 第２の実施形態の第２例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第２例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図４２及び図４３におけるＡ－Ａ面の構造例を示す断面図である。 第２の実施形態の第３例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第３例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第３例に係る第２基板における配線層の平面レイアウト例を示す模式図である。 図４５及び図４６におけるＡ－Ａ面の構造例を示す断面図である。 図４５及び図４６におけるＢ－Ｂ面の構造例を示す断面図である。 第２の実施形態の第４例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 図５０におけるＡ－Ａ面の構造例を示す断面図である。 第２の実施形態の第５例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 図５２におけるＣ－Ｃ面の構造例を示す断面図である。 第２の実施形態の第５の例の変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 図５４におけるＣ－Ｃ面の構造例を示す断面図である。 第２の実施形態の第６例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第６例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図５６及び図５７におけるＣ－Ｃ面の構造例を示す断面図である。 第２の実施形態の第７例に係る画素回路の概略構成例を示す回路図である。 第２の実施形態の第７例に係る第２基板における配線層に設けられた配線の平面レイアウト例を示す模式図である。 第２の実施形態の第７例に係る図５０及び図５１におけるＡ－Ａ面の構造例を示す断面図である。 第２の実施形態の第８例の第１変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第８例の第２変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第８例の第３変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第８例の第４変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第８例の第５変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。 第２の実施形態の第９例に係る単位画素の概略構成例を示す回路図である。 第２の実施形態の第９例に係る第１基板の半導体層の平面レイアウト例を示す模式図である。 第２の実施形態の第９例に係る第２基板の半導体層の平面レイアウト例を示す模式図である。 第２の実施形態の第９例に係る第２基板の配線層の平面レイアウト例を示す模式図である。 図６８及び図６９におけるＤ－Ｄ面の構造例を示す断面図である。 第３の実施形態の第１例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図７２におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 第３の実施形態の第２例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図７４におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 第３の実施形態の第３例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図７６におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 第３の実施形態の第４例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図７８におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 第３の実施形態の第５例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図８０におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 第３の実施形態の第６例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。 図８２におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図８４に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．実施の形態（３つの基板の積層構造を有する撮像装置）
　　２．変形例１(平面構成の例１)
　　３．変形例２（平面構成の例２）
　　４．変形例３（平面構成の例３）
　　５．変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
　　６．変形例５（プレーナー型の転送トランジスタを有する例）
　　７．変形例６（１つの画素回路に１つの画素が接続される例）
　　８．変形例７（画素分離部の構成例）
　　９．第２の実施形態
　　　９．１　第１例
　　　　９．１．１　回路構成例
　　　　９．１．２　平面レイアウト例
　　　　　９．１．２．１　第１基板の半導体層
　　　　　９．１．２．２　第２基板の半導体層
　　　　　９．１．２．３　第２基板の配線層
　　　　９．１．３　の効果
　　　９．２　第２例
　　　９．３　第３例
　　　９．４　第４例
　　　９．５　第５例
　　　　９．５．１　第５例の変形例
　　　９．６　第６例
　　　９．７　第７例
　　　９．８　第８例
　　　　９．８．１　第１変形例
　　　　９．８．２　第２変形例
　　　　９．８．３　第３変形例
　　　　９．８．４　第４変形例
　　　　９．８．５　第５変形例
　　　９．９　第９例
　　　　９．９．１　回路構成例
　　　　９．９．２　各層の平面レイアウト例
　　　　９．９．３　効果
　　１０．第３の実施形態
　　　１０．１　第１例
　　　１０．２　第２例
　　　１０．３　第３例
　　　１０．４　第４例
　　　１０．５　第５例
　　　１０．６　第６例
　　１１．変形例
　　１２．適用例（撮像システム）
　　１３．応用例
　１．実施の形態
［撮像装置１の機能構成］
　図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
　図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図３の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
［撮像装置１の概略構成］
　図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図３は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図３）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
　なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６に示すように、半導体層（後述の図６の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　図５は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
［撮像装置１の具体的構成］
　図６は、撮像装置１の第１基板１００、第１基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
　第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
　図７Ａは、第１基板１００の平面構成の一例を表したものである。図７Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６とともに、図７Ａを用いて第１基板１００の構成について説明する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７Ａ）。
　半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７Ａ，図７Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full　Trench　Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep　Trench　Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　図７Ｂは、図７Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６，図７Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７Ｂ）。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
　パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
　特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
　特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
　また、図７Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
　パッド部１２０，１２１は、例えば、ポリシリコン（Poly　Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
　ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
　このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
　一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
　第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
　このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
　ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
　パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
　図８～図１２は、第２基板２００の平面構成の一例を模式的に表している。図８には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図９は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図１０～図１２は、配線層２００Ｔの平面構成の一例を表している。以下、図６とともに、図８～図１２を用いて第２基板２００の構成について説明する。図８および図９ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図６)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図９）。
　絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図１１の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図８，図９）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７Ａ，図９）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　画素共有ユニット５３９は、図４を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図６、図７Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図６，図７Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow　Trench　Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
　ここで、図７Ａ，図７Ｂおよび図８を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
　撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
　図７Ａ，図７Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
　図８および図９では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
　例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図８）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図８ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図２１参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
　例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図８）。
　次に、図７Ｂおよび図８を参照して、第１基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図８の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図８の紙面右側）の画素共有ユニット５３９に接続されている。
　例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
　第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
　これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図８に記載の範囲では左右対称であるが、後述する図９に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
　また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図９に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
　また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図９の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図９の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図９の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図９の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　図７Ｂおよび図９を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図９）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図６）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
　配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　次に、図１０～図１２を用いて、配線層２００Ｔの平面構成について説明する。図１０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図１１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図１２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
　例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図１１）。これらの配線は、図４を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
　例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図１２）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
　コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図３）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
　図６には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図３に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
　ここで、撮像装置１の特徴について説明する。
　一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
　しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
　複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する第２基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
　例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する第２基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する第２基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
　ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
　第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
　前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
　そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
　このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
［撮像装置１の動作］
　次に、図１３および図１４を用いて撮像装置１の動作について説明する。図１３および図１４は、図３に各信号の経路を表す矢印を追記したものである。図１３は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１４は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図１３）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
［効果］
　本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
　また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough　Si　Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
　２．変形例１
　図１５～図１９は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図１５は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図１６は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図１７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図１８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図１９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
　本変形例では、図１６に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図９）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図１５～図１９に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図７Ａ，図７Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
　３．変形例２
　図２０～図２５は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２０は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ａに対応する。図２１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図２４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図２５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
　本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図２１等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
　例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図２０）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図２０ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
　別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図２２）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図２１）。
　ここで、第２基板２００の画素共有ユニット５３９の外形について、図２１および図２２を参照して説明する。例えば、図２０に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図２２の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図２２の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
　第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図２２の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図２２の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図２２の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図２２の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図２２の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図２２の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図２２の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図２２の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
　このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
　このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
　４．変形例３
　図２６～図３１は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２６は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ｂに対応する。図２７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図３０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図３１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
　本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図２８）。即ち、上記図２１等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
　例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図２６）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図２６ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図２８）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図２７）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図３０）、第４配線層Ｗ４はＶ方向に延在している（図３１）。
　このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
　５．変形例４
　図３２は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図３２は、上記実施の形態で説明した図３に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
　コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
　次に、図３３および図３４を用いてこの撮像装置１の動作について説明する。図３３には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図３４には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
　このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
　６．変形例５
　図３５は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図３５は、上記実施の形態で説明した図６に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
　この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
　このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
　７．変形例６
　図３６は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図３６は、上記実施の形態で説明した図４に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
　本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
　８．変形例７
　図３７は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７Ｂ参照）。
　上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep　Trench　Isolation）構造を有していてもよい。
　９．第２の実施形態
　上述した第１の実施形態では、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量を利用して全体のＦＤ容量Ｃを切り替えることで、状況に応じて変換効率Ｑｓを切り替えて良好な画像データを得る場合について例示した。ただし、ＦＤ容量Ｃの切替えに利用可能な容量は、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量に限定されるものではない。なお、本説明において、ＦＤ変換ゲイン切替トランジスタＦＤＧは、切替トランジスタとも称される。
　そこで本実施形態では、ＦＤ容量Ｃの切替えに利用する容量のバリエーションについて、幾つか例を挙げて説明する。なお、以下の説明では、ＦＤ容量Ｃの切替えに用いる容量、すなわち、フローティングディフュージョンＦＤに対して接続／切断する容量を、ｓｕｂＦＤ容量と称する。また、以下の説明では、簡略化のため、複数の画素（例えば、画素５４１Ａ～５４１Ｄ）で１つの画素回路２１０を共有する画素共有構造を有しない場合、すなわち、１つの画素に対して１つの画素回路２１０が設けられた場合を例示するが、これに限定されず、画素共有構造を有する場合に対しても同様に、以下で説明する各例を適用することが可能である。
　さらに、以下の説明において、上述した第１の実施形態と同様の構成及び動作については、それを引用することで、その重複する説明を省略する。さらにまた、以下の説明では、画素５４１と画素回路２１０とを含む構成を、単位画素と称する。その場合、画素共有構造を有する構成では、画素共有ユニット５３９を構成する複数の単位画素が共通の画素回路２１０を含むこととなる。
　９．１　第１例
　第１例では、ｓｕｂＦＤ容量を形成する容量性素子として、配線容量を用いる場合を例示する。図３８は、第１例に係る単位画素の概略構成例を示す回路図である。また、図３９は、第１例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４０は、第１例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４１は、第１例に係る第２基板における配線層に設けられた配線の平面レイアウト例を示す模式図である。なお、図４１に示される各配線は、複数の配線（第１配線層Ｗ１～第４配線層Ｗ４）のうちの同一の配線層に設けられている必要はなく、異なる配線層に分散して設けられていてもよい。
　９．１．１　回路構成例
　まず、第１例に係る単位画素５４５の回路構成例について説明する。図３８に示すように、第１例に係る単位画素５４５は、例えば、第１の実施形態において図４を用いて説明した構成と同様の構成に加え、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインとリセットトランジスタＲＳＴのソースとの間にｓｕｂＦＤ容量ＳＦＤが接続された構成を備える。第１例では、このｓｕｂＦＤ容量ＳＦＤが、例えば、第２基板２００の配線層２００Ｔに設けられた配線（これを、ｓｕｂＦＤ配線という）の配線容量で構成されている。
　９．１．２　平面レイアウト例
　つづいて、第１例に係る撮像装置の各層のレイアウト例について説明する。第１例では、第１基板１００に単位画素５４５のうちの画素５４１が配置され、第２基板２００に、単位画素５４５のうちの画素回路２１０が配置される。そして、第２基板２００の配線層２００Ｔに、ｓｕｂＦＤ容量ＳＦＤを形成するためのｓｕｂＦＤ配線が設けられる。
　９．１．２．１　第１基板の半導体層
　図３９に示すように、第１基板１００の半導体層１００Ｓは、格子状の画素分離部１１７によって、個々の単位画素５４５が設けられる画素領域に区画されている。なお、画素領域とは、それぞれの基板において各単位画素５４５を構成する回路素子等が配置される領域であってよい。
　各画素領域を区画する画素分離部１１７には、半導体層１００Ｓの裏面又は表面側から半導体層の中腹にかけて形成されたトレンチ内に絶縁材料及び／又は遮光材料を埋め込むことで形成された、いわゆるＤＴＩ（Deep　Trench　Isolation）型や、半導体層１００Ｓを貫通するように形成されたトレンチ内に絶縁材料及び／又は遮光材料を埋め込むことで形成された、いわゆるＦＴＩ（Full　Trench　Isolation）型など、種々の構造を適用することが可能である。
　各画素領域のｐウェル層１１５には、配線層１００Ｔ及び第２基板２００の半導体層２００Ｓを貫通して配線層２００ＴのｓｕｂＦＤ配線３１４（図４１参照）に接続するウェルコンタクトＷＣが接続される。
　また、ｐウェル層１１５の一部に形成されたフローティングディフュージョンＦＤには、配線層１００Ｔ及び第２基板２００の半導体層２００Ｓを貫通して配線層２００Ｔの配線３１６（図４１参照）に接続するＦＤコンタクトＦＤＣが接続される。
　さらに、ｐウェル層１１５上の一部には、絶縁膜を介して転送トランジスタＴＲのゲート電極ＴＲＭが設けられている。このゲート電極ＴＲＭには、配線層１００Ｔ及び第２基板２００を貫通して第３基板３００の行駆動信号線５４２に接続する転送ゲートコンタクトＴＲＣが接続される。
　９．１．２．２　第２基板の半導体層
　図４０に示すように、第２基板２００の半導体層２００Ｓにおける各画素領域は、中央に素子分離領域２２０が設けられ、その両脇に素子形成領域２３０が設けられた構造を有する。素子分離領域２２０は、例えば、酸化シリコンや窒化シリコンなどの絶縁膜で形成された領域であってよい。また、第２基板２００における各画素領域は、これと電気的に接続された第１基板１００における各画素領域と基板積層方向において対応していてもよいし、第１基板１００における各画素領域に対して主面と平行な方向にズレていてもよい（瞳補正）。
　素子分離領域２２０には、第１基板１００から貫通するウェルコンタクトＷＣ、ＦＤコンタクトＦＤＣ及び転送ゲートコンタクトＴＲＣが配置されている。
　素子分離領域２２０を挟む一方（例えば、図面中右側）の素子形成領域２３０には、リセットトランジスタＲＳＴ及びＦＤ変換ゲイン切替トランジスタＦＤＧが配置される。具体的には、リセットトランジスタＲＳＴのゲート電極ＲＳＴＭと、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート電極ＦＤＧＭと、これらのトランジスタのソース・ドレインとして機能する拡散領域２３１～２３３とが設けられている。
　リセットトランジスタＲＳＴのゲート電極ＲＳＴＭには、例えば、配線層２００Ｔを貫通して第３基板３００の行駆動信号線５４２に接続するリセットゲートコンタクトＲＳＴＣが接続される。同様に、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート電極ＦＤＧＭには、例えば、配線層２００Ｔを貫通して第３基板３００の行駆動信号線５４２に接続するＦＤ転送ゲートコンタクトＦＤＧＣが接続される。
　リセットトランジスタＲＳＴのドレインとして機能する拡散領域２３１には、配線層２００Ｔを貫通して第３基板３００の電源線ＶＤＤに接続するリセットドレインコンタクトＲＳＴＤＣが接続される。
　リセットトランジスタＲＳＴのソース及びＦＤ変換ゲイン切替トランジスタＦＤＧのドレインとして機能する拡散領域２３２には、配線層２００Ｔに設けられたｓｕｂＦＤ配線３１４（図４１参照）に接続するｓｕｂＦＤコンタクトＦＤＧＤＣが接続される。
　ＦＤ変換ゲイン切替トランジスタＦＤＧのソースとして機能する拡散領域２３３には、配線層２００Ｔに設けられた配線３１６（図４１参照）に接続するＦＤ転送ソースコンタクトＦＤＧＳＣが接続される。
　素子分離領域２２０を挟む他方（例えば、図面中左側）の素子形成領域２３０には、僧服トランジスタＡＭＰと選択トランジスタＳＥＬとが配置される。具体的には、増幅トランジスタＡＭＰのゲート電極ＡＭＰＭと、選択トランジスタＳＥＬのゲート電極ＳＥＬＭと、これらのトランジスタのソース・ドレインとして機能する拡散領域２３４～２３６とが設けられている。
　増幅トランジスタＡＭＰのゲート電極ＡＭＰＭには、配線層２００Ｔに設けられた配線３１６（図４１参照）に接続する増幅ゲートコンタクトＡＭＰＭが接続される。また、転送トランジスタＳＥＬのゲート電極ＳＥＬＭには、配線層２００Ｔを貫通して第３基板３００の行駆動信号線５４２に接続する選択ゲートコンタクトＳＥＬＣが接続される。
　増幅トランジスタＡＭＰのソースとして機能する拡散領域２３４には、配線層２００Ｔを貫通して第３基板３００の電源線ＶＤＤに接続する増幅ソースコンタクトＡＭＰＳＣが接続される。
　選択トランジスタＳＥＬのドレインとして機能する拡散領域２３６には、配線層２００Ｔを貫通して第３基板３００の垂直信号線５４３に接続する垂直信号線コンタクトＶＳＬＣが接続される。
　なお、増幅トランジスタＡＭＰのゲート電極ＡＭＰＭと選択トランジスタＳＥＬのゲート電極ＳＥＬＭとの間の拡散領域２３５は、増幅トランジスタＡＭＰのドレイン及び選択トランジスタＳＥＬのソースとして兼用される。
　９．１．２．３　第２基板の配線層
　図４１に示すように、第２基板２００の配線層２００Ｔには、第３基板３００への接続を仲介する複数のパッド３１１～３１３、３１５、３１７～３１９と、配線３１６と、ｓｕｂＦＤ配線３１４とが設けられている。
　パッド３１１は、転送ゲートコンタクトＴＲＣの第３基板３００への接続を仲介する。パッド３１２は、リセットドレインコンタクトＲＳＴＤＣ転送ゲートコンタクトＴＲＣの第３基板３００への接続を仲介する。パッド３１３は、リセットゲートコンタクトＲＳＴＣの第３基板３００への接続を仲介する。パッド３１５は、ＦＤ転送ゲートコンタクトＦＤＧＣの第３基板３００への接続を仲介する。パッド３１７は、増幅ソースコンタクトＡＭＰＳＣの第３基板３００への接続を仲介する。パッド３１８は、選択ゲートコンタクトＳＥＬＣの第３基板３００への接続を仲介する。パッド３１９は、垂直信号線コンタクトＶＳＬＣの第３基板３００への接続を仲介する。
　配線３１６は、ＦＤ転送ソースコンタクトＦＤＧＳＣから増幅ゲートコンタクトＡＭＰＣまでの接続を形成する。配線３１６の途中には、ＦＤコンタクトＦＤＣが接続され、これにより、増幅トランジスタＡＭＰのゲート電極ＡＭＰＭにフローティングディフュージョンＦＤが接続されている。
　ｓｕｂＦＤ配線３１４は、ｓｕｂＦＤコンタクトＦＤＧＤＣとウェルコンタクトＷＣとを接続するとともに、周囲の配線やパッド、例えば配線３１６やパッド３１２との間で、配線容量としてのｓｕｂＦＤ容量ＳＦＤを形成する。
　なお、ｓｕｂＦＤ配線３１４には、例えば、タングステン（Ｗ）などの金属材料を用いることができる。ただし、これに限定されず、種々の導電性材料が用いられてよい。
　すなわち、第１例では、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンすることで、ｓｕｂＦＤ配線３１４と配線３１６とがＦＤトランジスタＦＤＧを介して接続されると、増幅トランジスタＡＭＰのゲートにｓｕｂＦＤ容量ＳＦＤが接続され、それにより、全体のＦＤ容量ＣがフローティングディフュージョンＦＤの容量とｓｕｂＦＤ容量ＳＦＤの容量とを足した容量に切り替えられる。
　９．１．３　の効果
　以上のように、第１例では、変換効率Ｑｓを切り替えるためのｓｕｂＦＤ容量ＳＦＤが、第２基板２００の配線層２００Ｔに配置されたｓｕｂＦＤ配線３１４の配線容量を用いて構成されている。
　このような構成とすることで、例えば、第１基板１００におけるフォトダイオードＰＤ及びフローティングディフュージョンＦＤや、第２基板２００における画素回路２１０を構成する各種トランジスタ（以下、画素トランジスタという）等の専有面積に与える影響を抑制しつつ、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となる。
　それにより、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　なお、第１例では、上述したように、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．２　第２例
　第２例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、ＭＯＳキャパシタを用いる場合を例示する。図４２は、第２例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４３は、第２例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４４は、図４２及び図４３におけるＡ－Ａ面の構造例を示す断面図である。
　なお、第２例に係る画素回路は、例えば、第１例において図３８を用いて説明した画素回路２１０と同様であってよいため、ここでは詳細な説明を省略する。
　図４２～図４４に示すように、第２例では、フォトダイオードＰＤ及びフローティングディフュージョンＦＤに加え、ＦＤ変換ゲイン切替トランジスタＦＤＧが第１基板１００の半導体層１００Ｓに配置される。拡散領域１３２及び１３３は、ＦＤ変換ゲイン切替トランジスタＦＤＧのソース／ドレインである。
　また、第２例では、ｓｕｂＦＤ容量ＳＦＤとしてのＭＯＳキャパシタが、第２基板２００の半導体層２００Ｓに配置されている。このＭＯＳキャパシタは、例えば、半導体層２００Ｓに形成された拡散領域２４１と、半導体層２００Ｓの素子形成面上にゲート絶縁膜を介して拡散領域２４１と対向するように設けられたゲート電極ＭＯＳＭとから構成される。
　ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである拡散領域１３２に接続されたｓｕｂＦＤコンタクトＦＤＧＤＣは、第２基板２００の配線層２００Ｔに形成された配線３２１を介して、ＭＯＳトランジスタのゲート電極ＭＯＳＭ、及び、リセットトランジスタＲＳＴのソースである拡散領域２３２に接続されたリセットソースコンタクトＲＳＴＳＣに接続される。
　このように、ＦＤ容量Ｃを切り替えるためのｓｕｂＦＤ容量ＳＦＤは、例えば、ＭＯＳキャパシタのような容量性素子を用いて構成することも可能である。
　それにより、より大きな容量のｓｕｂＦＤ容量ＳＦＤをフローティングディフュージョンＦＤに対して付加することが可能となるため、より広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となる。その結果、状況に応じてより良好な画質の画像データを生成することが可能となる。
　その際、ＭＯＳキャパシタなどの容量性素子を第２基板２００に配置することで、第１基板１００におけるフォトダイオードＰＤの受光面積等に与える影響を抑制することも可能となる。
　なお、第２例では、第１例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．３　第３例
　第３例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、平行平板コンデンサを用いる場合を例示する。図４５は、第３例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４６は、第３例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図であり、図４７は、第３例に係る第２基板における配線層の平面レイアウト例を示す模式図である。なお、図４７に示される各配線は、複数の配線（第１配線層Ｗ１～第４配線層Ｗ４）のうちの同一の配線層に設けられている必要はなく、異なる配線層に分散して設けられていてもよい。
　また、図４８は、図４５及び図４６におけるＡ－Ａ面の構造例を示す断面図であり、図４９は、図４５及び図４６におけるＢ－Ｂ面の構造例を示す断面図である。
　なお、第３例に係る画素回路は、例えば、第１例において図３８を用いて説明した画素回路２１０と同様であってよいため、ここでは詳細な説明を省略する。
　図４５～図４９に示すように、第３例では、第２例と同様に、フォトダイオードＰＤ、フローティングディフュージョンＦＤ及びＦＤ変換ゲイン切替トランジスタＦＤＧが第１基板１００の半導体層１００Ｓに配置される。
　また、第３例では、ｓｕｂＦＤ容量ＳＦＤを構成する２つの平行板電極１４１及び１４２が、第１基板１００の配線層１００Ｔに設けられている。
　この２つの平行板電極１４１及び１４２のうち、半導体層１００Ｓに近い方の平行板電極１４１は、例えば、ｓｕｂＦＤコンタクトＦＤＧＤＣを介してＦＤ変換ゲイン切替トランジスタＦＤＧのドレインに接続されている。一方、半導体層２００Ｓに近い方の平行板電極１４２は、例えば、ウェルコンタクトＷＣを介して半導体層１００Ｓのｐウェル層１１５に接続されている。
　２つの平行板電極１４１及び１４２には、例えば、それぞれ所定の不純物がドープされることで導電性が付与されたポリシリコンを用いることができる。ただし、これに限定されず、平行板電極１４１及び１４２には、種々の導電性材料が用いられてよい。
　また、各単位画素５４５の平行平板コンデンサは、図４５及び図４８に示すように、各単位画素５４５に隣接する単位画素５４５の画素領域上に配置されてもよい。ただし、このような配置に限定されず、配線層１００Ｔを貫通するコンタクトの配置及びこれらとの容量性カップリングの影響を考慮しつつ、種々変更されてよい。
　このように、ｓｕｂＦＤ容量ＳＦＤとしての平行平板コンデンサを配線密度の比較的低い第１基板１００の配線層１００Ｔに配置することで、より大容量のｓｕｂＦＤ容量ＳＦＤを実現することが可能となる。それにより、より広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能になるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　また、ｓｕｂＦＤ容量ＳＦＤを構成する平行平板コンデンサを第１基板１００に配置することで、ｓｕｂＦＤ容量ＳＦＤと電源線ＶＤＤとの容量結合が低減されるため、ＰＳＲＲ（Power　Supply　Rejection　Ratio）特性を改善することも可能となる。
　なお、第３例では、第１例及び第２例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例、第２例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．４　第４例
　上述した第３例では、第１基板１００の配線層１００Ｔに２つの平行板電極１４１及び１４２よりなるｓｕｂＦＤ容量ＳＦＤを設けた場合を例示した。これに対し、第４例では、２つの平行板電極１４１及び１４２のうちの一方（例えば、平行板電極１４２）を第２基板２００の半導体層２００Ｓで代用する場合について例示する。
　図５０は、第４例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。また、図５１は、図５０におけるＡ－Ａ面の構造例を示す断面図である。
　なお、第４例に係る画素回路は、例えば、第１例において図３８を用いて説明した画素回路２１０と同様であってよいため、ここでは詳細な説明を省略する。また、第４例に係る第２基板における半導体層の主面の平面レイアウト例は、例えば、第３例において図４６を用いて説明した平面レイアウト例と同様であってよいため、ここでは詳細な説明を省略する。
　図５０、図５１及び図４６に示すように、第４例では、第２例と同様に、フォトダイオードＰＤ、フローティングディフュージョンＦＤ及びＦＤ変換ゲイン切替トランジスタＦＤＧが第１基板１００の半導体層１００Ｓに配置される。また、第４例では、第３例と同様に、ｓｕｂＦＤ容量ＳＦＤを構成する平行板電極１４１が、第１基板１００の配線層１００Ｔに設けられている。
　加えて、第４例では、第２基板２００の半導体層２００Ｓにおける平行板電極１４１と対向する領域に、平行平板コンデンサの他方の電極として機能する拡散領域１４３が設けられている。
　このように、ｓｕｂＦＤ容量ＳＦＤとしての平行平板コンデンサの一方の平行板電極に第２基板２００の半導体層２００Ｓに形成された拡散領域１４３を使用することで、例えば、第３例と同様に、より大容量のｓｕｂＦＤ容量ＳＦＤを実現することが可能となる。それにより、より広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能になるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　また、ｓｕｂＦＤ容量ＳＦＤを第１基板１００に配置することで、ｓｕｂＦＤ容量ＳＦＤと電源線ＶＤＤとの容量結合が低減されるため、ＰＳＲＲ（Power　Supply　Rejection　Ratio）特性を改善することも可能となる。
　さらに、第４例では、ｓｕｂＦＤ容量ＳＦＤとしての平行平板コンデンサを形成する一方の平行板電極（例えば、平行板電極１４２）の形成工程を省略することが可能であるため、製造プロセスの簡略化や製造コストの低減を図ることも可能となる。
　なお、第４例では、第１例～第３例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例～第３例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．５　第５例
　第５例では、第３例又は第４例で例示したｓｕｂＦＤコンタクトＦＤＧＤＣと接続する平行平板コンデンサ（第１容量性素子）に加え、ウェルコンタクトＷＣに接続する平行平板コンデンサを、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子（第２容量性素子）として追加する場合を例示する。
　なお、本説明では、第４例で説明した構造、すなわち、平行平板コンデンサの一方の平行板電極（例えば、平行板電極１４２）が第２基板２００の半導体層２００Ｓに形成した拡散領域１４３で代用された構造をベースとした場合を例示するが、これに限定されず、第３例で説明した構造等、他の例で説明した構造をベースとすることも可能である。
　図５２は、第５例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。また、図５３は、図５２におけるＣ－Ｃ面の構造例を示す断面図である。
　なお、第５例に係る画素回路は、例えば、第１例において図３８を用いて説明した画素回路２１０と同様であってよいため、ここでは詳細な説明を省略する。また、第５例に係る第２基板における半導体層の主面の平面レイアウト例は、第４例と同様に、例えば、第３例において図４６を用いて説明した平面レイアウト例と同様であってよいため、ここでは詳細な説明を省略する。
　図５２、図５３及び図４６に示すように、第５例では、第２例と同様に、フォトダイオードＰＤ、フローティングディフュージョンＦＤ及びＦＤ変換ゲイン切替トランジスタＦＤＧが第１基板１００の半導体層１００Ｓに配置される。また、第５例では、第４例と同様に、ｓｕｂＦＤ容量ＳＦＤを構成する平行板電極１４１が第１基板１００の配線層１００Ｔに設けられ、第２基板２００の半導体層２００Ｓにおける平行板電極１４１と対向する領域に、平行平板コンデンサの他方の電極として機能する拡散領域１４３が設けられている。
　加えて、第５例では、第１基板１００の配線層１００Ｔに、ウェルコンタクトＷＣに接続された平行板電極１５１が設けられている。さらに、第５例では、第２基板２００の半導体層２００Ｓにおける平行板電極１５１と対向する領域に、平行平板コンデンサの他方の電極として機能する拡散領域１５２が設けられている。
　平行板電極１５１は、例えば、平行板電極１４１等と同様に、例えば、所定の不純物がドープされることで導電性が付与されたポリシリコンを用いることができる。ただし、これに限定されず、平行板電極１５１には、種々の導電性材料が用いられてよい。
　このように、ｓｕｂＦＤ容量ＳＦＤを、ｓｕｂＦＤコンタクトＦＤＧＤＣに接続された平行平板コンデンサと、ウェルコンタクトＷＣに接続された平行平板コンデンサとの２つの容量性素子で構成することで、より大容量のｓｕｂＦＤ容量ＳＦＤを実現することが可能となる。それにより、より広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能になるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　また、２つの平行平板コンデンサよりなるｓｕｂＦＤ容量ＳＦＤを第１基板１００に配置することで、ｓｕｂＦＤ容量ＳＦＤと電源線ＶＤＤとの容量結合が低減されるため、ＰＳＲＲ（Power　Supply　Rejection　Ratio）特性を改善することも可能となる。
　さらに、第５例では、各平行平板コンデンサを形成する一方の平行板電極（例えば、平行板電極１４２）の形成工程を省略することが可能であるため、製造プロセスの簡略化や製造コストの低減を図ることも可能となる。
　なお、第５例では、第１例～第４例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例～第４例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．５．１　第５例の変形例
　図５４は、第５の例の変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。また、図５５は、図５４におけるＣ－Ｃ面の構造例を示す断面図である。
　図５４及び図５５に示すように、第５例において例示したウェルコンタクトＷＣに接続された平行平板コンデンサは、例えば、隣接する単位画素５４５の境界部分にまで引き回されてもよい。すなわち、平行平板コンデンサを構成する平行板電極１５１及び拡散領域１５２は、隣接する単位画素５４５の境界部分にまで連続して形成されてもよい。
　このように、ｐウェル層１１５に接続された平行平板コンデンサを隣接画素間の境界部分にまで引き回すことで、隣接画素間の電気的干渉を低減するシールドとして機能させることが可能となる。それにより、垂直信号線５４３のセトリング時間を短縮することが可能となるため、より高速で安定した画像データの読出が可能となる。
　その他の構成、動作及び効果は、上述した第５例と同様であってよいため、ここでは詳細な説明を省略する。
　９．６　第６例
　第６例では、例えば、第２例～第５例において、ＦＤ変換ゲイン切替トランジスタＦＤＧを第２基板２００に配置した場合について、例を挙げて説明する。
　なお、本説明では、第４例で説明した構造、すなわち、平行平板コンデンサの一方の平行板電極（例えば、平行板電極１４２）が第２基板２００の半導体層２００Ｓに形成した拡散領域１４３で代用された構造をベースとした場合を例示するが、これに限定されず、上述した又は後述する他の例で説明した構造をベースとすることも可能である。
　図５６は、第６例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図であり、図５７は、第６例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。また、図５８は、図５６及び図５７におけるＣ－Ｃ面の構造例を示す断面図である。
　なお、第６例に係る画素回路は、例えば、第１例において図３８を用いて説明した画素回路２１０と同様であってよいため、ここでは詳細な説明を省略する。
　図５６～図５８に示すように、第６例では、第１例と同様に、ＦＤ変換ゲイン切替トランジスタＦＤＧが第２基板２００に配置されている。また、第６例では、第４例と同様に、ｓｕｂＦＤ容量ＳＦＤを構成する平行板電極１４１が第１基板１００の配線層１００Ｔに設けられ、第２基板２００の半導体層２００Ｓにおける平行板電極１４１と対向する領域に、平行平板コンデンサの他方の電極として機能する拡散領域１４３が設けられている。
　加えて、第６例では、第２基板２００に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧのドレインとして機能する拡散領域２３２が、ｓｕｂＦＤコンタクトＦＤＧＤＣ、配線層２００Ｔに形成された配線３２２、及び、配線層２００Ｔから半導体層２００Ｓを介して配線層１００Ｔまで貫通するビア配線１４５を介して、配線層１００Ｔに形成された平行板電極１４１に接続されている。
　このように、ｓｕｂＦＤ容量ＳＦＤを第２基板２００に配置することで、第１基板１００におけるフォトダイオードＰＤの受光面積を大きくすることが可能となる。それにより、変換効率Ｑｓを向上させることが可能となる。
　なお、第６例では、第１例～第５例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例～第５例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．７　第７例
　上述した第１例～第６例では、例えば、第１例において図３８を用いて説明したように、ＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとが増幅トランジスタＡＭＰのゲートに対して直列に接続され、その接続部分であるＦＤ変換ゲイン切替トランジスタＦＤＧのドレインとリセットトランジスタＲＳＴのソースとの接続ノードに、ｓｕｂＦＤ容量ＳＦＤが接続された場合を例示した。これに対し、第７例では、ＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとが増幅トランジスタＡＭＰのゲートに対して並列に接続された場合を例示する。
　なお、本説明では、第４例で説明した構造、すなわち、平行平板コンデンサの一方の平行板電極（例えば、平行板電極１４２）が第２基板２００の半導体層２００Ｓに形成した拡散領域１４３で代用された構造をベースとした場合を例示するが、これに限定されず、上述した又は後述する他の例で説明した構造をベースとすることも可能である。
　図５９は、第７例に係る画素回路の概略構成例を示す回路図であり、図６０は、第７例に係る第２基板における配線層に設けられた配線の平面レイアウト例を示す模式図である。なお、第１基板１００における半導体層１００Ｓの主面の平面レイアウトと、第２基板２００における半導体層２００Ｓの主面の平面レイアウトとは、例えば、第４例において図５０及び図５１を用いて説明した平面レイアウト例と同様であってよいため、本説明ではそれらを引用する。また、図５９に示される各配線は、複数の配線（第１配線層Ｗ１～第４配線層Ｗ４）のうちの同一の配線層に設けられている必要はなく、異なる配線層に分散して設けられていてもよい。さらに、図６１は、第７例に係る図５０及び図５１におけるＡ－Ａ面の構造例を示す断面図である。
　図５９に示すように、第７例に係る画素回路２１０は、第１例において図３８を用いて説明した画素回路２１０と同様の構成において、増幅トランジスタＡＭＰのゲートに対して、リセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとが並列に接続されている。より具体的には、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲートを結ぶ配線に対して、リセットトランジスタＲＳＴのソースとＦＤ変換ゲイン切替トランジスタＦＤＧのソースとが接続されている。そして、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインには、ｓｕｂＦＤ容量ＳＦＤが接続されている。
　図６０に示すように、第７例では、リセットトランジスタＲＳＴのソースは、配線層２００Ｔの配線３１６及びＦＤコンタクトＦＤＣを介して、フローティングディフュージョンＦＤに接続されるとともに、配線３１６及び増幅ゲートコンタクトＡＭＰＣを介して増幅トランジスタＡＭＰのゲートに接続されている。
　また、図６１に示すように、第７例では、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインに接続されたｓｕｂＦＤコンタクトＦＤＧＤＣは、配線層１００Ｔを貫通しておらず、配線層１００Ｔ内に設けられた平行板電極１４１に接続されている。
　このように、リセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとを増幅トランジスタＡＭＰのゲート（及びフローティングディフュージョンＦＤ）に対して並列に接続し、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインにｓｕｂＦＤ容量ＳＦＤを接続することで、フローティングディフュージョンＦＤに蓄積された電荷の放出（リセット）と、ｓｕｂＦＤ容量ＳＦＤに蓄積された電荷の放出（リセット）とを個別に制御することが可能となる。その場合、ｓｕｂＦＤ容量ＳＦＤを、以前の受光によりフォトダイオードＰＤに発生した電荷を保持するメモリとして使用することも可能となる。
　なお、第７例では、第１例～第６例と同様に、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した第１例～第６例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．８　第８例
　ここで、上述した第１例～第７例に対して画素共有構造を適用した場合を、変形例として、幾つか例を挙げて説明する。
　なお、本説明では、第４例で説明した構造、すなわち、平行平板コンデンサの一方の平行板電極（例えば、平行板電極１４２）が第２基板２００の半導体層２００Ｓに形成した拡散領域１４３で代用された構造をベースとした場合を例示するが、これに限定されず、上述した又は後述する他の例で説明した構造をベースとすることも可能である。
　また、以下の説明において、第１～第３変形例では、２行×２列の計４つの画素５４１Ａ～５４１Ｄが構成する画素共有ユニット５３９で１つの画素回路２１０を共有する場合について例示し、第４及び第５変形例では、１行×２列の計２つの画素５４１Ａ及び５４１Ｂが構成する画素共有ユニット５３９で１つの画素回路２１０を共有する場合について例示する。
　９．８．１　第１変形例
　図６２は、第１変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。図６２に示すように、第１変形例では、画素共有ユニット５３９ごとに２行×２列に配列する画素５４１Ａ～５４１Ｄが形成する矩形領域の中央に、ＦＤ変換ゲイン切替トランジスタＦＤＧが配置された構造を有する。各画素５４１Ａ～５４１Ｄ間は、例えば、画素分離部１１７で分離されている。
　２行×２列に配列する画素５４１Ａ～５４１ＤそれぞれのフローティングディフュージョンＦＤは、第２基板２００の配線層２００Ｔに形成された配線を介して相互に接続されている（図４参照）。
　ｓｕｂＦＤ容量ＳＦＤを形成する平行板電極１４１は、画素回路２１０と同様、１つの画素共有ユニット５３９を構成する４つの画素５４１Ａ～５４１Ｄで共有される。この平行板電極１４１は、第１基板１００の配線層１００Ｔにおける各画素５４１Ａ～５４１Ｄの各種コンタクトが配置されていない領域、例えば、隣接する画素共有ユニット５３９の境界部分に配置される。
　９．８．２　第２変形例
　図６３は、第２変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。図６３に示すように、第２変形例では、画素共有ユニット５３９ごとに２行×２列に配列する画素５４１Ａ～５４１Ｄが形成する矩形領域の外側に隣接する領域（例えば、図面中下側の隣接領域）に、ＦＤ変換ゲイン切替トランジスタＦＤＧが配置された構造を有する。各画素５４１Ａ～５４１Ｄ間は、例えば、画素分離部１１７で分離されている。
　２行×２列に配列する画素５４１Ａ～５４１ＤそれぞれのフローティングディフュージョンＦＤは、第１変形例と同様に、第２基板２００の配線層２００Ｔに形成された配線を介して相互に接続されている（図４参照）。
　ｓｕｂＦＤ容量ＳＦＤを形成する平行板電極１４１は、第１変形例と同様に、１つの画素共有ユニット５３９を構成する４つの画素５４１Ａ～５４１Ｄで共有される。この平行板電極１４１は、第１変形例と同様に、第１基板１００の配線層１００Ｔにおける各画素５４１Ａ～５４１Ｄの各種コンタクトが配置されていない領域、例えば、隣接する画素共有ユニット５３９の境界部分に配置される。
　９．８．３　第３変形例
　図６４は、第３変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。図６４に示すように、第３変形例では、画素共有ユニット５３９ごとに２行×２列に配列する画素５４１Ａ～５４１Ｄが形成する矩形領域の中央付近（中央であってもよい）に、ＦＤ変換ゲイン切替トランジスタＦＤＧが配置された構造を有する。各画素５４１Ａ～５４１Ｄ間は、例えば、画素分離部１１７で分離されている。
　２行×２列に配列する画素５４１Ａ～５４１ＤそれぞれのフローティングディフュージョンＦＤは、第１変形例と同様に、第２基板２００の配線層２００Ｔに形成された配線を介して相互に接続されている（図４参照）。
　ｓｕｂＦＤ容量ＳＦＤを形成する平行板電極１４１は、例えば、第１変形例と同様に、１つの画素共有ユニット５３９を構成する４つの画素５４１Ａ～５４１Ｄで共有される。
　この平行板電極１４１は、例えば、画素５４１Ａ～５４１Ｄが形成する矩形領域の中央から外れた領域（例えば、隣接する画素共有ユニット５３９の境界に近接する領域（境界上を含んでもよい））に配置される。
　ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインと平行板電極１４１とは、このドレインに接続されたｓｕｂＦＤコンタクトＦＤＧＤＣ及び第１基板１００の配線層１００Ｔに形成された配線３２３を介して接続される。
　配線３２３は、例えば、ｓｕｂＦＤコンタクトＦＤＧＤＣから、各画素５４１Ａ～５４１Ｄの上方を迂回するように引き回されて、平行板電極１４１に接続している。
　９．８．４　第４変形例
　図６５は、第４変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。図６５に示すように、第４変形例では、画素共有ユニット５３９ごとに１行×２列に配列する画素５４１Ａ及び５４１Ｂが形成する矩形領域の外側に隣接する領域（例えば、図面中下側の隣接領域）に、ＦＤ変換ゲイン切替トランジスタＦＤＧが配置された構造を有する。各画素５４１Ａ及び５４１Ｂ間は、例えば、画素分離部１１７で分離されている。
　１行×２列に配列する画素５４１Ａ及び５４１ＢそれぞれのフローティングディフュージョンＦＤは、上述した変形例と同様に、第２基板２００の配線層２００Ｔに形成された配線を介して相互に接続されている。
　ｓｕｂＦＤ容量ＳＦＤを形成する平行板電極１４１は、画素回路２１０と同様、１つの画素共有ユニット５３９を構成する２つの画素５４１Ａ及び５４１Ｂで共有される。この平行板電極１４１は、第１基板１００の配線層１００Ｔにおける各画素５４１Ａ及び５４１Ｂの各種コンタクトが配置されていない領域、例えば、隣接する画素共有ユニット５３９の境界部分に配置される。
　９．８．５　第５変形例
　図６６は、第５変形例に係る第１基板における半導体層の主面の平面レイアウト例を示す模式図である。図６６に示すように、第５変形例では、画素共有ユニット５３９ごとに１行×２列に配列する画素５４１Ａ及び５４１Ｂが形成する矩形領域の中央、すなわち、画素５４１Ａと画素５４１Ｂとで挟まれた領域に、ＦＤ変換ゲイン切替トランジスタＦＤＧが配置された構造を有する。各画素５４１Ａ及び５４１Ｂ間は、例えば、画素分離部１１７で分離されている。
　１行×２列に配列する画素５４１Ａ～５４１ＤそれぞれのフローティングディフュージョンＦＤは、上述した変形例と同様に、第２基板２００の配線層２００Ｔに形成された配線を介して相互に接続されている。
　ｓｕｂＦＤ容量ＳＦＤを形成する平行板電極１４１は、画素回路２１０と同様、１つの画素共有ユニット５３９を構成する２つの画素５４１Ａ及び５４１Ｂで共有される。この平行板電極１４１は、第１基板１００の配線層１００Ｔにおける各画素５４１Ａ及び５４１Ｂの各種コンタクトが配置されていない領域、例えば、隣接する画素共有ユニット５３９の境界部分に配置される。
　ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインと平行板電極１４１とは、第３変形例と同様に、このドレインに接続されたｓｕｂＦＤコンタクトＦＤＧＤＣ及び第１基板１００の配線層１００Ｔに形成された配線３２３を介して接続される。
　配線３２３は、例えば、ｓｕｂＦＤコンタクトＦＤＧＤＣから、各画素５４１Ａ及び５４１Ｂの上方を迂回するように引き回されて、平行板電極１４１に接続している。
　以上のように、１つの画素回路２１０を複数の画素５４１で共有する場合にも、第１例～第７例で説明したように、ＦＤ容量Ｃを切り替えるための容量性素子を適宜配置することが可能である。
　その他の構成、動作及び効果は、上述した第１例～第７例又は第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．９　第９例
　上述した第１例～第８例では、画素アレイ部５４０に行列状に配列する複数の単位画素５４５から行ごとに画素信号を読み出す、いわゆるローリングシャッタ方式に対して好適な各単位画素５４５の回路構成、レイアウト構造及び断面構造について例を挙げて説明した。これに対し、第９例では、画素アレイ部５４０の全単位画素から一斉に画素信号を読み出す、いわゆるグローバルシャッタ方式に対して好適な各単位画素の回路構成、レイアウト構造及び断面構造について、例を挙げて説明する。
　９．９．１　回路構成例
　図６７は、第９例に係る単位画素の概略構成例を示す回路図である。図６７に示すように、第９例に係る単位画素６４５は、例えば、第１例において図３８を用いて説明した構成と同様の構成において、画素５４１が画素６４１に置き換えられた構成を有する。
　画素６４１は、画素５４１と同様の構成において、フォトダイオードＰＤのカソードと転送トランジスタＴＲとの間に、ゲートトランジスタＴＲＸのソース・ドレインが接続された構成を有する。ゲートトランジスタＴＲＸのドレインと転送トランジスタＴＲのソースとを接続する配線には、容量素子としてのメモリＭＥＭが接続されている。したがって、フォトダイオードＰＤで発生した光電変換による電荷は、一旦、ゲートトランジスタＴＲＸを介してメモリＭＥＭに保持された後、転送トランジスタＴＲを介してフローティングディフュージョンＦＤへ転送される。
　また、フォトダイオードＰＤのカソードは、オーバフローゲートトランジスタＯＦＧを介して電源線ＶＤＤにも接続されている。非蓄積期間中にフォトダイオードＰＤに発生した余分な電荷は、このオーバフローゲートトランジスタＯＦＧを介してオーバフローディフュージョンＯＦＤに転送された後、電源線ＶＤＤへ排出される。
　９．９．２　各層の平面レイアウト例
　図６８は、第９例に係る第１基板の半導体層の平面レイアウト例を示す模式図であり、図６９は、第９例に係る第２基板の半導体層の平面レイアウト例を示す模式図であり、図７０は、第９例に係る第２基板の配線層の平面レイアウト例を示す模式図である。また、図７１は、図６８及び図６９におけるＤ－Ｄ面の構造例を示す断面図である。
　図６８に示すように、半導体層１００Ｓでは、第１例～第８例と同様に、各単位画素６４５が設けられる画素領域が画素分離部１１７で区画されている。
　半導体層１００Ｓの各画素領域には、単位画素６４５のうちの画素６４１が配置されている。また、半導体層１００Ｓには、画素回路２１０におけるＦＤ変換ゲイン切替トランジスタＦＤＧも配置されている。
　具体的には、フォトダイオードＰＤが形成されるｐウェル層１１５と隣接するように、オーバフローゲートトランジスタＯＦＧのゲート電極ＯＦＧＭと、ゲートトランジスタＴＲＸのゲート電極ＴＲＸＭと、転送トランジスタＴＲのゲート電極ＴＲＭと、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート電極ＦＤＧＭとが配置されている。
　なお、図６８において、拡散領域５０１～５０５は、各画素トランジスタのソース／ドレインとして機能する領域である。また、図６８では、転送トランジスタＴＲのドレイン及びＦＤ変換ゲイン切替トランジスタＦＤＧのソースとして機能する拡散領域５０４が、フローティングディフュージョンＦＤとしての機能も果たしている。したがって、図６８に示す構成では、拡散領域５０４に接続されたＦＤコンタクトＦＤＣが、ＦＤ転送ソースコンタクトＦＤＧＳＣと兼用されている。
　オーバフローゲートＯＦＧを構成するゲート電極ＯＦＧＭのドレイン側には窪みが設けられており、この窪みの部分がオーバフローディフュージョンＯＦＤを構成する。そして、オーバフローゲートＯＦＧのドレインとして機能する拡散領域５０１には、第３基板３００まで貫通して行駆動信号線５４２に接続するＯＦＧコンタクトＯＦＧＤＣが接続されている。
　図６９に示すように、半導体層２００Ｓの各画素領域では、リセットトランジスタＲＳＴと増幅トランジスタＡＭＰと選択トランジスタＳＥＬとが一列に配置されている。なお、図６９において、拡散領域６１１～６１４は、各画素トランジスタのソース／ドレインとして機能する領域である。拡散領域６１２は、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのドレインとを兼用している。
　図７０に示すように、配線層２００Ｔには、第１基板１００からの各種コンタクトを第３基板３００へ接続するためのパッド６２０～６２９が設けられている。
　また、配線層２００Ｔには、ｓｕｂＦＤコンタクトＦＤＧＤＣとしても機能するＦＤコンタクトＦＤＣを増幅トランジスタＡＭＰのゲート電極ＡＭＰＭに接続された増幅ゲートコンタクトＡＭＰＣに接続するための配線６３０も配置されている。
　このような構成において、ゲートトランジスタＴＲＸのゲート電極ＴＲＸＭの下方に位置する半導体層１００Ｓに形成された拡散領域５３１は、メモリＭＥＭとして機能する。フォトダイオードＰＤに発生した電荷は、この拡散領域５３１に一時保持された後、転送トランジスタＴＲを介してフローティングディフュージョンＦＤへ転送される。
　９．９．３　効果
　以上のように、第１例～第８例で例示したｓｕｂＦＤ容量ＳＦＤの構造は、グローバルシャッタ方式の構造に対しても適用することが可能である。
　それにより、例えば、第１基板１００におけるフォトダイオードＰＤ及びフローティングディフュージョンＦＤや、第２基板２００における画素回路２１０を構成する各種トランジスタ（以下、画素トランジスタという）等の専有面積に与える影響を抑制しつつ、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となるため、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となる。その結果、状況に応じてより良好な画質の画像データを生成することが可能となる。
　なお、第９例では、上述したように、画素共有構造を有しない場合を例示したが、これに限定されず、画素共有構造を有する場合に対しても上記構成を適用することが可能である。
　その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．第３の実施形態
　次に、第３の実施形態について、図面を参照して詳細に説明する。本実施形態では、上述した第２の実施形態とは異なる構成にて、ＦＤ容量Ｃを切り替えるためのｓｕｂＦＤ容量ＳＦＤを付加する場合について、幾つか例を挙げて説明する。
　なお、以下の各例では、１つの画素共有ユニット５３９が２行×２列の画素ユニットを２つ備える場合、すなわち、各画素共有ユニット５３９が合計８つの画素５４１を備える場合を例示する。
　また、以下の各例では、画素回路２１０が、第２の実施形態の第７例において図５９を用いて説明した、ＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとが増幅トランジスタＡＭＰのゲートに対して並列に接続された構造を有する場合をベースとするが、これに限定されず、第１の実施形態又は第２の実施形態の他の例で説明したような、ＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとが増幅トランジスタＡＭＰのゲートに対して直列に接続された構造の画素回路２１０に対しても、同様に適用することが可能である。
　さらに、以下の各例に係る単位画素の回路構成は、例えば、図５９及び図４を用いて説明した構成から容易に相当することが可能であるため、その詳細な説明を省略する。その他、以下の説明において、上述した第１又は第２の実施形態と同様の構成及び動作については、それを引用することで、その重複する説明を省略する。
　１０．１　第１例
　第１例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、配線容量を用いる場合を例示する。図７２は、第１例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図７３は、図７２におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。なお、図７３において、拡散領域８０１は、リセットトランジスタＲＳＴのドレインであり、拡散領域８０２は、リセットトランジスタＲＳＴ及びＦＤ変換ゲイン切替トランジスタＦＤＧのソースであり、拡散領域８０３は、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである。
　図７２及び図７３に示すように、第１例では、第２基板２００の配線層２００Ｔに、ｓｕｂＦＤ容量ＳＦＤを形成するｓｕｂＦＤ配線８１０が設けられている。ｓｕｂＦＤ配線８１０は、第２基板２００の半導体層２００Ｓに設けられたＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである拡散領域８０３に接続されている。
　ｓｕｂＦＤ配線８１０は、例えば、第２基板２００の基板厚方向と列方向とに広がりを持つ平板状の部材であってもよい。また、ｓｕｂＦＤ配線８１０には、例えば、タングステン（Ｗ）などの金属材料を用いることができる。ただし、これに限定されず、種々の導電性材料が用いられてよい。
　このような構成とすることで、例えば、第１基板１００におけるフォトダイオードＰＤ及びフローティングディフュージョンＦＤや、第２基板２００における画素トランジスタ等の専有面積に与える影響を抑制しつつ、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となる。
　それにより、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．２　第２例
　第２例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、ゲート容量を用いる場合を例示する。図７４は、第２例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図７５は、図７４におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。
　図７４及び図７５に示すように、第２例では、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである拡散領域８０３が、配線層２００Ｔに形成されたビア配線８２１及び配線８２２、並びに、配線層２００Ｔから第１基板の配線層１００Ｔまで貫通するビア配線８２３を介して、半導体層１００Ｓ上にゲート絶縁膜を介して配置されたゲート電極８２０に接続されている。
　ゲート電極８２０は、例えば、半導体層１００Ｓを他方の電極とした容量性素子として機能する。
　このように、第２基板２００の半導体層２００Ｓに設けられたＦＤ変換ゲイン切替トランジスタＦＤＧのドレインを、第１基板１００の半導体層１００Ｓまで引回し、その先にゲート容量を設けた構成とすることで、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となる。
　それにより、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となるため、状況に応じてより良好な画質の画像データを生成することが可能となる。
　なお、ゲート電極８２０は必須の構成ではなく、省略されてもよい。その場合でも、ビア配線８２３が半導体層１００Ｓを他方の電極とした容量性素子として機能し得る。その他の構成、動作及び効果は、上述した第１例又は実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．３　第３例
　第３例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、第１例とは異なる構成の配線容量を用いる場合を例示する。図７６は、第３例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図７７は、図７６におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。
　図７６及び図７７に示すように、第３例では、第２例と同様に、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである拡散領域８０３が、配線層２００Ｔに形成されたビア配線８３３及び配線８３４、並びに、配線層２００Ｔから第１基板の配線層１００Ｔまで貫通するビア配線８３５を介して、半導体層１００Ｓ上に絶縁膜を介して配置されたｓｕｂＦＤ配線８３１に接続されている。
　このように、第２基板２００の半導体層２００Ｓに設けられたＦＤ変換ゲイン切替トランジスタＦＤＧのドレインを第１基板１００の半導体層１００Ｓまで引回したその先に接続する容量性素子を、配線容量とすることも可能である。それにより、第２例と同様に、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となるため、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となる。その結果、状況に応じてより良好な画質の画像データを生成することが可能となる。
　また、第３例では、接地線ＧＮＤが、配線層２００Ｔから第１基板の配線層１００Ｔまで貫通するビア配線８３６を介して、半導体層１００Ｓ上に絶縁膜を介して配置されたｓｕｂＦＤ配線８３２に接続されている。このように、ｓｕｂＦＤ配線８３１に対して、接地されたｓｕｂＦＤ配線８３２を近接させることで、ｓｕｂＦＤ容量ＳＦＤをより大きくすることが可能である。
その他の構成、動作及び効果は、上述した第１例、第２例又は実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．４　第４例
　第４例では、ｓｕｂＦＤ容量ＳＦＤを形成する容量性素子として、拡散容量を用いる場合を例示する。図７８は、第４例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図７９は、図７８におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。
　図７８及び図７９に示すように、第４例では、第２例において図７４及び図７５を用いて説明した構成と同様の構成において、ゲート電極８２０が、拡散容量を形成するＮ＋型半導体領域８４１及びＰ＋型半導体領域８４２に置き換えられている。すなわち、第４例では、ｓｕｂＦＤ容量ＳＦＤとしての容量性素子として、第１導電型を備える第１半導体領域（例えば、Ｎ＋型半導体領域８４１に相当）と、第１半導体領域と接触し、第１導電型とは反対の第２導電型を備える第２半導体領域（例えば、Ｐ＋型半導体領域８４２に相当）とから構成された拡散容量が用いられている。
　Ｎ＋型半導体領域８４１及びＰ＋型半導体領域８４２は、半導体層１００Ｓに形成された拡散領域であってよく、ビア配線８２３、配線８２２及びビア配線８２１を介して、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインである拡散領域８０３に接続されている。
　このように、第２基板２００の半導体層２００Ｓに設けられたＦＤ変換ゲイン切替トランジスタＦＤＧのドレインを第１基板１００の半導体層１００Ｓまで引回したその先に接続する容量性素子を、拡散容量とすることも可能である。それにより、第２例及び第３例と同様に、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲート容量よりも大きな容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となるため、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、広いダイナミックレンジと高いＳ／Ｎ比とを実現することが可能となる。その結果、状況に応じてより良好な画質の画像データを生成することが可能となる。
　その他の構成、動作及び効果は、上述した第１例～第３例又は実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．５　第５例
　例えば、行方向に隣接する画素５４１同士を同時に読み出さないという読出し動作上の制約がある場合、上述した第１例～第４例で例示したｓｕｂＦＤ容量ＳＦＤの構成は、行方向に隣接する画素共有ユニット５３９間で供給することが可能である。そこで、第５例では、第２例で例示した構造をベースとし、行方向に隣接する画素共有ユニット５３９間でｓｕｂＦＤ容量ＳＦＤを共有する場合について説明する。
　図８０は、第５例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図８１は、図８０におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。
　図８０及び図８１に示すように、第５例では、第２例において図７４及び図７５を用いて説明した構成と同様の構成において、隣接する画素共有ユニット５３９間で、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレイン同士が連続する１つの拡散領域８５３で構成されている。そして、この拡散領域８５３が、ビア配線８２１、配線８２２及びビア配線８２３を介して、半導体層１００Ｓ上のゲート電極８２０（ゲート容量）に接続されている。
　このように、隣接する画素共有ユニット５３９間でｓｕｂＦＤ容量ＳＦＤを共有する構成とすることで、１つのｓｕｂＦＤ容量ＳＦＤの専有面積を拡大することが可能となる。それにより、より大容量のｓｕｂＦＤ容量ＳＦＤを追加することが可能となるため、フォトダイオードＰＤの受光面積や画素トランジスタの特性等に与える影響を抑制しつつ、より広いダイナミックレンジとより高いＳ／Ｎ比とを実現することが可能となる。その結果、状況に応じてより良好な画質の画像データを生成することが可能となる。
　なお、図８０に示すように、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインを構成する拡散領域８５３に加え、増幅トランジスタＡＭＰのドレインを構成する拡散領域８５４が、隣接する画素共有ユニット５３９間で連続する構成とすることも可能である。
　その他の構成、動作及び効果は、上述した第１例～第４例又は実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．６　第６例
　第５例では、隣接する画素共有ユニット５３９間でｓｕｂＦＤ容量ＳＦＤを共有するための他の構造について、例を挙げて説明する。なお、第６例では、第５例と同様に、第２例で例示した構造をベースとし、行方向に隣接する画素共有ユニット５３９間でｓｕｂＦＤ容量ＳＦＤを共有する場合について説明する。
　図８２は、第６例に係る第２基板における半導体層の主面の平面レイアウト例を示す模式図である。図８３は、図８２におけるＥ－Ｅ面の撮像装置の構造例を示す断面図である。
　図８２及び図８３に示すように、第６例では、ｓｕｂＦＤ容量ＳＦＤを共有する隣接画素共有ユニット５３９間の一部に、半導体層２００Ｓを貫通する貫通孔８６４が設けられている。この貫通孔８６４は、例えば、行方向に隣接するＦＤ変換ゲイン切替トランジスタＦＤＧのドレイン間に配置されてよい。すなわち、第６例では、ｓｕｂＦＤ容量ＳＦＤを共有する画素共有ユニット５３９において、互いに隣接する切替トランジスタＦＤＧのソース間が、貫通孔８６４により分断されている。
　各画素共有ユニット５３９におけるＦＤ変換ゲイン切替トランジスタＦＤＧのドレインは、ビア配線８２１及び配線８２２と、貫通孔８６４内を通るビア配線８２３とを介して、第１基板１００の半導体層１００Ｓ上まで引き回されている。
　このように、半導体層２００Ｓに貫通孔８６４を設け、ビア配線８２３を貫通孔８６４内に通すことで、ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインを半導体層１００Ｓ上まで引き回さす配線の長さを短くすることが可能となる。
　その他の構成、動作及び効果は、上述した第１例～第５例又は実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１１．変形例
　なお、上述した実施形態のうちのいくつかでは、第２基板２００に関し、画素回路２１０を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬが同じ半導体層２００Ｓに形成される例が示されているが、このような構成に限定されない。例えば、上記トランジスタのうち、少なくとも１つのトランジスタが第２基板２００の半導体層２００Ｓに形成され、残りのトランジスタが第１基板１００の半導体層１００Ｓ及び第２基板２００の半導体層２００Ｓとは異なる新たな基板（以下、第４基板とする）の半導体層に形成されてもよい。以下、説明の明確化のため、第４基板の符号を４００とし、その半導体層の符号を４００Ｓとする。
　第４基板４００は、例えば、第２基板２００と同様の層構造を備えてもよい。すなわち、第４基板４００は、半導体層４００Ｓに配線層（以下、この配線層の符号を４００Ｔとする）が積層された構造を備えてもよい。
　第４基板４００は、例えば、第２基板２００における第１基板１００とは反対側の面に接合される。第２基板２００がフェイスダウン状態（半導体層２００Ｓの素子形成面を第１基板１００に向けた状態）で第１基板１００に接合されている場合、第２基板２００が備える各種回路と第４基板４００が備える各種回路との電気的な接続には、例えば、第２基板２００の半導体層２００Ｓを貫通する貫通配線が用いられてよい。一方、第２基板２００がフェイスアップ状態（半導体層２００Ｓの素子形成面とは反対側の面を第１基板１００に向けた状態）で第１基板１００に接合されている場合、第２基板２００が備える各種回路と第４基板４００が備える各種回路との電気的な接続には、例えば、第２基板２００の配線層２００Ｔの上面に形成された例えば銅製のパッドと、第４基板４００の配線層４００Ｔの上面に形成された例えば銅製のパッドとを接合する、いわゆるＣｕ－Ｃｕ接合などが用いられてもよい。ただし、両者間の電気的な接続は、上記構成に限定されず、種々の構成により実現されてよい。
　このように第１基板１００と第２基板２００と第４基板４００と（場合によっては、第３基板３００が最上層に追加されてもよい）が接合された積層構造では、一例として、第２基板２００の半導体層２００Ｓに増幅トランジスタＡＭＰが形成され、第４基板４００の半導体層４００ＳにリセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬが形成された構成とすることも可能である。
　なお、画素回路２１０を構成することのできるトランジスタの配置を目的の１つとして追加される基板（上記例では第４基板４００）は、１つ限定されない。例えば、さらにもう１つの基板を追加して、この新たな基板に画素回路２１０を構成することのできるトランジスタのうちの少なくとも１つを配置してもよい。又は、画素回路２１０を構成することのできるトランジスタの種類数と同数の基板を第２基板２００の代わりに設け、各基板に同種類のトランジスタを配置する構成とすることも可能である。
　このように、画素回路２１０を構成することのできるトランジスタが配置される基板を複数とすることで、基板の積層方向から見て、１つの画素回路２１０が占める面積を縮小したり、画素回路２１０を構成することのできるトランジスタやフォトダイオードＰＤのサイズを大きくしたりことが可能となる。それにより、チップサイズの小型化や高解像度化などの効果を得ることが可能となる。また、例えば増幅トランジスタＡＭＰの占有面積を拡大することで、ノイズ低減効果を期待することもできる。
　１２．適用例
　図８４は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
　上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro　Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図８５は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはその制御部）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　１３．応用例
［応用例１］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図８６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図８６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図８７は、撮像部１２０３１の設置位置の例を示す図である。
　図８７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図８７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
［応用例２］
　図８８は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図８８では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図８９は、図８８に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。さらに、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。さらにまた、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　行列状に配列する複数の光電変換部を備える第１基板と、
　前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路を備える第２基板と、
　前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板と、
　を備え、
　前記画素回路は、
　　前記光電変換部で発生した電荷を蓄積する電荷蓄積部と、
　　前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタと、
　　前記電荷蓄積部の容量を切り替える切替トランジスタと、
　を含む
　固体撮像装置。
（２）
　前記画素回路は、容量性素子をさらに含み、
　前記切替トランジスタは、前記容量性素子と前記増幅トランジスタのゲートとの接続を切り替えることで、前記電荷蓄積部の前記容量を切り替える
　前記（１）に記載の固体撮像装置。
（３）
　前記容量性素子は、配線である前記（２）に記載の固体撮像装置。
（４）
　前記容量性素子は、ＭＯＳ（Metal　Oxide　Semiconductor）キャパシタである前記（２）に記載の固体撮像装置。
（５）
　前記容量性素子は、平行平板コンデンサである前記（２）に記載の固体撮像装置。
（６）
　前記平行平板コンデンサを構成する一方の電極は、前記第２基板の一部である前記（５）に記載の固体撮像装置。
（７）　前記容量性素子は、ゲート容量である前記（２）に記載の固体撮像装置。
（８）
　前記容量性素子は、第１導電型を備える第１半導体領域と、前記第１半導体領域と接触し、前記第１導電型とは反対の第２導電型を備える第２半導体領域とからなる拡散容量である前記（２）に記載の固体撮像装置。
（９）
　前記容量性素子は、
　前記切替トランジスタのドレインに接続された第１容量性素子と、
　前記第１基板の半導体層に接続された第２容量性素子と、
　を含む前記（２）～（８）の何れか１項に記載の固体撮像装置。
（１０）
　前記第２容量性素子の一部は、前記行列状に配列する前記複数の光電変換部の境界部分にまで延在する前記（９）に記載の固体撮像装置。
（１１）
　前記切替トランジスタは、前記第２基板に配置されている前記（２）～（１０）の何れか１項に記載の固体撮像装置。
（１２）
　前記切替トランジスタは、前記第１基板に配置されている前記（２）～（１０）の何れか１項に記載の固体撮像装置。
（１３）
　前記画素回路は、前記電荷蓄積部に蓄積された前記電荷を放出するリセットトランジスタをさらに含み、
　前記リセットトランジスタと前記切替トランジスタとは、前記増幅トランジスタのゲートに対して並列に接続されている
　前記（２）～（１２）の何れか１項に記載の固体撮像装置。
（１４）
　前記画素回路は、前記電荷蓄積部に蓄積された前記電荷を放出するリセットトランジスタをさらに含み、
　前記リセットトランジスタと前記切替トランジスタとは、前記増幅トランジスタのゲートに対して直接に接続されている
　前記（２）～（１２）の何れか１項に記載の固体撮像装置。
（１５）
　前記画素回路を複数備え、
　前記複数の光電変換部は、近接する２以上の光電変換部を１つのユニットとし、当該ユニットごとに１つの前記画素回路を共有し、
　前記容量性素子は、隣接する前記ユニットの境界部分に配置される
　前記（２）～（１４）の何れか１項に記載の固体撮像装置。
（１６）
　前記容量性素子は、隣接する前記ユニット間で共有される前記（１５）に記載の固体撮像装置。
（１７）
　前記容量性素子は、複数の前記ユニットのうちの第１ユニット及び第２ユニットで共有され、
　前記第１ユニットに含まれる前記２以上の光電変換部が共有する第１画素回路に含まれる前記切替トランジスタと、前記第２ユニットに含まれる前記２以上の光電変換部が共有する第２画素回路に含まれる前記切替トランジスタとは、互いのソースを共有する
　前記（１６）に記載の固体撮像装置。
（１８）
　前記容量性素子は、複数の前記ユニットのうちの第１ユニット及び第２ユニットで共有され、
　前記第１ユニットに含まれる前記２以上の光電変換部が共有する第１画素回路に含まれる第１切替トランジスタと、前記第２ユニットに含まれる前記２以上の光電変換部が共有する第２画素回路に含まれる第２切替トランジスタとは、前記第２基板の半導体層において隣接して配置され、
　前記半導体層は、前記第１切替トランジスタと前記第２切替トランジスタとの間で分断されている
　前記（１６）に記載の固体撮像装置。
（１９）
　前記光電変換部それぞれに発生した電荷を放出するオーバフローゲートトランジスタと、
　前記光電変換部それぞれに発生した電荷を一時蓄積するメモリと、
　前記メモリに蓄積された前記電荷の前記電荷蓄積部への転送を制御する転送トランジスタと、
　をさらに備える前記（２）～（１８）の何れか１項に記載の固体撮像装置。
（２０）
　前記第１基板は、第１半導体層と前記第１半導体層に積層された第１配線層とを含み、
　前記第２基板は、第２半導体層と前記第２半導体層に積層された第２配線層とを含み、
　前記容量性素子は、前記第２配線層に配置される
　前記（２）～（１９）の何れか１項に記載の固体撮像装置。
（２１）
　前記第１基板は、第１半導体層と前記第１半導体層に積層された第１配線層とを含み、
　前記第２基板は、第２半導体層と前記第２半導体層に積層された第２配線層とを含み、
　前記容量性素子は、前記第１配線層に配置される
　前記（２）～（１９）の何れか１項に記載の固体撮像装置。
（２２）
　前記第１基板と前記第２基板との接合及び前記第２基板と前記第３基板との接合のうち少なくとも一方は、銅製のパッド同士の接合による基板接合である前記（１）～（２１）の何れか１項に記載の固体撮像装置。
（２３）
　固体撮像装置と、
　前記固体撮像装置から出力された信号を処理する信号処理回路と、
　を備え、
　前記固体撮像装置は、
　　行列状に配列する複数の光電変換部を備える第１基板と、
　　前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路を備える第２基板と、
　　前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板と、
　を備え、
　前記画素回路は、
　　前記光電変換部で発生した電荷を蓄積する電荷蓄積部と、
　　前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタと、
　　前記電荷蓄積部の容量を切り替える切替トランジスタと、
　を含む
　電子機器。
　１　撮像装置
　７　撮像システム
　１００　第１基板
　１００Ｓ、２００Ｓ　半導体層
　１００Ｔ、２００Ｔ　配線層
　１１１　絶縁膜
　１１２　固定電荷膜
　１１３　第１ピニング領域
　１１４　ｎ型半導体領域
　１１５　ｐウェル層
　１１６　第２ピニング領域
　１１７　画素分離部
　１１７Ａ　遮光膜
　１１７Ｂ　絶縁膜
　１１８、２１８　ＶＳＳコンタクト領域
　１１９、１２３、２２２　層間絶縁膜
　１２０、１２１　パッド部
　１２０Ｅ、１２１Ｅ、ＴＧＶ　貫通電極
　１２２、２２１　パッシベーション膜
　１２４　接合膜
　１４１、１４２、１５１　平行板電極
　１３２、１３３、１４３、１５２、２３１～２３６、２４１、５０１～５０５、５３１、６１１～６１４、８０１～８０３、８５３　拡散領域
　２００　第２基板
　２０１、２０２、２０３、２０４、３０１、３０２、３０３、３０４　コンタクト部
　２１０　画素回路
　２１２　絶縁領域
　２１３　素子分離領域
　２１８Ｖ　接続部
　２２０　素子分離領域
　２３０　素子形成領域
　３００　第３基板
　３１１～３１３、３１５、３１７～３１９、６２０～６２９　パッド
　３１４、８１０、８３１、８３２　ｓｕｂＦＤ配線
　３１６、３２１、３２２、６３０、８２２、８３４　配線
　４０１　受光レンズ
　５３９　画素共有ユニット
　５４１、５４１Ａ～５４１Ｄ、６４１　画素
　５４３　垂直信号線
　５４５、６４５　単位画素
　８２０　ゲート電極
　８２１、８２３、８３３、８３５、８３６　ビア配線
　８４１　Ｎ＋型半導体領域
　８４２　Ｐ＋型半導体領域
　８６４　貫通孔
　ＡＭＰ　増幅トランジスタ
　ＦＤ　フローティングディフュージョン
　ＦＤＧ　ＦＤ変換ゲイン切替トランジスタ
　ＭＥＭ　メモリ
　ＭＯＳＭ　ゲート電極
　ＯＦＧ　オーバフローゲートトランジスタ
　ＰＤ　フォトダイオード
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　ＳＦＤ　ｓｕｂＦＤ容量
　ＴＧ　転送ゲート
　ＴＲ　転送トランジスタ
　ＴＲＸ　ゲートトランジスタ

Claims (20)

  1. 　行列状に配列する複数の光電変換部を備える第１基板と、
    　前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路を備える第２基板と、
    　前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板と、
    　を備え、
    　前記画素回路は、
    　　前記光電変換部で発生した電荷を蓄積する電荷蓄積部と、
    　　前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタと、
    　　前記電荷蓄積部の容量を切り替える切替トランジスタと、
    　を含む
    　固体撮像装置。
  2. 　前記画素回路は、容量性素子をさらに含み、
    　前記切替トランジスタは、前記容量性素子と前記増幅トランジスタのゲートとの接続を切り替えることで、前記電荷蓄積部の前記容量を切り替える
    　請求項１に記載の固体撮像装置。
  3. 　前記容量性素子は、配線である請求項２に記載の固体撮像装置。
  4. 　前記容量性素子は、ＭＯＳ（Metal　Oxide　Semiconductor）キャパシタである請求項２に記載の固体撮像装置。
  5. 　前記容量性素子は、平行平板コンデンサである請求項２に記載の固体撮像装置。
  6. 　前記平行平板コンデンサを構成する一方の電極は、前記第２基板の一部である請求項５に記載の固体撮像装置。
  7. 　前記容量性素子は、ゲート容量である請求項２に記載の固体撮像装置。
  8. 　前記容量性素子は、第１導電型を備える第１半導体領域と、前記第１半導体領域と接触し、前記第１導電型とは反対の第２導電型を備える第２半導体領域とからなる拡散容量である請求項２に記載の固体撮像装置。
  9. 　前記容量性素子は、
    　前記切替トランジスタのドレインに接続された第１容量性素子と、
    　前記第１基板の半導体層に接続された第２容量性素子と、
    　を含む請求項２に記載の固体撮像装置。
  10. 　前記第２容量性素子の一部は、前記行列状に配列する前記複数の光電変換部の境界部分にまで延在する請求項９に記載の固体撮像装置。
  11. 　前記切替トランジスタは、前記第２基板に配置されている請求項２に記載の固体撮像装置。
  12. 　前記画素回路は、前記電荷蓄積部に蓄積された前記電荷を放出するリセットトランジスタをさらに含み、
    　前記リセットトランジスタと前記切替トランジスタとは、前記増幅トランジスタのゲートに対して並列に接続されている
    　請求項２に記載の固体撮像装置。
  13. 　前記画素回路を複数備え、
    　前記複数の光電変換部は、近接する２以上の光電変換部を１つのユニットとし、当該ユニットごとに１つの前記画素回路を共有し、
    　前記容量性素子は、隣接する前記ユニットの境界部分に配置される
    　請求項２に記載の固体撮像装置。
  14. 　前記容量性素子は、隣接する前記ユニット間で共有される請求項１３に記載の固体撮像装置。
  15. 　前記容量性素子は、複数の前記ユニットのうちの第１ユニット及び第２ユニットで共有され、
    　前記第１ユニットに含まれる前記２以上の光電変換部が共有する第１画素回路に含まれる前記切替トランジスタと、前記第２ユニットに含まれる前記２以上の光電変換部が共有する第２画素回路に含まれる前記切替トランジスタとは、互いのソースを共有する
    　請求項１４に記載の固体撮像装置。
  16. 　前記光電変換部それぞれに発生した電荷を放出するオーバフローゲートトランジスタと、
    　前記光電変換部それぞれに発生した電荷を一時蓄積するメモリと、
    　前記メモリに蓄積された前記電荷の前記電荷蓄積部への転送を制御する転送トランジスタと、
    　をさらに備える請求項２に記載の固体撮像装置。
  17. 　前記第１基板は、第１半導体層と前記第１半導体層に積層された第１配線層とを含み、
    　前記第２基板は、第２半導体層と前記第２半導体層に積層された第２配線層とを含み、
    　前記容量性素子は、前記第２配線層に配置される
    　請求項２に記載の固体撮像装置。
  18. 　前記第１基板は、第１半導体層と前記第１半導体層に積層された第１配線層とを含み、
    　前記第２基板は、第２半導体層と前記第２半導体層に積層された第２配線層とを含み、
    　前記容量性素子は、前記第１配線層に配置される
    　請求項２に記載の固体撮像装置。
  19. 　前記第１基板と前記第２基板との接合及び前記第２基板と前記第３基板との接合のうち少なくとも一方は、銅製のパッド同士の接合による基板接合である請求項１に記載の固体撮像装置。
  20. 　固体撮像装置と、
    　前記固体撮像装置から出力された信号を処理する信号処理回路と、
    　を備え、
    　前記固体撮像装置は、
    　　行列状に配列する複数の光電変換部を備える第１基板と、
    　　前記第１基板の第１面に接合され、前記光電変換部それぞれで発生した電荷に基づく画素信号を生成する画素回路を備える第２基板と、
    　　前記第２基板における前記第１基板が接合された第２面と反対側の第３面に接合され、前記画素回路により生成された前記画素信号に対して所定の処理を実行する周辺回路を備える第３基板と、
    　を備え、
    　前記画素回路は、
    　　前記光電変換部で発生した電荷を蓄積する電荷蓄積部と、
    　　前記電荷蓄積部に蓄積された前記電荷の電荷量に応じた電圧値の前記画素信号を生成する増幅トランジスタと、
    　　前記電荷蓄積部の容量を切り替える切替トランジスタと、
    　を含む
    　電子機器。
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