WO2022210917A1 - 撮像素子および撮像装置 - Google Patents

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WO2022210917A1
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pixel
control
signal output
unit
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PCT/JP2022/016113
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奏太 中西
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株式会社ニコン
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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    • H—ELECTRICITY
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    • H01L27/144—Devices controlled by radiation
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    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Definitions

  • the present invention relates to an imaging device and an imaging device.
  • Patent document 1 Japanese Patent Application Laid-Open No. 2006-49361
  • an imaging device comprises: a first substrate having a plurality of pixel blocks each arranged in a row direction and a column direction and including at least one pixel; and a plurality of control blocks including a conversion unit for converting a signal output from a pixel into a digital signal, and a through electrode unit for outputting the signal converted into a digital signal by the conversion unit. and a second substrate.
  • an imaging device includes the above imaging element.
  • FIG. 4 is a diagram showing an outline of an imaging device 400;
  • FIG. An example of a specific configuration of the pixel unit 110 is shown.
  • An example of the circuit configuration of the pixel 112 is shown.
  • An example of a more specific configuration of the control circuit section 210 is shown.
  • An example of a more specific configuration of the control block 220 is shown.
  • An example of a more specific configuration of the image processing unit 310 is shown.
  • An example of a more specific configuration of the processing block 320 is shown.
  • FIG. 3 is a diagram for explaining an example of a wiring method of the imaging element 400;
  • FIG. 3 is a schematic diagram showing an arrangement relationship of a plurality of control blocks 220;
  • 3 is a schematic diagram showing an arrangement relationship of a plurality of processing blocks 320;
  • FIG. 10 is a diagram for explaining an example of a wiring method of the imaging element 800 using the control block 620; 6 is a schematic diagram showing an arrangement relationship of a plurality of control blocks 620; FIG. Further, an example of a specific configuration of another control block 640 is shown.
  • FIG. 6 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 640;
  • An example of a specific configuration of still another control block 660 is shown.
  • FIG. 6 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 640; 4 is a schematic diagram showing the details of the arrangement of through electrodes 62.
  • FIG. 4 is a schematic diagram showing the details of the arrangement of through electrodes 62.
  • FIG. 2 is a block diagram showing a configuration example of an imaging device 500 according to an embodiment;
  • the X-axis and the Y-axis are orthogonal to each other, and the Z-axis is orthogonal to the XY plane.
  • the XYZ axes constitute a right-handed system.
  • a direction parallel to the Z-axis may be referred to as a stacking direction of the imaging elements.
  • the terms "upper” and “lower” are not limited to vertical directions in the direction of gravity. These terms refer only to relative directions in the Z-axis direction.
  • the arrangement in the X-axis direction is described as a "row” and the arrangement in the Y-axis direction is described as a "column,” but the matrix direction is not limited to this.
  • FIG. 1 is a diagram showing an overview of the imaging device 400.
  • the imaging element 400 images a subject.
  • the imaging device 400 generates image data of a captured subject.
  • the imaging device 400 includes a first substrate 100 , a second substrate 200 and a third substrate 300 . As shown in FIG. 1, the first substrate 100 is laminated on the second substrate 200 . Also, the second substrate 200 is laminated on the third substrate 300 .
  • the first substrate 100 has a pixel section 110 . Light is incident on the pixel unit 110 .
  • the pixel unit 110 outputs pixel signals based on incident light.
  • the first substrate 100 is sometimes called a pixel chip.
  • the second substrate 200 has a control circuit section 210 and a peripheral circuit section 230 .
  • the second substrate 200 may be called a processing circuit chip.
  • the control circuit section 210 of this example is arranged at a position facing the pixel section 110 on the second substrate 200 .
  • the control circuit unit 210 outputs control signals for controlling driving of the pixel unit 110 to the pixel unit 110 .
  • a pixel signal output from the pixel unit 110 is also input to the control circuit unit 210 .
  • the control circuit unit 210 performs signal processing on pixel signals. For example, the control circuit unit 210 performs processing for converting analog signals into digital signals. Specifically, the control circuit unit 210 performs a process of converting an input pixel signal into a digital signal.
  • the control circuitry 210 may perform other signal processing. Examples of other signal processing include noise reduction processing such as analog or digital CDS (Correlated Double Sampling).
  • the peripheral circuit section 230 controls driving of the control circuit section 210 .
  • the peripheral circuit section 230 is arranged around the control circuit section 210 on the second substrate 200 .
  • the peripheral circuit section 230 may be electrically connected to the first substrate 100 to control driving of the pixel section 110 .
  • the peripheral circuit section 230 of this example is arranged along the two opposing sides of the second substrate 200, but the arrangement method of the peripheral circuit section 230 is not limited to this example.
  • the third board 300 has an image processing section 310 and a peripheral circuit section 330 .
  • the third substrate 300 may be called an image processing chip.
  • the peripheral circuit section 330 of this example is arranged along two sides facing each other of the third substrate 300, but the arrangement method of the peripheral circuit section 330 is not limited to this example.
  • the image processing section 310 of this example is arranged at a position facing the control circuit section 210 on the third substrate 300 .
  • the control circuit unit 210 performs image processing on the pixel signals output by the control circuit unit 210 .
  • the structure of the imaging element 400 may be of a backside illumination type or a frontside illumination type.
  • FIG. 2 shows an example of a specific configuration of the pixel unit 110.
  • FIG. In this example, an enlarged view of a pixel section 110 and a pixel block 120 provided in the pixel section 110 is shown.
  • the pixel section 110 has a plurality of pixel blocks 120 arranged side by side along the row and column directions.
  • the pixel unit 110 of this example has M ⁇ N (M and N are natural numbers) pixel blocks 120 . This example illustrates the case where M is equal to N, but M and N may be different.
  • a pixel block 120 has at least one pixel 112 .
  • the pixel block 120 of this example has m ⁇ n (m and n are natural numbers) pixels 112 .
  • pixel block 120 has 16 ⁇ 16 pixels 112 .
  • the number of pixels 112 corresponding to the pixel block 120 is not limited to this. This example illustrates the case where m is equal to n, but m may be different from n.
  • a pixel block 120 has a plurality of pixels 112 connected to a common control line in the row direction.
  • each pixel 112 of pixel block 120 is connected to a common control line so as to be set to the same exposure time.
  • n pixels 112 arranged in the row direction are connected by a common control line.
  • a plurality of pixel blocks 120 may be set to different exposure times. That is, each pixel 112 of the pixel block 120 has the same exposure time, but other pixel blocks 120 may have different exposure times. For example, when the pixels 112 of the pixel block 120 are connected by a common control line in the row direction, the pixels 112 of the other pixel blocks 120 are commonly connected by different control lines.
  • the pixel block 120 is arranged corresponding to a control block 220 which will be described later. In this embodiment, one pixel block 120 is arranged for one control block 220 .
  • the pixel 112 has a photoelectric conversion function of converting light into charge.
  • the pixels 112 accumulate photoelectrically converted charges.
  • the m pixels 112 are arranged side by side along the column direction and connected to a common signal line 122 .
  • the m pixels 112 are arranged in n columns in the row direction in the pixel block 120 .
  • the pixel block 120 is a collection of multiple pixels 112 connected by a common control line. Also, the pixel block 120 can be said to be the minimum circuit unit of a plurality of pixels 112 for which the same exposure time is set.
  • FIG. 3 shows an example of the circuit configuration of the pixel 112.
  • FIG. The pixel 112 includes a photoelectric conversion unit 104 , a transfer unit 123 , a discharge unit 124 , a reset unit 126 and a pixel output unit 127 .
  • the pixel output section 127 has an amplification section 128 and a selection section 129 .
  • the transfer section 123, the discharge section 124, the reset section 126, the amplification section 128, and the selection section 129 are described as N-channel FETs, but the type of transistor is not limited to this.
  • the photoelectric conversion unit 104 has a photoelectric conversion function of converting light into charge.
  • the photoelectric conversion unit 104 accumulates photoelectrically converted charges.
  • the photoelectric conversion unit 104 is, for example, a photodiode.
  • the transfer unit 123 transfers the charges accumulated in the photoelectric conversion unit 104 to the storage unit 125 .
  • the transfer unit 123 is an example of a transfer gate that transfers charges of the photoelectric conversion unit 104 .
  • the transfer section 123 as a gate, the photoelectric conversion section 104 as a source, and the storage section 125 as a drain constitute a so-called transfer transistor.
  • a gate terminal of the transfer unit 123 is connected to a local transfer control line for each pixel block 120 for inputting the control signal ⁇ TX1.
  • the discharge unit 124 discharges the charge accumulated in the photoelectric conversion unit 104 to the power supply wiring supplied with the power supply voltage VDD.
  • a gate terminal of the discharge section 124 is connected to a local discharge control line for each pixel block 120 for inputting the discharge control signal ⁇ TX2.
  • the discharge unit 124 discharges the charge of the photoelectric conversion unit 104 to the power supply wiring to which the power supply voltage VDD is supplied. may be discharged.
  • the charge from the photoelectric conversion unit 104 is transferred to the storage unit 125 by the transfer unit 123 .
  • the accumulation unit 125 is an example of floating diffusion (FD).
  • the reset unit 126 discharges the charge of the storage unit 125 to the power supply wiring supplied with the predetermined power supply voltage VDD.
  • a gate terminal of the reset section 126 is connected to a global reset control line over a plurality of pixel blocks 120 for inputting a reset control signal ⁇ RST.
  • the pixel output section 127 outputs a signal based on the potential of the accumulation section 125 to the signal line 122 .
  • the pixel output section 127 has an amplification section 128 and a selection section 129 .
  • the amplifying unit 128 has a gate terminal connected to the storage unit 125 , a drain terminal connected to a power supply line supplied with the power supply voltage VDD, and a source terminal connected to the drain terminal of the selection unit 129 .
  • the selection unit 129 controls electrical connections between the pixels 112 and the signal lines 122 .
  • a pixel signal is output from the pixel 112 to the signal line 122 .
  • a gate terminal of the selection unit 129 is connected to a global selection control line over a plurality of pixel blocks 120 for inputting the selection control signal ⁇ SEL.
  • a source terminal of the selector 129 is connected to the load current source 121 .
  • the load current source 121 supplies current to the signal line 122 .
  • the load current source 121 may be provided on the first substrate 100 or may be provided on the second substrate 200 .
  • any of the charge accumulated in the photoelectric conversion unit 104, the charge transferred to the accumulation unit 125, and the signal based on the potential of the accumulation unit 125, or these may be collectively referred to as a pixel signal.
  • the pixel 112 includes at least one photoelectric conversion unit 104 and a pixel output unit 127 or the like as a reading unit that reads out image signals from the at least one photoelectric conversion unit 104 to the signal line 122 . It can be said that the pixel 112 is the minimum unit of a circuit that outputs pixel signals forming an image to the signal line 122 .
  • FIG. 4 shows an example of a more specific configuration of the control circuit section 210.
  • the control circuit section 210 has control blocks 220 arranged side by side along the row direction and the column direction.
  • the control circuit section 210 of this example has M ⁇ N control blocks 220 .
  • the control blocks 220 are arranged at positions corresponding to the pixel blocks 120, respectively.
  • the control block 220 and the pixel block 120 are arranged to overlap each other when viewed from the stacking direction of the first substrate 100 and the second substrate 200 .
  • the areas of the control block 220 and the pixel block 120 may be substantially the same including margins between adjacent blocks.
  • FIG. 5 shows an example of a more specific configuration of the control block 220.
  • the control block 220 controls driving of the corresponding pixel block 120 .
  • control block 220 controls the exposure time of pixel block 120 .
  • the control block 220 has a processing circuit such as an AD converter, and processes the signal output from the pixel block 120 .
  • the control block 220 converts the analog pixel signal output from the corresponding pixel block 120 into a digital signal.
  • the control block 220 of this example includes the pixel drive section 20 , the junction section 30 , the conversion section 40 , the signal output section 50 , the local I/O, and the through electrode region 60 .
  • the pixel drive unit 20 controls exposure of the plurality of pixels 112 and drives the plurality of pixels 112 .
  • Pixel driver 20 generates a signal for controlling the exposure time of pixel 112 .
  • the pixel driving section 20 controls the exposure time for each pixel block 120 by adjusting at least one of the start timing and the end timing of exposure.
  • the pixel drive section 20 is electrically connected to the plurality of pixels 112 .
  • the pixel driving section 20 selects and drives an arbitrary pixel 112 from the plurality of pixels 112 .
  • the pixel driving section 20 is arranged at a position corresponding to the m pixels 112 arranged in the column direction. Since the imaging device 400 can set the exposure time for each pixel block 120 according to the intensity of incident light, the dynamic range can be expanded.
  • the bonding section 30 bonds the first substrate 100 and the second substrate 200 together.
  • the junction section 30 inputs the pixel signal input from the first substrate 100 to the signal conversion section 40 .
  • the junction section 30 is provided corresponding to n pixels 112 arranged in the row direction, and inputs pixel signals to the signal conversion section 40 for each column.
  • the conversion unit 40 digitally converts the analog signal output by the pixel unit 110 .
  • the conversion unit 40 of this example converts an analog pixel signal into a digital signal.
  • the conversion unit 40 sequentially digital-converts the analog signals from the m pixels 112 arranged in the column direction.
  • the conversion unit 40 parallelly converts the analog signals from the pixels 112 arranged in n columns in the row direction into digital signals. This can be said to be a so-called column ADC method for one pixel block 120 .
  • the signal output unit 50 receives the digital signal from the conversion unit 40 .
  • the signal output section 50 temporarily stores the digital signal.
  • the signal output unit 50 may have a latch circuit for storing digital signals.
  • the local I/O 70 is an interface that controls signal input/output of the control block 220 .
  • the local I/O 70 outputs digital pixel signals temporarily stored in the signal output section 50 to the image processing section 310 through the through electrodes 62, which will be described later.
  • the through electrode region 60 has a through electrode 62 and its prohibited area 61 .
  • the through electrode 62 is also called TSV.
  • the through electrode 62 is electrically connected to the image processing section 310 of the third substrate 300 and forms part of a path for outputting signals to the image processing section 310 .
  • the prohibited area 61 is provided adjacent to the through electrode 62 and is an area in which elements (for example, transistors) other than the through electrode 62 are not arranged.
  • the region in which the through electrode 62 is provided is sometimes called a first region, and the prohibited region 61 is sometimes called a second region.
  • a thick line in the drawing indicates the well separation band 72 .
  • the well isolation band 72 is provided to electrically separate adjacent circuits, such as different voltages, from each other.
  • a well isolation band 72 may be provided between the circuit handling analog signals and the circuit handling digital signals.
  • the pixel drive section 20, junction section 30 and conversion section 40 mainly handle analog signals
  • the signal output section 50, local I/O 70 and through electrode region 60 mainly handle digital signals.
  • the pixel driving section 20 is arranged vertically from the top side to the bottom side along the left side.
  • the junction section 30 and the conversion section 40 are arranged in order from the top side to the bottom with the well separation band 72 interposed therebetween.
  • a signal output section 50 is arranged below the conversion section 40 with a well isolation band 72 interposed therebetween, and a local I/O 70 and a through electrode region 60 are arranged below and to the right of the signal output section 50 .
  • the through electrode 62 of the through electrode area 60 is arranged in the lower right corner of the control block 220 and is covered with the forbidden area 61 on the top and left.
  • one control block may be provided for N pixel blocks 120 (N is a natural number equal to or greater than 2).
  • the N pixel blocks 120 corresponding to one pixel block are sometimes called a pixel block group.
  • one control block 220 may be provided with two pixel blocks 120 arranged side by side in the column direction as one pixel block group. In this case, the control block 220 may control the exposure time for each pixel block 120 .
  • control block 220 can be said to be the minimum unit of a circuit electrically connected to at least one pixel block 120 and controlling the pixels 112 of the at least one pixel block 120 .
  • FIG. 6 shows an example of a more specific configuration of the image processing unit 310.
  • the image processing unit 310 has processing blocks 320 arranged side by side along the row direction and the column direction.
  • the image processing unit 310 of this example has M ⁇ N processing blocks 320 .
  • the processing blocks 320 are arranged at positions corresponding to the control blocks 220, respectively.
  • the processing block 320 and the control block 220 are arranged at positions where the second substrate 200 and the third substrate 300 are overlapped when viewed in the stacking direction.
  • the areas of the processing block 320 and the control block 220 may be substantially the same including margins between adjacent blocks.
  • FIG. 7 shows an example of a more specific configuration of the processing block 320.
  • the processing block 320 image-processes the pixel signal digitally converted by the corresponding control block 220 .
  • the processing block 320 performs image processing such as data interpolation and compression on the pixel signals output from the control block 220 .
  • image processing such as compression reduces the data amount of pixel signals output to the through electrodes 62 .
  • the processing block 320 of this example includes a local I/O 370 , a through electrode region 360 , a signal input section 322 , a processing section 324 and a signal output section 326 .
  • the local I/O 370 is an interface that controls the signal input/output of the processing block 320 concerned.
  • the local I/O 370 inputs digital pixel signals from the control block 220 through a through electrode 362, which will be described later.
  • the through electrode region 360 has a through electrode 362 and a prohibited region 361 thereof.
  • the penetrating electrode region 360, the penetrating electrode 362, and the prohibited region 361 are the same as the penetrating electrode region 60, the penetrating electrode 62, and the prohibited region 61 of the control block 220, so the description thereof is omitted.
  • the signal input unit 322 receives digital signals from the control block 220 via the through electrodes 62 and 362 .
  • the signal input section 322 temporarily stores a digital signal.
  • the signal input section 322 may have a latch circuit for storing digital signals.
  • the processing unit 324 performs image processing on the digital signal temporarily stored in the signal input unit 322 .
  • the processing unit 324 performs image processing such as data interpolation and compression on the pixel signals output from the control block 220 and stored in the signal input unit 322 .
  • the processing unit 324 outputs the image-processed signal to the signal output unit 326 .
  • the signal output unit 326 receives the signal from the processing unit 324 and temporarily stores it.
  • the signal output section 326 may have a latch circuit for storing the digital signal.
  • the signal output unit 326 further outputs the temporarily stored signal to the outside of the processing block 320 .
  • the through electrodes 362 and the prohibited areas 361 are provided at positions corresponding to the through electrodes 362 and the prohibited areas 361 of the corresponding control block 220 .
  • the through electrodes 62 and 362 are arranged at positions where the second substrate 200 and the third substrate 300 overlap when viewed in the stacking direction.
  • the prohibited areas 61 and 361 are arranged at positions where the second substrate 200 and the third substrate 300 overlap when viewed in the stacking direction.
  • the through electrode regions 60 and 360 are arranged at positions where the second substrate 200 and the third substrate 300 overlap each other when viewed from the stacking direction.
  • the signal input section 322 and the local I/O 370 are also arranged at positions corresponding to the signal output section 50 and the local I/O 70 of the corresponding control block 220 . However, they do not have to be arranged at corresponding positions.
  • FIG. 8 is a diagram for explaining an example of a wiring method for the imaging element 400.
  • the peripheral circuit section 230 of the second substrate 200 has a global driving section 234 and an ADC setting section 236 .
  • the global drive unit 234 is connected to reset control lines 143 and selection control lines 145 that output signals to the respective pixel blocks 120 .
  • the global driving section 234 supplies a reset control signal ⁇ RST to the plurality of pixel blocks 120 through the reset control line 143 and supplies a selection control signal ⁇ SEL through the selection control line 145 .
  • the global driver 234 supplies a transfer selection control signal ⁇ TXSEL to the plurality of control blocks 220 via the transfer selection control line 147 .
  • a transfer selection control signal ⁇ TXSEL is supplied from the global driver 234 to the control block 220 in order to control the exposure time of each pixel block 120 .
  • the control block 220 supplied with the transfer selection control signal ⁇ TXSEL outputs the transfer selection control signal ⁇ TXSEL to the corresponding pixel block 120 .
  • the pixel block 120 determines whether to input the transfer selection control signal ⁇ TXSEL to the pixels 112 as the transfer control signal ⁇ TX1 or the discharge control signal ⁇ TX2. Accordingly, the input of the transfer control signal ⁇ TX1 or the discharge control signal ⁇ TX2 to the pixel 112 is skipped.
  • the control block 220 extends the exposure time by skipping the transfer control signal ⁇ TX1. Further, when the transfer control signal ⁇ TX1 determines the exposure start time, the control block 220 can shorten the exposure time by skipping the transfer control signal ⁇ TX1. Thus, the exposure time of the pixel block 120 can be adjusted by the transfer selection control signal ⁇ TXSEL. The same is true when the discharge control signal ⁇ TX2 determines the start time or end time of exposure.
  • the reset control line 143 , the selection control line 145 and the transfer selection control line 147 are globally wired, that is, provided commonly to the plurality of pixel blocks 120 .
  • the reset control line 143, the selection control line 145, and the transfer selection control line 147 of this example are wired across the pixel section 110 in the row direction.
  • the reset control line 143, the selection control line 145, and the transfer selection control line 147 may be wired across the pixel section 110 in the column direction.
  • the reset control line 143 is connected to the gate terminal of the reset section 126 of the pixel block 120 and supplies the reset control signal ⁇ RST.
  • the selection control line 145 is connected to the gate terminal of the selection section 129 of the pixel block 120 and supplies the selection control signal ⁇ SEL.
  • the transfer selection control line 147 is connected to each of the plurality of control blocks 220 and supplies the transfer selection control signal ⁇ TXSEL to the pixel driving section 20 .
  • the global driving unit 234 in this example outputs the transfer selection control signal ⁇ TXSEL from the second substrate 200 to the first substrate 100 , but does not supply the transfer selection control signal ⁇ TXSEL to the first substrate 100 but to the control block 220 .
  • ⁇ TXSEL may be output.
  • the transfer selection control line 147 is provided on the second substrate 200 .
  • the ADC setting section 236 is connected to the conversion sections 40 of the plurality of control blocks 220 by a common signal line 237 . It can be said that the signal line 237 is also a global signal line.
  • the ADC setting section 236 sets gain, offset, settling time, resolution, and the like in the conversion section 40 .
  • the transfer control line 141 and the discharge control line 142 which are local control lines from the pixel driving section 20 of the control block 220 are connected to the pixel block 120 .
  • the transfer control line 141 of this example is connected to the gate terminal of the transfer section 123 provided in the pixel block 120 .
  • the transfer control line 141 supplies the transfer control signal ⁇ TX1 output from the pixel drive section 20 to the pixel block 120 .
  • the discharge control line 142 in this example is connected to the gate terminal of the discharge section 124 provided in the pixel block 120 .
  • the discharge control line 142 supplies the pixel block 120 with the discharge control signal ⁇ TX2 output from the pixel driving section 20 .
  • the joint 30 is connected to the signal line 122 and the power line 130 .
  • Junction 30 is connected to a ground line 132 set to a reference potential VGND.
  • the junction section 30 outputs the pixel signal to the corresponding conversion section 40 .
  • n conversion units 40 are provided in the row direction.
  • the ground line 132 is set to a predetermined reference potential VGND.
  • the ground line 132 of this example is wired across the first substrate 100 in the row direction.
  • a plurality of bumps 152 are provided on the bonding surfaces where the first substrate 100 and the second substrate 200 are bonded to each other.
  • the bumps 152 of the first substrate 100 are aligned with the bumps 152 of the second substrate 200 .
  • the plurality of bumps 152 facing each other are bonded and electrically connected by pressurizing the first substrate 100 and the second substrate 200 or the like.
  • the imaging device 400 of this example controls the exposure time for each pixel block 120 by changing the timing of at least one of the transfer section 123 and the discharge section 124 using local control lines. By combining local control lines and global control lines, the imaging device 400 can realize exposure time control with fewer control lines.
  • the signal output section 50 of the control block 220 is connected to the signal input section 322 of the corresponding processing block 320 by the through electrodes 62 and 362 . This allows signals to be sent and received between the control block 220 and the processing block 320 .
  • a peripheral circuit section 330 arranged on the third substrate 300 is connected to a plurality of processing blocks 320 by global signal lines 352 .
  • the peripheral circuit unit 330 reads, for example, image-processed pixel signals from each of the plurality of processing blocks 320 . Further, the peripheral circuit section 330 outputs the read pixel signals to the I/O section 160 of the first substrate 100 via the signal line 354 , the through electrodes 364 and 64 , the signal line 238 , the bumps 152 and the signal line 162 .
  • the second substrate 200 and the third substrate 300 are electrically connected by through electrodes 62 , 64 , 362 and 364 .
  • the joint may be physically reinforced.
  • FIG. 9 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 220.
  • FIG. The example of FIG. 9 shows four control blocks 220a, 220b, 220c, and 220d adjacent to each other.
  • through electrodes 62a, 62b, 62c and 62d are arranged in the center of the four control blocks 220a, 220b, 220c and 220d.
  • the prohibited areas 61a, 61b, 61c and 61d are arranged so as to surround the through electrodes 62a, 62b, 62c and 62d.
  • the through electrode regions of the four control blocks 220a, 220b, 220c, and 220d are adjacent to each other. According to this arrangement, the through electrode area can be made smaller as a whole compared to the case where the through electrodes are arranged apart from each other.
  • the circuits of the control blocks 220a and 220b adjacent in the X direction are arranged symmetrically.
  • the conversion section 40a of the control block 220a and the conversion section 40b of the control block 220b adjacent to the control block 220a in the X direction are adjacent in the X direction.
  • the circuits of the control blocks 220a and 220c adjacent in the Y direction are arranged vertically symmetrically.
  • the through electrode region of the control block 220a (that is, the through electrode 62a and the forbidden region 61a) and the through electrode region of the control block 220c that is adjacent to the control block 220a in the Y direction (that is, the through electrode 62c and the forbidden region 61c) are In the Y direction, it is arranged between the conversion section 40a of the control block 220a and the conversion section 40c of the control block 220c.
  • the arrangement of the circuit is symmetrical, and wiring in the circuit, the direction of signal flow, the order of input and output, and the like need not be symmetrical.
  • circuits having similar functions are adjacent to each other between adjacent control blocks 220, it is possible to omit the well separation band and improve the area efficiency.
  • control blocks 220a, 220b, 220c, and 220d are repeatedly arranged in the same arrangement in the X direction and the Y direction.
  • This repeating unit is sometimes called a unit circuit group.
  • control blocks 220 that are adjacent across repeating units, that is, between unit circuit groups through electrode regions 60 are separated from each other by regions where other elements are provided.
  • a control block having the same arrangement as that of control block 220a is adjacent to the +X side of control block 220b.
  • the through electrode regions are not adjacent to each other between them, and there are regions in which other elements such as local I/O and pixel driving units are provided.
  • FIG. 10 is a schematic diagram showing the arrangement relationship of a plurality of processing blocks 320.
  • FIG. 10 In the example of FIG. 10, four adjacent processing blocks 320a, 320b, 320c and 320d are shown corresponding to the four adjacent control blocks 220a, 220b, 220c and 220d of FIG.
  • through electrodes 362a, 362b, 362c and 362d are arranged in the center of the four processing blocks 320a, 320b, 320c and 320d.
  • the prohibited areas 61a, 61b, 61c and 61d are arranged so as to surround the through electrodes 62a, 62b, 62c and 62d.
  • the through electrode regions of the four processing blocks 320a, 320b, 320c, and 320d are adjacent to each other. According to this arrangement, the through electrode area can be made smaller as a whole compared to the case where the through electrodes are arranged apart from each other.
  • the circuits of the processing blocks 320a and 320b adjacent in the X direction are arranged symmetrically.
  • the processing section 324a of the processing block 320a and the processing section 324b of the processing block 320b adjacent to the processing block 320a in the X direction are adjacent in the X direction.
  • the circuits of the processing blocks 320a and 320c adjacent in the Y direction are arranged vertically symmetrically.
  • the arrangement of the circuit is symmetrical, and wiring in the circuit, the direction of signal flow, the order of input and output, and the like need not be symmetrical.
  • the processing blocks 320 are repeatedly arranged in the same arrangement in the X direction and the Y direction.
  • FIG. 11 shows an example of a specific configuration of another control block 620.
  • FIG. In the control block 620 the same reference numerals are given to the same components as in the control block 220 of FIG. 5, and the description thereof will be omitted.
  • a control circuit 80 is provided in the control block 620 instead of the pixel driving section 20 of the control block 220 .
  • the control circuit 80 mainly controls the control block 620 .
  • a function similar to the local I/O 70 of the control block 220 is also provided in the area of the control circuit 80 .
  • the control circuit 80 is arranged vertically from the upper side along the left side.
  • the junction portion 30 and the conversion portion 40 are arranged in order from the upper side to the -Y side with the well isolation band 72 interposed therebetween.
  • a signal output section 50 is arranged below the conversion section 40 with a well isolation band 72 interposed therebetween.
  • a through electrode region 60 is arranged along the lower side from the right side to the left side below the signal output section 50 and the control circuit 80 . be done.
  • the through electrode 62 of the through electrode area 60 is arranged along the lower side of the control block 620 and is covered with the prohibited area 61 .
  • FIG. 12 is a diagram for explaining an example of a wiring method for the imaging element 800 using the control block 620.
  • FIG. 12 the same reference numerals are given to the same configurations as in FIG. 8, and the description thereof will be omitted.
  • the peripheral circuit section 603 has a global drive section 634.
  • the global driver 634 supplies the transfer control signal ⁇ TX1 and the discharge control signal ⁇ TX2 to the pixel block 120 through the transfer control line 141 and the discharge control line 142 in addition to the function of the global drive unit 234 in FIG.
  • the transfer control line 141 and the discharge control line 142 are global wirings commonly connected to the plurality of pixel blocks 120 . Therefore, exposure control is performed globally for the entire pixel unit 110 .
  • the peripheral circuit section 603 does not have the ADC setting section 236 of the peripheral circuit section 230. Instead, a control circuit 80 is provided for each of the control blocks 620 .
  • This control circuit 80 also has the function of the ADC setting section 236 .
  • FIG. 13 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 620.
  • FIG. The example of FIG. 13 shows four control blocks 620a, 620b, 620c, and 620d adjacent to each other.
  • through electrodes 62a, 62b, 62c and 62d are arranged in the center of all four control blocks 620a, 620b, 620c and 620d.
  • the prohibited areas 61a, 61b, 61c and 61d are arranged so as to surround the through electrodes 62a, 62b, 62c and 62d.
  • the through electrode regions of the four control blocks 620a, 620b, 620c, and 620d are adjacent to each other. According to this arrangement, the through electrode area can be made smaller as a whole compared to the case where the through electrodes are arranged apart from each other.
  • the circuits of the control blocks 620a and 620b adjacent in the X direction are arranged symmetrically.
  • the circuits of the control blocks 620a and 620c adjacent in the Y direction are arranged vertically symmetrically.
  • the arrangement of the circuit is symmetrical, and wiring in the circuit, the direction of signal flow, the order of input and output, and the like need not be symmetrical.
  • the area efficiency can be improved by omitting the well isolation band.
  • the control circuit section 610 is configured by repeatedly disposing the control blocks 620 in the same arrangement in the X direction and the Y direction using these four control blocks 620a, 620b, 620c, and 620d as units.
  • the through electrode regions 60 are adjacent to each other between the control blocks 620 that are adjacent in the X direction across the repeating unit.
  • a control block having the same layout as control block 620a is adjacent to the right side of control block 620b.
  • the through electrode regions are also adjacent to each other between them. Thereby, the area efficiency can be further improved.
  • FIG. 14 shows an example of a specific configuration of yet another control block 640.
  • FIG. 14 shows an example of a specific configuration of yet another control block 640.
  • the control block 640 differs from the control block 620 in that the control circuit 80 extends from the upper side to the lower side of the control block 640 .
  • FIG. 15 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 640.
  • FIG. The example of FIG. 15 shows four control blocks 640a, 640b, 640c, and 640d adjacent to each other.
  • through electrodes 62a, 62b, 62c and 62d are arranged in the center of all four control blocks 640a, 640b, 640c and 640d.
  • the prohibited areas 61a, 61b, 61c and 61d are arranged so as to surround the through electrodes 62a, 62b, 62c and 62d.
  • the through electrode regions of the four control blocks 640a, 640b, 640c, and 640d are adjacent to each other. According to this arrangement, the through electrode area can be made smaller as a whole compared to the case where the through electrodes are arranged apart from each other.
  • the circuits of the control blocks 640a and 640b adjacent in the X direction are arranged symmetrically to form the control circuit section 610.
  • the circuits of the control blocks 640a and 640c adjacent in the Y direction are arranged vertically symmetrically.
  • the arrangement of the circuit is symmetrical, and wiring in the circuit, the direction of signal flow, the order of input and output, and the like need not be symmetrical.
  • the area efficiency can be improved by omitting the well isolation band.
  • control block 640 is repeatedly arranged in the same arrangement in the X direction and the Y direction to form the control circuit section 630. Between the control blocks 640 adjacent across the repeating unit, the through electrode regions 60 are separated from each other by the control circuit 80 . On the other hand, the control circuits 80 of four control blocks 640 vertically adjacent to each other are adjacent to each other. Therefore, it can be said that the degree of freedom in designing the control circuit 80 is increased.
  • FIG. 16 shows an example of a specific configuration of yet another control block 660.
  • FIG. In the control block 660 the same reference numerals are given to the same components as in the control block 620 of FIG. 11, and the description thereof will be omitted.
  • the junction portion 30, the conversion portion 40, the well isolation band 72, the control circuit 80, and the through electrode region 60 are arranged in order from the upper side to the lower side, and extend from the left side to the right side.
  • the through electrode 62 of the through electrode region 60 extends from the left side to the right side on the lower side of the control block 620 and is covered with the prohibited area 61 .
  • FIG. 17 is a schematic diagram showing the arrangement relationship of a plurality of control blocks 640.
  • FIG. The example of FIG. 17 shows four control blocks 660a, 660b, 660c, and 660d adjacent to each other.
  • through electrodes 62a, 62b, 62c and 62d are arranged in the center of all four control blocks 660a, 660b, 660c and 660d.
  • the prohibited areas 61a, 61b, 61c and 61d are arranged so as to surround the through electrodes 62a, 62b, 62c and 62d.
  • the through electrode regions of the four control blocks 660a, 660b, 660c, and 660d are adjacent to each other. According to this arrangement, the through electrode area can be made smaller as a whole compared to the case where the through electrodes are arranged apart from each other.
  • control blocks 660a and 660c adjacent in the Y direction are arranged vertically symmetrically. However, it is sufficient that the arrangement of the circuit is symmetrical, and wiring in the circuit, the direction of signal flow, the order of input and output, and the like need not be symmetrical. As a result, since circuits having similar functions are adjacent to each other between adjacent control blocks 660, the area efficiency can be improved by omitting the well isolation band.
  • two control blocks 660a and 660c adjacent in the Y direction are used as units, and the control blocks 660 are repeatedly arranged in the same arrangement in the X direction and the Y direction to form the control circuit section 650. . That is, two control blocks 660a and 660c adjacent in the Y direction form a unit circuit group.
  • the through electrode regions 60 are adjacent to each other between the control blocks 660 that are adjacent in the X direction across the repeating unit.
  • the through electrode regions are adjacent to each other even between the control blocks 660a and 620b. Thereby, the area efficiency can be further improved.
  • FIG. 18 is a schematic diagram showing the details of the arrangement of the through electrodes 62.
  • FIG. 18 shows the arrangement of the through electrodes 62 in the arrangement relationship of the plurality of control blocks 220 in FIG.
  • each of the control blocks 220a, 220b, 220c and 220d has one through electrode 62a, 62b, 62c and 62d.
  • the through electrode 62d has an in-plane signal line 65d and a connection portion 66d for connecting the signal line 65d to another circuit. The same applies to other through electrodes 62a, 62b, and 62c.
  • the through electrode 62a is used to transmit and receive a signal of the corresponding control block 220a to and from the image processing section 310.
  • through electrodes 62 b , 62 c , 62 d are used to transmit and receive signals of corresponding control blocks 220 b , 220 c , 220 d to and from image processing section 310 . This allows signals from the control blocks 220a, 220b, 220c, 220d to be sent to and received from the image processor 310 simultaneously and/or independently of each other.
  • the through electrodes 62a, 62b, 62c, 62d may be shared by the control blocks 220a, 220b, 220c, 220d.
  • the control blocks 220b, 220c and 220d may use the through electrodes 62a, 62b, 62c and 62d in a time division manner.
  • each of the control blocks 220a, 220b, 220c, and 220d may have two or more through electrodes 62a, 62b, 62c, and 62d.
  • FIG. 19 is a schematic diagram showing the details of the arrangement of the through electrodes 62.
  • FIG. 19 shows the arrangement of the through electrodes 62 in the arrangement relationship of the plurality of control blocks 220 in FIG.
  • one through electrode 62 is provided for four control blocks 220a, 220b, 220c, and 220d. That is, one through electrode 62 is provided for each unit circuit group.
  • control blocks 220a, 220b, 220c, and 220d may use the through electrodes 62 in a time division manner. According to the example of FIG. 19, it is sufficient to dispose the through electrodes in a number smaller than the number of control blocks, so that the through electrode region 60 can be made smaller and the area efficiency can be further improved. Note that the number of shared through electrodes 62 is not limited to one, and may be two or three.
  • the discharge section 124 of the pixel 112 may be omitted.
  • the transfer unit 123 may also be omitted, but in that case the storage unit 125 will not have a floating diffusion function, and the storage unit 125 and the pixel output unit 127 may be shared with other pixels.
  • the pixel 112 may be configured with a plurality of photoelectric conversion units 104 and first transfer units 123 . Adjacent means being arranged side by side, and includes cases where they are in contact with each other and cases where they are not necessarily in contact.
  • FIG. 20 is a block diagram showing a configuration example of the imaging device 500 according to the embodiment.
  • the imaging apparatus 500 includes an imaging device 400, a system control unit 501, a driving unit 502, a photometry unit 503, a work memory 504, a recording unit 505, a display unit 506, a driving unit 514, and an imaging lens 520.
  • an imaging device 400 is provided will be described, but an imaging device 800 may be provided instead.
  • the photographing lens 520 guides the subject light flux incident along the optical axis OA to the imaging device 400 .
  • the photographing lens 520 is composed of a plurality of optical lens groups, and forms an image of subject light flux from a scene in the vicinity of its focal plane.
  • the imaging lens 520 may be an interchangeable lens that can be attached to and detached from the imaging device 500 . Note that FIG. 20 represents the photographing lens 520 by a single virtual lens arranged near the pupil.
  • the drive unit 514 drives the photographing lens 520 .
  • the drive unit 514 moves the optical lens group of the taking lens 520 to change the focus position.
  • the driving unit 514 may drive the iris diaphragm in the photographing lens 520 to control the light amount of the subject light flux incident on the imaging device 400 .
  • the drive unit 502 has a control circuit that executes charge accumulation control such as timing control and area control of the imaging element 400 according to instructions from the system control unit 501 . Further, the operation unit 508 receives instructions from the photographer using a release button or the like.
  • the imaging device 400 transfers the pixel signal to the image processing section 511 of the system control section 501 .
  • the image processing unit 511 generates image data by performing various image processing using the work memory 504 as a workspace. For example, when generating image data in the JPEG file format, compression processing is executed after a color video signal is generated from the signal obtained in the Bayer array.
  • the generated image data is recorded in the recording unit 505, converted into a display signal, and displayed on the display unit 506 for a preset time.
  • the photometry unit 503 detects the luminance distribution of the scene prior to a series of shooting sequences for generating image data.
  • the photometry unit 503 includes, for example, an AE sensor with approximately one million pixels.
  • a calculation unit 512 of the system control unit 501 receives the output of the photometry unit 503 and calculates the brightness for each area of the scene.
  • the calculation unit 512 determines the shutter speed, aperture value, and ISO sensitivity according to the calculated luminance distribution.
  • the photometry unit 503 may also be used by the image sensor 400 .
  • the calculation unit 512 also executes various calculations for operating the imaging device 500 .
  • the drive unit 502 may be partially or wholly mounted on the imaging device 400 .
  • a part of the system control unit 501 may be mounted on the imaging device 400 .
  • the imaging element 800 may be used instead of the imaging element 400 .

Landscapes

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Abstract

撮像素子であって、行方向と列方向とに並んで配置され、少なくとも１つの画素を含む複数の画素ブロックを有する第１基板と、行方向と列方向とに並んで配置され、画素から出力された信号をデジタル信号に変換する変換部と、変換部でデジタル信号に変換された信号を出力するための貫通電極部とを含む複数の制御ブロックを有する第２基板と、を備える。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　半導体チップを上下に重ねて構成される撮像素子が知られている（例えば、特許文献１）。従来より高機能化が求められている。
　特許文献１　特開２００６－４９３６１号公報
　本発明の第１の態様においては、撮像素子であって、行方向と列方向とに並んで配置され、少なくとも１つの画素を含む複数の画素ブロックを有する第１基板と、行方向と列方向とに並んで配置され、画素から出力された信号をデジタル信号に変換する変換部と、変換部でデジタル信号に変換された信号を出力するための貫通電極部とを含む複数の制御ブロックを有する第２基板と、を備える。
　本発明の第２の態様においては、撮像装置であって、上記撮像素子を備える。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
撮像素子４００の概要を示す図である。 画素部１１０の具体的な構成の一例を示す。 画素１１２の回路構成の一例を示す。 制御回路部２１０のより具体的な構成の一例を示す。 制御ブロック２２０のより具体的な構成の一例を示す。 画像処理部３１０のより具体的な構成の一例を示す。 処理ブロック３２０のより具体的な構成の一例を示す。 撮像素子４００の配線方法の一例を説明するための図である。 複数の制御ブロック２２０の配置関係を示す模式図である。 複数の処理ブロック３２０の配置関係を示す模式図である。 他の制御ブロック６２０の具体的な構成の一例を示す。 制御ブロック６２０を用いた撮像素子８００の配線方法の一例を説明するための図である。 複数の制御ブロック６２０の配置関係を示す模式図である。 さらに他の制御ブロック６４０の具体的な構成の一例を示す。 複数の制御ブロック６４０の配置関係を示す模式図である。 さらに他の制御ブロック６６０の具体的な構成の一例を示す。 複数の制御ブロック６４０の配置関係を示す模式図である。 貫通電極６２の配置の詳細を示す模式図である。 貫通電極６２の配置の詳細を示す模式図である。 実施例に係る撮像装置５００の構成例を示すブロック図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。
　図１は、撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００、第２基板２００および第３基板３００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。また、第２基板２００は第３基板３００に積層されている。
　第１基板１００は、画素部１１０を有する。画素部１１０には、光が入射される。画素部１１０は、入射された光に基づく画素信号を出力する。第１基板１００を画素チップと称することがある。
　第２基板２００は、制御回路部２１０および周辺回路部２３０を有する。第２基板２００を処理回路チップと称することがある。
　本例の制御回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。制御回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力する。制御回路部２１０にはさらに、画素部１１０から出力された画素信号が入力される。
　制御回路部２１０は画素信号に対する信号処理を行う。例えば、制御回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、制御回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。制御回路部２１０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。
　周辺回路部２３０は、制御回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、制御回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、第２基板２００の向かい合う２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。
　第３基板３００は、画像処理部３１０および周辺回路部３３０を有する。第３基板３００を画像処理チップと称することがある。本例の周辺回路部３３０は、第３基板３００の向かい合う２辺に沿って配置されているが、周辺回路部３３０の配置方法は本例に限られない。
　本例の画像処理部３１０は、第３基板３００において、制御回路部２１０と対向する位置に配置されている。制御回路部２１０は、制御回路部２１０が出力した画素信号に対する画像処理を行う。なお、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。
　図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。
　画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。
　画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。
　一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。
　画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。本実施形態では、１つの制御ブロック２２０に対して、１つの画素ブロック１２０が配置されている。
　画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。
　換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。
　図３は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。
　光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。
　転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、制御信号φＴＸ１を入力するための画素ブロック１２０ごとのローカルな転送制御線に接続される。
　排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、排出制御信号φＴＸ２を入力するための画素ブロック１２０ごとのローカルな排出制御線に接続される。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。
　蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。
　リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するための複数の画素ブロック１２０にわたるグローバルなリセット制御線に接続される。
　画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。
　選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。
　負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。
　以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。
　付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７等と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。
　図４は、制御回路部２１０のより具体的な構成の一例を示す。制御回路部２１０は、行方向および列方向に沿って並んで配置された制御ブロック２２０を有する。本例の制御回路部２１０は、Ｍ×Ｎ個の制御ブロック２２０を有する。
　制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。例えば、制御ブロック２２０と画素ブロック１２０は第１基板１００と第２基板２００の積層方向から見て重なった位置に配される。この場合に、制御ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。
　図５は、制御ブロック２２０のより具体的な構成の一例を示す。制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、画素ブロック１２０の露光時間を制御する。また、制御ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、制御ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の制御ブロック２２０は、画素駆動部２０と、接合部３０と、変換部４０と、信号出力部５０とローカルＩ／Ｏと、貫通電極領域６０とを備える。
　画素駆動部２０は、複数の画素１１２の露光を制御するとともに、当該複数の画素１１２を駆動する。画素駆動部２０は、画素１１２の露光時間を制御するための信号を生成する。一例において、画素駆動部２０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。
　画素駆動部２０は、複数の画素１１２と電気的に接続される。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。画素駆動部２０は、列方向に配置されたｍ個の画素１１２と対応した位置に配置されている。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。
　接合部３０は、第１基板１００と第２基板２００とを接合する。接合部３０は、第１基板１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。
　変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の変換部４０は、アナログの画素信号をデジタル信号に変換する。変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。
　信号出力部５０は、変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。
　ローカルＩ／Ｏ７０は、当該制御ブロック２２０の信号の入出力を制御するインターフェイスである。一例において、ローカルＩ／Ｏ７０は信号出力部５０に一次的に記憶されたデジタルの画素信号を後述する貫通電極６２を通じて画像処理部３１０に出力する。
　貫通電極領域６０は、貫通電極６２と、その禁止領域６１とを有する。貫通電極６２はＴＳＶとも呼ばれる。貫通電極６２は第３基板３００の画像処理部３１０に電気的に接続されており、画像処理部３１０へ信号を出力する経路の一部をなす。禁止領域６１は、貫通電極６２に隣接して設けられており、貫通電極６２以外の素子（例えばトランジスタなど）を配置しない領域である。貫通電極６２が設けられた領域を第１領域、禁止領域６１を第２領域と称することがある。
　図中の太線は、ウェル分離帯７２を示す。ウェル分離帯７２は隣接回路間で扱う電圧の大きさが違うなどそれらを電気的により確実に分離するために設けられる。付言すれば、アナログの信号を扱う回路とデジタルの信号を扱う回路の間にウェル分離帯７２が設けられてよい。図５の例において、画素駆動部２０、接合部３０および変換部４０が主にアナログの信号を扱い、信号出力部５０、ローカルＩ／Ｏ７０および貫通電極領域６０が主にデジタルの信号を扱う。
　図５の制御ブロック２２０において、画素駆動部２０は左辺に沿って上辺から下辺まで縦長に配されている。画素駆動部２０の右側にはウェル分離帯７２を挟んで上辺から下へ順に接合部３０、変換部４０が配される。変換部４０の下にはウェル分離帯７２を挟んで信号出力部５０が配され、信号出力部５０の右下にローカルＩ／Ｏ７０と貫通電極領域６０が配される。貫通電極領域６０の貫通電極６２は制御ブロック２２０における右下隅に配され、その上と左を禁止領域６１が覆っている。
　なお、１つの画素ブロック１２０に対して１つの制御ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの制御ブロックを設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの制御ブロック２２０を設けてもよい。この場合、制御ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。
　付言すれば、制御ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素１１２を制御する回路の最小単位であるともいえる。
　図６は、画像処理部３１０のより具体的な構成の一例を示す。画像処理部３１０は、行方向および列方向に沿って並んで配置された処理ブロック３２０を有する。本例の画像処理部３１０は、Ｍ×Ｎ個の処理ブロック３２０を有する。
　処理ブロック３２０は、制御ブロック２２０に対応した位置にそれぞれ配置される。例えば、処理ブロック３２０と制御ブロック２２０は第２基板２００と第３基板３００の積層方向から見て重なった位置に配される。この場合に、処理ブロック３２０と制御ブロック２２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。
　図７は、処理ブロック３２０のより具体的な構成の一例を示す。処理ブロック３２０は、対応する制御ブロック２２０でデジタルに変換された画素信号を画像処理する。例えば、処理ブロック３２０は、制御ブロック２２０で出力された画素信号に対して、データ補完や圧縮などの画像処理を行う。付言すれば、例えば圧縮などの画像処理は、貫通電極６２に出力された画素信号のデータ量を小さくする。本例の処理ブロック３２０は、ローカルＩ／Ｏ３７０と、貫通電極領域３６０、信号入力部３２２と、処理部３２４と、信号出力部３２６とを備える。
　ローカルＩ／Ｏ３７０は、当該処理ブロック３２０の信号の入出力を制御するインターフェイスである。一例において、ローカルＩ／Ｏ３７０は後述する貫通電極３６２を通じて制御ブロック２２０からデジタルの画素信号を入力する。
　貫通電極領域３６０は、貫通電極３６２と、その禁止領域３６１とを有する。貫通電極領域３６０、貫通電極３６２および禁止領域３６１は、制御ブロック２２０の貫通電極領域６０、貫通電極６２および禁止領域６１と同じであるので説明を省略する。
　信号入力部３２２は、貫通電極６２，３６２を介して制御ブロック２２０からデジタル信号を受信する。一例において、信号入力部３２２は、デジタル信号を一時的に記憶する。信号入力部３２２は、デジタル信号を記憶するためのラッチ回路を有してよい。
　処理部３２４は、信号入力部３２２に一次的に記憶されたデジタル信号を画像処理する。例えば、処理部３２４は、制御ブロック２２０で出力されて信号入力部３２２に記憶された画素信号に対して、データ補完や圧縮などの画像処理を行う。処理部３２４は、画像処理した信号を信号出力部３２６に出力する。
　信号出力部３２６は、処理部３２４から信号を受け取り、一時的に記憶する。信号出力部３２６は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部３２６はさらに、一次的に記憶している信号を処理ブロック３２０の外部に出力する。
　図７の例において、貫通電極３６２および禁止領域３６１は対応する制御ブロック２２０の貫通電極３６２および禁止領域３６１に対応する位置に設けられている。例えば、貫通電極６２、３６２は第２基板２００と第３基板３００の積層方向から見て重なった位置に配される。さらに、例えば、禁止領域６１、３６１は第２基板２００と第３基板３００の積層方向から見て重なった位置に配される。付言すれば、貫通電極領域６０、３６０が第２基板２００と第３基板３００の積層方向から見て重なった位置に配されているともいえる。
　なお、図７の例においては、信号入力部３２２とローカルＩ／Ｏ３７０も対応する制御ブロック２２０の信号出力部５０とローカルＩ／Ｏ７０と対応する位置に配されている。しかしながら、これらは対応する位置に配されていなくてもよい。
　図８は、撮像素子４００の配線方法の一例を説明するための図である。ここで、第２基板２００の周辺回路部２３０は、グローバル駆動部２３４とＡＤＣ設定部２３６とを有する。
　グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するリセット制御線１４３、選択制御線１４５に接続されている。グローバル駆動部２３４は、リセット制御線１４３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴを供給し、選択制御線１４５を介して選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、転送選択制御線１４７を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。
　転送選択制御信号φＴＸＳＥＬは、画素ブロック１２０毎の露光時間を制御するために、グローバル駆動部２３４から制御ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、転送制御信号φＴＸ１または排出制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への転送制御信号φＴＸ１または排出制御信号φＴＸ２の入力がスキップされる。
　例えば、制御ブロック２２０は、転送制御信号φＴＸ１が露光の終了時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、転送制御信号φＴＸ１が露光の開始時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック１２０の露光時間を調整することができる。排出制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。
　リセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、グローバルに配線されている、すなわち、複数の画素ブロック１２０に共通して設けられる。本例のリセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、行方向に画素部１１０を横断するように配線されている。リセット制御線１４３、選択制御線１４５および転送選択制御線１４７は、列方向に画素部１１０を横断するように配線されてもよい。
　例えば、リセット制御線１４３は、画素ブロック１２０のリセット部１２６のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線１４５は、画素ブロック１２０の選択部１２９のゲート端子に接続され、選択制御信号φＳＥＬを供給する。また、転送選択制御線１４７は、複数の制御ブロック２２０のそれぞれに接続され、画素駆動部２０に転送選択制御信号φＴＸＳＥＬを供給する。
　なお、本例のグローバル駆動部２３４は、第２基板２００から第１基板１００に転送選択制御信号φＴＸＳＥＬを出力しているが、第１基板１００に供給せずに制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、転送選択制御線１４７は、第２基板２００に設けられる。
　ＡＤＣ設定部２３６は、共通の信号線２３７によって複数の制御ブロック２２０の変換部４０に接続されている。信号線２３７もグローバルな信号線であるともいえる。ＡＤＣ設定部２３６は、変換部４０におけるゲイン、オフセット、静定時間および分解能などを設定する。
　一方、制御ブロック２２０の画素駆動部２０からのローカルな制御線である転送制御線１４１および排出制御線１４２は、画素ブロック１２０に接続される。本例の転送制御線１４１は、画素ブロック１２０に設けられた転送部１２３のゲート端子に接続される。転送制御線１４１は、画素駆動部２０から出力された転送制御信号φＴＸ１を画素ブロック１２０に供給する。本例の排出制御線１４２は、画素ブロック１２０に設けられた排出部１２４のゲート端子に接続される。排出制御線１４２は、画素駆動部２０から出力された排出制御信号φＴＸ２を画素ブロック１２０に供給する。
　接合部３０は、信号線１２２および電源線１３０に接続される。接合部３０は、基準電位ＶＧＮＤに設定されたグランド線１３２に接続される。接合部３０は、画素信号を対応して設けられた変換部４０に出力する。例えば、変換部４０は、行方向にｎ個設けられる。
　グランド線１３２は、予め定められた基準電位ＶＧＮＤに設定される。本例のグランド線１３２は、行方向に第１基板１００を横断するように配線されている。
　複数のバンプ１５２は、第１基板１００および第２基板２００が互いに接合する接合面に設けられる。第１基板１００のバンプ１５２は、第２基板２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、第１基板１００および第２基板２００の加圧処理等により接合されて、電気的に接続される。
　本例の撮像素子４００は、ローカルな制御線によって、転送部１２３および排出部１２４の少なくとも１つのタイミングを変化させることにより、画素ブロック１２０毎に露光時間を制御する。撮像素子４００は、ローカルな制御線とグローバルな制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。
　さらに、制御ブロック２２０の信号出力部５０は、対応する処理ブロック３２０の信号入力部３２２と貫通電極６２、３６２によって接続されている。これにより、制御ブロック２２０と処理ブロック３２０との間で信号を送受信する。
　第３基板３００に配された周辺回路部３３０は、グローバルな信号線３５２により複数の処理ブロック３２０に接続されている。周辺回路部３３０は、例えば複数の処理ブロック３２０のそれぞれから画像処理された画素信号を読み出す。さらに周辺回路部３３０は、読み出した画素信号を、信号線３５４、貫通電極３６４、６４、信号線２３８、バンプ１５２および信号線１６２を介して第１基板１００のＩ／Ｏ部１６０に出力する。
　付言すれば、第２基板２００と第３基板３００とは電気的には貫通電極６２、６４、３６２、３６４で接合されている。さらに物理的に接合が補強されてもよい。
　図９は、複数の制御ブロック２２０の配置関係を示す模式図である。図９の例では互いに隣接する４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄが示されている。
　図９の例においては、４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ全体の中央に貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄが配されている。これにより、禁止領域６１ａ、６１ｂ、６１ｃ、６１ｄが貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを囲うように配される。
　これは４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの貫通電極領域が隣接しているともいえる。この配置によれば、各貫通電極を離して配置した場合に比べて貫通電極領域を全体として小さくすることができる。
　さらに、図９の例においては、X方向に隣接する制御ブロック２２０ａ、２２０ｂの各回路は左右対称に配置されている。例えば、制御ブロック２２０ａの変換部４０ａと、Ｘ方向に付いて制御ブロック２２０ａと隣接する制御ブロック２２０ｂの変換部４０ｂと、がＸ方向に隣接している。また、Y方向に隣接する制御ブロック２２０ａ、２２０ｃの各回路は上下対称に配置されている。例えば、制御ブロック２２０ａの貫通電極領域（すなわち貫通電極６２ａおよび禁止領域６１ａ）と、Ｙ方向について制御ブロック２２０ａに隣接する制御ブロック２２０ｃの貫通電極領域（すなわち貫通電極６２ｃおよび禁止領域６１ｃ）と、がＹ方向について、制御ブロック２２０ａの変換部４０ａと制御ブロック２２０ｃの変換部４０ｃとの間に配置されている。ただし、回路の配置が対称であればよく、回路内の配線や信号の流れる方向、入出力の順序等までが対称でなくてよい。
　これにより、隣接する制御ブロック２２０間で同様の機能を有する回路が隣接するので、ウェル分離帯を省略して面積効率を高めることができる。
　これら４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを単位として、Ｘ方向とＹ方向に同様の配置で制御ブロック２２０が繰り返し配されている。この繰り返しの単位を単位回路群ということがある。
　繰り返しの単位を跨いですなわち単位回路群間で隣接する制御ブロック２２０間では、互いの貫通電極領域６０は他の素子が設けられた領域で隔てられている。例えば、図９において制御ブロック２２０ｂの＋X側には制御ブロック２２０ａと同一の配置を有する制御ブロックが隣接している。これらの間では互いの貫通電極領域は隣接しておらず、その間にはローカルＩ／Ｏや画素駆動部等の他の素子が設けられた領域が存在する。
　図１０は、複数の処理ブロック３２０の配置関係を示す模式図である。図１０の例では、図９の互いに隣接する４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄに対応して、互いに隣接する４つの処理ブロック３２０ａ、３２０ｂ、３２０ｃ、３２０ｄが示されている。
　図１０の例においても、４つの処理ブロック３２０ａ、３２０ｂ、３２０ｃ、３２０ｄ全体の中央に貫通電極３６２ａ、３６２ｂ、３６２ｃ、３６２ｄが配されている。これにより、禁止領域６１ａ、６１ｂ、６１ｃ、６１ｄが貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを囲うように配される。
　これは４つの処理ブロック３２０ａ、３２０ｂ、３２０ｃ、３２０ｄの貫通電極領域が隣接しているともいえる。この配置によれば、各貫通電極を離して配置した場合に比べて貫通電極領域を全体として小さくすることができる。
　さらに、図１０の例においては、X方向に隣接する処理ブロック３２０ａ、３２０ｂの各回路は左右対称に配置されている。例えば、処理ブロック３２０ａの処理部３２４ａと、Ｘ方向について処理ブロック３２０ａと隣接する処理ブロック３２０ｂの処理部３２４ｂと、がＸ方向に隣接している。また、Y方向に隣接する処理ブロック３２０ａ、３２０ｃの各回路は上下対称に配置されている。ただし、回路の配置が対称であればよく、回路内の配線や信号の流れる方向、入出力の順序等までが対称でなくてよい。これら４つの処理ブロック３２０ａ、３２０ｂ、３２０ｃ、３２０ｄを単位として、Ｘ方向とＹ方向に同様の配置で処理ブロック３２０が繰り返し配されている。
　図１１は、他の制御ブロック６２０の具体的な構成の一例を示す。制御ブロック６２０において図５の制御ブロック２２０と同一の構成については、同一の参照番号を付して説明を省略する。
　制御ブロック６２０においては、制御ブロック２２０の画素駆動部２０に代えて、制御回路８０が設けられる。制御回路８０は、主に当該制御ブロック６２０を制御するものである。制御回路８０の領域には制御ブロック２２０のローカルＩ／Ｏ７０と同様の機能も設けられる。
　図１１の制御ブロック６２０において、制御回路８０は左辺に沿って上辺から縦長に配されている。制御回路８０の＋X側にはウェル分離帯７２を挟んで上辺から－Y側へ順に接合部３０、変換部４０が配される。変換部４０の下にはウェル分離帯７２を挟んで信号出力部５０が配される、信号出力部５０および制御回路８０の下には、下辺に沿って右辺から左辺まで貫通電極領域６０が配される。貫通電極領域６０の貫通電極６２は制御ブロック６２０の下辺に沿って配され、その上を禁止領域６１が覆っている。
　図１２は、制御ブロック６２０を用いた撮像素子８００の配線方法の一例を説明するための図である。図１２の撮像素子８００において、図８と同一の構成については同一の参照番号を付して説明を省略する。
　撮像素子８００において、周辺回路部６０３はグローバル駆動部６３４を有する。グローバル駆動部６３４は、図８のグローバル駆動部２３４の機能に加えて、転送制御線１４１および排出制御線１４２により転送制御信号φＴＸ１および排出制御信号φＴＸ２を画素ブロック１２０に供給する。ここで、転送制御線１４１および排出制御線１４２は複数の画素ブロック１２０に共通して接続されたグローバルな配線となっている。したがって、画素部１１０の全体でグローバルに露光制御されている。
　一方、撮像素子８００において、周辺回路部６０３は周辺回路部２３０のＡＤＣ設定部２３６を有していない。代わりに、制御ブロック６２０の各々に制御回路８０が設けられている。この制御回路８０がＡＤＣ設定部２３６の機能も有する。これにより、撮像素子８００においては、変換部４０におけるゲイン、オフセット、静定時間および分解能などを制御ブロック６２０ごとに設定することができる。
　図１３は、複数の制御ブロック６２０の配置関係を示す模式図である。図１３の例では互いに隣接する４つの制御ブロック６２０ａ、６２０ｂ、６２０ｃ、６２０ｄが示されている。
　図１３の例においても、４つの制御ブロック６２０ａ、６２０ｂ、６２０ｃ、６２０ｄ全体の中央に貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄが配されている。これにより、禁止領域６１ａ、６１ｂ、６１ｃ、６１ｄが貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを囲うように配される。
　これは４つの制御ブロック６２０ａ、６２０ｂ、６２０ｃ、６２０ｄの貫通電極領域が隣接しているともいえる。この配置によれば、各貫通電極を離して配置した場合に比べて貫通電極領域を全体として小さくすることができる。
　さらに、図１３の例においては、X方向に隣接する制御ブロック６２０ａ、６２０ｂの各回路は左右対称に配置されている。また、Y方向に隣接する制御ブロック６２０ａ、６２０ｃの各回路は上下対称に配置されている。ただし、回路の配置が対称であればよく、回路内の配線や信号の流れる方向、入出力の順序等までが対称でなくてよい。これにより、隣接する制御ブロック６２０間で同様の機能を有する回路が隣接するので、ウェル分離帯を省略して面積効率を高めることができる。
　これら４つの制御ブロック６２０ａ、６２０ｂ、６２０ｃ、６２０ｄを単位として、Ｘ方向とＹ方向に同様の配置で制御ブロック６２０が繰り返し配されて、制御回路部６１０が構成されている。なお、この場合に、繰り返しの単位を跨いでX方向に隣接する制御ブロック６２０間で、互いの貫通電極領域６０は隣接している。例えば、図１３において制御ブロック６２０ｂの右側には制御ブロック６２０ａと同一の配置を有する制御ブロックが隣接している。これらの間でも互いの貫通電極領域は隣接している。これにより、面積効率をより高めることができる。
　図１４は、さらに他の制御ブロック６４０の具体的な構成の一例を示す。制御ブロック６４０において図１１の制御ブロック６２０と同一の構成については、同一の参照番号を付して説明を省略する。制御ブロック６４０においては、制御回路８０が制御ブロック６４０の上辺から下辺まで延在している点が、制御ブロック６２０と異なっている。
　図１５は、複数の制御ブロック６４０の配置関係を示す模式図である。図１５の例では互いに隣接する４つの制御ブロック６４０ａ、６４０ｂ、６４０ｃ、６４０ｄが示されている。
　図１５の例においても、４つの制御ブロック６４０ａ、６４０ｂ、６４０ｃ、６４０ｄ全体の中央に貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄが配されている。これにより、禁止領域６１ａ、６１ｂ、６１ｃ、６１ｄが貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを囲うように配される。
　これは４つの制御ブロック６４０ａ、６４０ｂ、６４０ｃ、６４０ｄの貫通電極領域が隣接しているともいえる。この配置によれば、各貫通電極を離して配置した場合に比べて貫通電極領域を全体として小さくすることができる。
　さらに、図１５の例においては、X方向に隣接する制御ブロック６４０ａ、６４０ｂの各回路は左右対称に配置されて制御回路部６１０が構成されている。また、Y方向に隣接する制御ブロック６４０ａ、６４０ｃの各回路は上下対称に配置されている。ただし、回路の配置が対称であればよく、回路内の配線や信号の流れる方向、入出力の順序等までが対称でなくてよい。これにより、隣接する制御ブロック６４０間で同様の機能を有する回路が隣接するので、ウェル分離帯を省略して面積効率を高めることができる。
　これら４つの制御ブロック６４０ａ、６４０ｂ、６４０ｃ、６４０ｄを単位として、Ｘ方向とＹ方向に同様の配置で制御ブロック６４０が繰り返し配されて、制御回路部６３０が構成されている。なお、繰り返しの単位を跨いで隣接する制御ブロック６４０間では、互いの貫通電極領域６０は制御回路８０で隔てられている。一方、互いに上下に隣接する４つの制御ブロック６４０の制御回路８０は互いに隣接することになる。よって、制御回路８０の設計の自由度が高くなるともいえる。
　図１６は、さらに他の制御ブロック６６０の具体的な構成の一例を示す。制御ブロック６６０において図１１の制御ブロック６２０と同一の構成については、同一の参照番号を付して説明を省略する。
　制御ブロック６６０において、接合部３０、変換部４０、ウェル分離帯７２、制御回路８０および貫通電極領域６０が上辺から下辺に順に配されており、これらは左辺から右辺まで延在している。また、貫通電極領域６０の貫通電極６２は制御ブロック６２０の下辺に左辺から右辺まで延在し、その上を禁止領域６１が覆っている。
　図１７は、複数の制御ブロック６４０の配置関係を示す模式図である。図１７の例では互いに隣接する４つの制御ブロック６６０ａ、６６０ｂ、６６０ｃ、６６０ｄが示されている。
　図１７の例においても、４つの制御ブロック６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ全体の中央に貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄが配されている。これにより、禁止領域６１ａ、６１ｂ、６１ｃ、６１ｄが貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを囲うように配される。
　これは４つの制御ブロック６６０ａ、６６０ｂ、６６０ｃ、６６０ｄの貫通電極領域が隣接しているともいえる。この配置によれば、各貫通電極を離して配置した場合に比べて貫通電極領域を全体として小さくすることができる。
　Y方向に隣接する制御ブロック６６０ａ、６６０ｃの各回路は上下対称に配置されている。ただし、回路の配置が対称であればよく、回路内の配線や信号の流れる方向、入出力の順序等までが対称でなくてよい。これにより、隣接する制御ブロック６６０間で同様の機能を有する回路が隣接するので、ウェル分離帯を省略して面積効率を高めることができる。
　図１７の例では、Y方向に隣接する２つの制御ブロック６６０ａ、６６０ｃを単位として、Ｘ方向とＹ方向に同様の配置で制御ブロック６６０が繰り返し配されて、制御回路部６５０が構成されている。すなわち、Y方向に隣接する２つの制御ブロック６６０ａ、６６０ｃが単位回路群となっている。この場合に、繰り返しの単位を跨いでX方向に隣接する制御ブロック６６０間で、互いの貫通電極領域６０は隣接している。例えば、図１７において制御ブロック６６０ａ、６２０ｂの間でも互いの貫通電極領域は隣接している。これにより、面積効率をより高めることができる。
　図１８は、貫通電極６２の配置の詳細を示す模式図である。図１８は一例として、図９の複数の制御ブロック２２０の配置関係における貫通電極６２の配置を示すが、他の制御ブロック６２０、６４０、６６０にも適用できる。
　図１８の例において、制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄのそれぞれは、１つの貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを有する。さらに、図１８の右下に拡大して示すように、貫通電極６２ｄには面内の信号線６５ｄ、および、この信号線６５ｄを他の回路と接続する接続部６６ｄを有する。他の貫通電極６２ａ、６２ｂ、６２ｃについても同様である。
　貫通電極６２ａは、対応する制御ブロック２２０ａの信号を画像処理部３１０と送受信するのに用いられる。同様に、貫通電極６２ｂ、６２ｃ、６２ｄは、対応する制御ブロック２２０ｂ、２２０ｃ、２２０ｄの信号を画像処理部３１０と送受信するのに用いられる。これにより、制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄから同時におよび・または互いに独立して信号を画像処理部３１０と送受信することができる。
　これに代えて、貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄは、制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄで共用されてもよい。この場合に、例えば制御ブロック２２０ｂ、２２０ｃ、２２０ｄは時分割で貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを用いてよい。
　なお、制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄのそれぞれは、２つ以上の貫通電極６２ａ、６２ｂ、６２ｃ、６２ｄを有してもよい。
　図１９は、貫通電極６２の配置の詳細を示す模式図である。図１９は一例として、図９の複数の制御ブロック２２０の配置関係における貫通電極６２の配置を示すが、他の制御ブロック６２０、６４０、６６０にも適用できる。
　図１９の例において、４つの制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄに対して1つの貫通電極６２が設けられている。すなわち、単位回路群に対して１つの貫通電極６２が設けられている。
　この場合に、例えば制御ブロック２２０ａ、２２０ｂ、２２０ｃ、２２０ｄは時分割で貫通電極６２を用いてよい。図１９の例によれば、制御ブロックの数よりも少ない貫通電極を配すればよいので、貫通電極領域６０をより小さくして面積効率をより高めることができる。なお、共用の貫通電極６２は１つに限られず、２つまたは３つでもよい。
　なお、上記いずれの実施形態においても、画素１１２の排出部１２４を省略してもよい。さらに、転送部１２３も省略してもよいが、その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなるまた、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および第１転送部１２３で構成してもよい。また、隣接とは、隣に並んで配置されていることであって、互いに接している場合と、必ずしも接していない場合とを含む。
　図２０は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。撮像素子４００を備える例で説明するが、これに代えて撮像素子８００を備えてもよい。
　撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図２０では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。
　駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。
　駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。
　撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。
　測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。
　演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。また、撮像素子４００に代えて撮像素子８００を用いてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
２０　画素駆動部、３０　接合部、４０　変換部、５０、３２６　信号出力部、６０、３６０　貫通電極領域、６１、３６１　禁止領域、６２、６４、３６２、３６４　貫通電極、７０、３７０　ローカルＩ／Ｏ、８０　制御回路、１００　第１基板、１０４　光電変換部、１１０　画素部、１１２　画素、１２０　画素ブロック、１２１　負荷電流源、１２２、１６２、２３７、２３８、３５２、３５４　信号線、１２３　転送部、１２４　排出部、１２５　蓄積部、１２６　リセット部、１２７　画素出力部、１２８　増幅部、１２９　選択部、１３０　電源線、１３２　グランド線、１４１　転送制御線、１４２　排出制御線、１４３　リセット制御線、１４５　選択制御線、１４７　転送選択制御線、１５２　バンプ、１６０　Ｉ／Ｏ部、２００　第２基板、２１０、６１０、６３０、６５０　制御回路部、２２０、６２０、６４０、６６０　制御ブロック、２３０、３３０、６０３　周辺回路部、２３４　グローバル駆動部、２３６　ＡＤＣ設定部、３１０　画像処理部、３２０　処理ブロック、３２２　信号入力部、３２４　処理部、４００　撮像素子、５００　撮像装置、５０１　システム制御部、５０２　駆動部、５０３　測光部、５０４　ワークメモリ、５０５　記録部、５０６　表示部、５０８　操作部、５１１　画像処理部、５１２　演算部、５１４　駆動部、５２０　撮影レンズ、８００　撮像素子

Claims (24)

  1. 　行方向と列方向とに並んで配置され、少なくとも１つの画素を含む複数の画素ブロックを有する第１基板と、
    　前記行方向と前記列方向とに並んで配置され、前記画素から出力された信号をデジタル信号に変換する変換部と、前記変換部でデジタル信号に変換された前記信号を出力するための貫通電極部とを含む複数の制御ブロックを有する第２基板と、
    　を備える撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記貫通電極部は、前記信号を出力する貫通電極を配置するための第１領域と、素子が配置されない第２領域とを有する撮像素子。
  3. 　請求項２に記載の撮像素子において、
    　前記複数の画素ブロックは、第１画素を含む第１画素ブロックと、第２画素を含む第２画素ブロックとを有し、
    　前記複数の制御ブロックは、前記第１画素から出力された第１信号をデジタル信号に変換する第１変換部と、前記第１変換部でデジタル信号に変換された前記第１信号を出力するための第１貫通電極部とを含む第１制御ブロックと、前記第２画素から出力された第２信号をデジタル信号に変換する第２変換部と、前記第２変換部でデジタル信号に変換された前記第２信号を出力するための第２貫通電極部とを含む第２制御ブロックとを有し、
    　前記第１画素ブロックと前記第２画素ブロックとは、前記第１基板において隣に並んで配置され、
    　前記第１制御ブロックに含まれる前記第１領域と、前記第２制御ブロックに含まれる前記第２領域とは、前記第２基板において隣に並んで配置される撮像素子。
  4. 　請求項３に記載の撮像素子において、
    　前記第１画素ブロックと前記第２画素ブロックとは、前記行方向において隣に並んで配置され、
    　前記第１制御ブロックに含まれる前記第１領域と、前記第２制御ブロックに含まれる前記第２領域とは、前記行方向において隣に並んで配置される撮像素子。
  5. 　請求項４に記載の撮像素子において、
    　前記第１制御ブロックに含まれる前記第１変換部と、前記第２制御ブロックに含まれる前記第２変換部とは、前記行方向において隣に並んで配置される撮像素子。
  6. 　請求項５に記載の撮像素子において、
    　前記第１貫通電極部に出力された前記第１信号と、前記第２貫通電極部に出力された前記第２信号とに画像処理を行う画像処理部を有する第３基板を備える撮像素子。
  7. 　請求項６に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号のデータ量と、前記第２貫通電極部に出力された前記第２信号のデータ量とを小さくする処理を行う撮像素子。
  8. 　請求項６に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号と、前記第２貫通電極部に出力された前記第２信号とを圧縮する処理を行う撮像素子。
  9. 　請求項６に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号に画像処理を行う第１処理部を含む第１処理ブロックと、前記第２貫通電極部に出力された前記第２信号に画像処理を行う第２処理部を含む第２処理ブロックとを有する撮像素子。
  10. 　請求項９に記載の撮像素子において、
    　前記第１処理部は、前記第１貫通電極部に出力された前記第１信号のデータ量を小さくする処理を行い、
    　前記第２処理部は、前記第２貫通電極部に出力された前記第２信号のデータ量を小さくする処理を行う撮像素子。
  11. 　請求項９に記載の撮像素子において、
    　前記第１処理部は、前記第１貫通電極部に出力された前記第１信号を圧縮する処理を行い、
    　前記第２処理部は、前記第２貫通電極部に出力された前記第２信号を圧縮する処理を行う撮像素子。
  12. 　請求項９から請求項１１のいずれか１項に記載の撮像素子において、
    　第１処理ブロックに含まれる前記第１処理部と、前記第２処理ブロックに含まれる前記第２処理部とは、前記行方向において隣に並んで配置される撮像素子。
  13. 　請求項３に記載の撮像素子において、
    　前記第１画素ブロックと前記第２画素ブロックとは、前記列方向において隣に並んで配置され、
    　前記第１制御ブロックに含まれる前記第１領域と、前記第２制御ブロックに含まれる前記第２領域とは、前記列方向において隣に並んで配置される撮像素子。
  14. 　請求項１３に記載の撮像素子において、
    　前記第１制御ブロックに含まれる前記第１領域と、前記第２制御ブロックに含まれる前記第２領域とは、前記列方向において前記第１制御ブロックに含まれる前記第１変換部と、前記第２制御ブロックに含まれる前記第２変換部との間に配置される撮像素子。
  15. 　請求項１３または請求項１４に記載の撮像素子において、
    　前記第１貫通電極部に出力された前記第１信号と、前記第２貫通電極部に出力された前記第２信号とに画像処理を行う画像処理部を有する第３基板を備える撮像素子。
  16. 　請求項１５に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号のデータ量と、前記第２貫通電極部に出力された前記第２信号のデータ量とを小さくする処理を行う撮像素子。
  17. 　請求項１５に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号と、前記第２貫通電極部に出力された前記第２信号とを圧縮する処理を行う撮像素子。
  18. 　請求項１５に記載の撮像素子において、
    　前記画像処理部は、前記第１貫通電極部に出力された前記第１信号に画像処理を行う第１処理部を含む第１処理ブロックと、前記第２貫通電極部に出力された前記第２信号に画像処理を行う第２処理部を含む第２処理ブロックとを有する撮像素子。
  19. 　請求項１８に記載の撮像素子において、
    　前記第１処理部は、前記第１貫通電極部に出力された前記第１信号のデータ量を小さくする処理を行い、
    　前記第２処理部は、前記第２貫通電極部に出力された前記第２信号のデータ量を小さくする処理を行う撮像素子。
  20. 　請求項１８に記載の撮像素子において、
    　前記第１処理部は、前記第１貫通電極部に出力された前記第１信号を圧縮する処理を行い、
    　前記第２処理部は、前記第２貫通電極部に出力された前記第２信号を圧縮する処理を行う撮像素子。
  21. 　請求項１から請求項２０のいずれか一項に記載の撮像素子において、
    　前記制御ブロックは、前記画素を制御するための制御信号を出力する駆動部を有する撮像素子。
  22. 　請求項２１に記載の撮像素子において、
    　前記画素は、光を電荷に変換する光電変換部と、前記光電変換部で変換された電荷を転送するための転送部とを有し、
    　前記駆動部は、前記転送部を制御するための転送制御信号を出力する撮像素子。
  23. 　請求項２２に記載の撮像素子において、
    　前記画素は、前記光電変換部で変換された電荷を排出するための排出部を有し、
    　前記駆動部は、前記排出部を制御するための排出制御信号を出力する撮像素子。
  24. 　請求項１から請求項２３のいずれか一項に記載の撮像素子を備える撮像装置。
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