JP2018125845A - 撮像素子 - Google Patents

Abstract

【課題】従来の撮像素子では、撮像信号のＳＮ比が劣化する問題があった。【解決手段】一実施の形態によれば、撮像素子は、第１のチップＡと、第１のチップが積層され、第１のチップとマイクロバンプを介して信号の送受信を行う第２のチップＢと、を有し、第１のチップに光電変換素子４１、転送トランジスタ４２、リセットトランジスタ４３、及び、増幅トランジスタ４４を有する画素回路３１〜３ｎが格子状に配置され、第２のチップに画素回路３１〜３ｎから出力されるダークレベル信号及び撮像信号をデジタル値に変換するアナログデジタル変換回路の入力段回路ＣＯＭＰが少なくとも形成され、入力段回路ＣＯＭＰの数が画素回路の行数の２倍以上である。【選択図】図３

Description

本発明は撮像素子に関し、例えば複数枚のチップを積層した構造を有する撮像素子に関する。

カメラ等において光情報を画像データに変換する撮像素子では、光電変換素子を格子状に配置される。そして、撮像素子では、シャッター方式としてローリングシャッター方式とグローバルシャッター方式とがある。ローリングシャッター方式では、露光と撮像信号の読み出しを行毎にずらしたタイミングで行う。ローリングシャッター方式では、行単位で撮像するため、高速で動いている被写体を撮像すると、画像が斜めに流れるローリング歪が発生する。一方、グローバルシャッター方式では、全光電変換素子に対して同時に露光を行い、この露光処理により生じた撮像信号の読み出しを行う。そのため、グローバルシャッター方式ではローリング歪は発生しない。このグローバルシャッター方式に対応した撮像素子の一例が特許文献１に開示されている。

特許文献１に記載の固体撮像装置は、光電変換部が形成された第１の基板と、電荷蓄積容量部及び複数のＭＯＳトランジスタが形成された第２の基板が張り合わされた構成とされている。また、第１の基板と、第２の基板にはそれぞれ接続電極が形成されており、第１の基板と第２の基板は、接続電極により電気的に接続されている。これにより、特許文献１に記載の固体撮像装置は、グローバルシャッター機能を有する固体撮像装置をより小さい面積に形成することが可能となる。

特許第４８３５７１０号明細書

しかし、特許文献１に記載の撮像素子では、光電変換部から撮像信号を取り出して、撮像信号を画像データに変換する過程で撮像信号の電位が不安定になる、或いは混入するノイズ等に起因して、得られる画像データの画質が劣化するという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、撮像素子は、第１のチップと、第１のチップが積層され、第１のチップとマイクロバンプを介して信号の送受信を行う第２のチップとを有し、第１のチップに光電変換素子、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタを有する画素回路が格子状に配置され、第２のチップに画素回路から出力されるダークレベル信号及び撮像信号をデジタル値に変換するアナログデジタル変換回路の入力段回路が少なくとも形成され、当該入力段回路の数が画素回路の行数の２倍以上である。

前記一実施の形態によれば、高画質な画像データを生成するグローバルシャッター方式の撮像素子を実現することができる。

実施の形態１にかかる撮像素子を含むカメラシステムのブロック図である。 実施の形態１にかかる撮像素子のフロアレイアウトの概略図である。 実施の形態１にかかる撮像素子のブロック図である。 実施の形態１にかかる撮像素子のアナログデジタル変換回路の一例の回路及び動作を説明する図である。 実施の形態１にかかる撮像素子のアナログデジタル変換回路の別の例の回路及び動作を説明する図である。 実施の形態１にかかる撮像素子の動作を説明するタイミングチャートである。 実施の形態１にかかる撮像素子の動作と比較例にかかる撮像素子の動作との違いを説明するタイミングチャートである。 実施の形態１にかかる撮像素子の他の例を説明するブロック図である。 実施の形態１にかかる撮像素子の他の例を説明するブロック図である。 実施の形態１にかかる撮像素子の動作の他の例を説明するタイミングチャートである。 実施の形態２にかかる撮像素子の第１の例のブロック図である。 実施の形態２にかかる撮像素子の第２の例のブロック図である。 実施の形態２にかかる撮像素子の第３の例のブロック図である。 実施の形態３にかかる撮像素子の第１の例ブロック図である。 実施の形態３にかかる撮像素子の第２の例ブロック図である。 実施の形態４にかかる撮像素子のブロック図である。 実施の形態５にかかる撮像素子の画素回路の第１の例を説明するブロック図である。 実施の形態５にかかる撮像素子の画素回路の第２の例を説明するブロック図である。 実施の形態６にかかる撮像素子のブロック図である。 実施の形態７にかかる撮像素子のブロック図である。 図３に示した撮像素子に対応するレイアウト例を示す図である。 図１４に示した撮像素子に対応するレイアウト例を示す図である。 図１９に示した撮像素子に対応するレイアウト例を示す図である。 実施の形態８にかかる撮像素子のブロック図である。 実施の形態８にかかる撮像素子の動作を説明するタイミングチャートである。 実施の形態９にかかる撮像素子のブロック図である。 実施の形態９にかかる撮像素子の動作を説明するタイミングチャートである。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

図１に実施の形態１にかかるカメラシステム１のブロック図を示す。図１に示すように、カメラシステム１は、ズームレンズ１１、絞り機構１２、固定レンズ１３、フォーカスレンズ１４、撮像素子１５、ズームレンズアクチュエータ１６、フォーカスレンズアクチュエータ１７、信号処理回路１８、システム制御ＭＣＵ１９、モニタ、記憶装置を有する。ここで、モニタ及び記憶装置は、カメラシステム１で撮影した画像を確認及び記憶するものであり、これらをカメラシステム１とは切り離した別のシステム上に設けても良い。

ズームレンズ１１、絞り機構１２、固定レンズ１３及びフォーカスレンズ１４は、カメラシステム１のレンズ群を構成する。ズームレンズ１１は、ズームアクチュエータ１６により位置の変更が行われる。フォーカスレンズ１４は、フォーカスアクチュエータ１７により位置の変更が行われる。そして、カメラシステム１では、各種アクチュエータによりレンズを移動させることでズーム倍率、フォーカスを変更し、かつ、絞り機構１２を動作させることで入射光量を変更する。

ズームアクチュエータ１６は、システム制御ＭＣＵ１９が出力するズーム制御信号ＳＺＣに基づきズームレンズ１１を移動させる。フォーカスアクチュエータ１７は、システム制御ＭＣＵ１９が出力するフォーカス制御信号ＳＦＣに基づきフォーカスレンズ１４を移動させる。絞り機構１２は、システム制御ＭＣＵ１９が出力する絞り制御信号ＳＤＣにより絞り量を調節する。

撮像素子１５は、例えば、フォトダイオード等の光電変換素子（以下、受光素子と称す）を有し、当該受光素子から得られた受光画素情報をデジタル値に変換して画像情報Ｄｏを出力する。また、撮像素子１５は、撮像素子１５が出力する画像情報Ｄｏを解析して画像情報Ｄｏの特徴を表す画像特徴情報ＤＣＩを出力する。この画像特徴情報ＤＣＩには、後述するオートフォーカス処理において取得される２つの画像が含まれる。さらに、撮像素子１５は、システム制御ＭＣＵ１９モジュール制御ＭＣＵ１８から与えられるセンサ制御信号ＳＳＣに基づき画像情報Ｄｏの画素毎のゲイン制御、画像情報Ｄｏの露光制御、及び、画像情報ＤｏのＨＤＲ（High Dynamic Range）制御を行う。撮像素子１５の詳細については後述する。

信号処理回路１８は、撮像素子１５から受信した画像情報Ｄｏに画像補正等の画像処理を施して画像データＤｉｍｇを出力する。信号処理回路１８は、受信した画像情報Ｄｏを解析して色空間情報ＤＣＤを出力する。色空間情報ＤＣＤには、例えば、画像情報Ｄｏの輝度情報、及び、色情報が含まれる。

システム制御ＭＣＵ１９は、撮像素子１５から出力される画像特徴情報ＤＣＩに基づきレンズ群のフォーカスを制御する。より具体的には、システム制御ＭＣＵ１９は、フォーカス制御信号ＳＦＣをフォーカスアクチュエータ１７に出力することでレンズ群のフォーカスを制御する。システム制御ＭＣＵ１９は、絞り制御信号ＳＤＣを絞り機構１２に出力して絞り機構１２の絞り量を調節する。さらに、システム制御ＭＣＵ１９は、外部から与えられるズーム指示に従ってズーム制御信号ＳＺＣを生成し、ズーム制御信号ＳＺＣをズームアクチュエータ１６に出力することでレンズ群のズーム倍率を制御する。

より具体的には、ズームアクチュエータ１６によりズームレンズ１１を移動することでフォーカスがずれる。そこで、システム制御ＭＣＵ１９は、撮像素子１５から得た画像特徴情報ＤＣＩに含まれる２つの画像に基づき２つの物体像間の位置的位相差を算出し、この位置的位相差に基づきレンズ群のデフォーカス量を算出する。システム制御ＭＣＵ１９は、このデフォーカス量に応じて自動的にフォーカスを合わせる。この処理がオートフォーカス制御である。

また、システム制御ＭＣＵ１９は、信号処理回路１８が出力する色空間情報ＤＣＤに含まれる輝度情報に基づき撮像素子１５の露出設定を指示する露出制御値を算出して、信号処理回路１８から出力される色空間情報ＤＣＤに含まれる輝度情報が露出制御値に近づくように撮像素子１５の露光設定及びゲイン設定を制御する。このとき、システム制御ＭＣＵ１９は、露出を変更する際に絞り機構１２の制御値を算出しても良い。

また、システム制御ＭＣＵ１９は、ユーザーからの指示に基づき画像データＤｉｍｇの輝度或いは色を調整する色空間制御信号ＳＩＣを出力する。なお、システム制御ＭＣＵ１９は、信号処理回路１８から取得した色空間情報ＤＣＤとユーザーから与えられた情報との差分に基づき色空間制御信号ＳＩＣを生成する。

実施の形態１にかかるカメラシステム１では、撮像素子１５内においてフォトダイオードから画素情報を読み出す際の制御方法に特徴の１つを有する。そこで、以下では、撮像素子１５についてより詳細に説明する。

図２に実施の形態１にかかる撮像素子１５のフロアレイアウトの一部の概略図を示す。図２では、撮像素子１５のフロアレイアウトのうち画素垂直制御部２０、画素アレイ２１、画素電流源２２、増幅回路２３、アナログデジタル変換回路２４、引き算回路（例えば、ＣＤＳ（Correlated Double Sampling）回路）２５、転送回路２６、タイミングジェネレータ２７、出力制御部２８、出力インタフェース２９のフロアレイアウトのみを示した。

また、図２に示すように、実施の形態１にかかる撮像素子１５は、２つのチップにより構成される。実施の形態１にかかる撮像素子１５では、第１のチップ（例えば、チップＡ）に画素垂直制御部２０、画素アレイ２１、画素電流源２２が設けられる。また、第２のチップ（例えば、チップＢ）に増幅回路２３、アナログデジタル変換回路２４、ＣＤＳ回路２５、転送回路２６、タイミングジェネレータ２７、出力制御部２８、出力インタフェース２９が設けられる。そして、実施の形態１にかかる撮像素子１５は、第２のチップ上に第１のチップが積層される形態となる。また、実施の形態１にかかる撮像素子１５は、第１のチップと第２のチップとをマイクロバンプによって接続し、このマイクロバンプを介して第１のチップと第２のチップとの信号の送受信を行う。

画素垂直制御部２０は、画素アレイ２１に格子状に配置される画素回路の動作を行毎に制御する。画素電流源２２は、画素アレイ２１に配置される画素回路の毎に設けられる電流源を有する。増幅回路２３は、画素回路から読み出した信号の増幅及びゲイン調整を行う。アナログデジタル変換回路２４は、増幅回路２３でゲイン調整された信号をデジタル値に変換する。ＣＤＳ回路２５は、画素回路内のフローティングディフュージョンをリセットした際に得られるダークレベル信号に対応するダークレベル値と、画素回路が受光量に応じて出力する撮像信号の信号レベルに対応するピクセル値と、の差分値を画素値として出力する。また、ＣＤＳ回路２５が出力する画素値は、画素情報となる。ＣＤＳ回路２５により撮像信号に重畳されているノイズが除去される。転送回路２６は、ＣＤＳ回路２５でノイズ除去された画素情報を出力制御部２８に近い方から順に出力制御部２８に転送する。タイミングジェネレータ２７は、画素垂直制御部２０、画素電流源２２、増幅回路２３、ＡＤ変換回路２４、ＣＤＳ回路２５が動作するタイミングを制御する。出力制御部２８は、水平転送回路２６により転送された画素情報を出力インタフェース２９に出力する。出力インタフェース２９は、撮像素子１５の出力インタフェース回路である。

実施の形態１にかかる撮像素子１５では、チップＡとチップＢとにどの回路を配置するかに特徴の１つを有する。そこで、以下では撮像素子１５について詳細に説明する。

図３に実施の形態１にかかる撮像素子１５のブロック図を示す。図３に示すように、実施の形態１にかかる撮像素子１５では、チップＡに画素垂直制御部２０、画素アレイ２１が形成される。また、図２で示した画素電流源２２は、図３では、画素アレイ２１内に設けられる画素回路３１に定電流源４５として組み込まれている。図３に示すように、実施の形態１にかかる撮像素子１５では、画素回路毎に定電流源４５が設けられる。

また、図３に示すように、実施の形態１にかかる撮像素子１５では、チップＢに、アナログデジタル変換回路２４、ＣＤＳ回路２５、転送回路２６、出力制御部２８、出力インタフェース２９が設けられる。なお、図３では、アナログデジタル変換回路２４及びタイミングジェネレータ２７については図示を省略したが、これら回路もチップＢに設けられるものとする。また、図３に示す例では、チップＢに設けられる入力段回路は、アナログデジタル変換回路２４内に設けられ、画素信号Ｖｏｐｘが入力される比較器ＣＯＭＰとなる。なお、画素信号Ｖｏｐｘには、フローティングディフュージョンＦＤのリセット電圧に対応するダークレベル信号と、フォトダイオード４１の露光により生じた電荷量に対応した撮像信号と、が含まれ、動作タイミングの違いによりいずれかの信号となる。

そして、図３に示すように、実施の形態１にかかる撮像素子１５では、チップＡに設けられる画素回路が出力する画素信号Ｖｏｐｘ１〜ＶｏｐｘｎはマイクロバンプＭＢを介してチップＢのアナログデジタル変換回路２４に与えられる。

ここで、実施の形態１にかかる撮像素子１５の回路構成についてより詳細に説明する。図３に示す例では、画素アレイ２１にｎ個（ｎは画素回路の個数を示す整数）の画素回路３１〜３ｎが設けられる。そして、画素回路３１〜３ｎは、それぞれ、光電変換素子（例えば、フォトダイオード４１）、転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、定電流源４５、フローティングディフュージョンＦＤを有する。

フォトダイオード４１は、受光素子であって、受光量に応じた電荷を生成する。フローティングディフュージョンＦＤは、フォトダイオード４１により生成された電荷を一時的に蓄積する容量である。転送トランジスタ４２は、フォトダイオード４１とフローティングディフュージョンＦＤとの間に設けられる。転送トランジスタ４２は、画素垂直制御部２０が出力する読み出し制御信号ＴＸにより開閉状態が制御される。

リセットトランジスタ４３は、電源配線ＰＷＲとフローティングディフュージョンＦＤとの間に設けられ、ゲートにリセット制御信号ＲＳＴが与えられる。リセットトランジスタ４３は、リセット制御信号ＲＳＴにより開閉状態が制御される。リセットトランジスタ４３は、フローティングディフュージョンＦＤ及びフォトダイオード４１にリセット電圧を与える。実施の形態１にかかる撮像素子１５では、リセット電圧は電源電圧である。

増幅トランジスタ４４は、ドレインが電源配線ＰＷＲが接続され、ゲートがフローティングディフュージョンＦＤに接続される。また、増幅トランジスタ４４のソースは、画素回路３１の出力端子となっている。また、増幅トランジスタ４４のソースと接地配線との間には定電流源４５が設けられる。定電流源４５は、増幅トランジスタ４４の負荷回路となるものである。

続いて、アナログデジタル変換回路２４について説明する。図３に示す例では、実施の形態１にかかる撮像素子１５は、アナログデジタル変換回路２４内にｎ個の個別アナログデジタル変換回路２４１〜２４ｎを有する。そして、個別アナログデジタル変換回路２４１〜２４ｎには、比較器ＣＯＭＰが設けられ、この比較器ＣＯＭＰに画素信号Ｖｏｐｘが与えられる。つまり、図３に示す例では、比較器ＣＯＭＰがチップＢに設けられる画素信号Ｖｏｐｘに対する信号処理回路の入力段回路となる。また、実施の形態１にかかる撮像素子１５がｎ個の画素回路に対して、ｎ個のマイクロバンプＭＢを有している。そこで、アナログデジタル変換回路２４に含まれる個別アナログデジタル変換回路の数を、前記画素回路に対応して設けられる前記マイクロバンプの数と同数であるｎ個とする。

また、図３に示す例では、チップＢに個別アナログデジタル変換回路２４１〜２４ｎに加えて、ＣＤＳ回路２５、転送回路２６、タイミングジェネレータ２７、出力制御部２８、出力インタフェース２９が設けられる。また、個別アナログデジタル変換回路２４１〜２４ｎには、それぞれデジタル値保持回路５１が設けられる。デジタル値保持回路５１は、個別アナログデジタル変換回路２４１〜２４ｎの回路形式に応じてカウンタ、或いは、ラッチ回路が用いられる。

ここで、個別アナログデジタル変換回路２４１〜２４ｎについてより詳細に説明する。個別アナログデジタル変換回路２４１〜２４ｎとしてはいくつかの回路形式が考えられる。そこで、個別アナログデジタル変換回路２４１を例に、個別アナログデジタル変換回路について説明する。図４に実施の形態１にかかる撮像素子の個別アナログデジタル変換回路の一例の回路及び動作を説明する図を示す。なお、図４では、上図に個別アナログデジタル変換回路２４１のブロック図を示し、下図に個別アナログデジタル変換回路２４１の動作を示すタイミングチャートを示した。

図４に示した例では、個別アナログデジタル変換回路２４１は、比較器ＣＯＭＰ、デジタル値保持回路５１、ランプ波生成回路５２を有する。ランプ波生成回路５２は、所定の傾きに応じて電圧が変化する比較基準電圧（例えば、ランプ波信号）を出力する。また、ランプ波生成回路５２は、クロック信号に応じてランプ波信号の電圧レベルを遷移させる。比較器ＣＯＭＰは、比較基準電圧と画素信号とを比較して、比較基準電圧の電圧レベルが画素信号の電圧レベルを上回ったことに応じて出力値をロウレベルからハイレベルに切り替える。デジタル値保持回路５１は、例えば、カウンタである。カウンタは、アナログデジタル変換処理の開始時点からクロック信号のクロック数をカウントし、比較器ＣＯＭＰの出力値がハイレベルになった時点でのカウント値を保持する。カウンタが保持している値が個別アナログデジタル変換回路２４１の出力値となる。図４に示す例では、カウント値が十進表現で２０に達した時点でランプ波の電圧レベルが画素信号の電圧レベルを超えるため、個別アナログデジタル変換回路２４１が出力するデジタル値は”１０１００”となる。

続いて、図５に実施の形態１にかかる撮像素子の個別アナログデジタル変換回路の別の例の回路及び動作を説明する図を示す。なお、図５では、上図に個別アナログデジタル変換回路２４１のブロック図を示し、下図に個別アナログデジタル変換回路２４１の動作を示すタイミングチャートを示した。

図５に示した例では、個別アナログデジタル変換回路２４１は、比較器ＣＯＭＰ、デジタル値保持回路５１、逐次比較ロジック５３、デジタルアナログ変換回路５４を有する。この例では、デジタル値保持回路５１は、ラッチ回路である。デジタルアナログ変換回路５４は、デジタル値保持回路５１に保持されているデジタル値に応じた電圧レベルを有する比較基準電圧を出力する。比較器ＣＯＭＰは、比較基準電圧と画素信号の電圧レベルとを比較して、比較基準電圧が画素信号の電圧レベルよりも高ければロウレベルを出力し、比較基準電圧が画素信号の電圧レベルよりも低ければハイレベルを出力する。逐次比較ロジック５３は、比較器ＣＯＭＰの出力値が切り替わる毎にレジスタに格納されているデジタル値を更新する。

図５に示す例では、変換処理がクロック信号に応じて進み、ラッチ回路に保持されている値が上位ビットから順に決定されていることがわかる。また、デジタルアナログ変換回路５４が出力する比較基準電圧は、前変換タイミングの変換結果を反映して変動していることがわかる。

続いて、実施の形態１にかかる撮像素子１５の動作について説明する。そこで、図６に実施の形態１にかかる撮像素子の動作を説明するタイミングチャートを示す。図６に示すように、実施の形態１にかかる撮像素子１５では、全画素に対して同じ制御を同じタイミングで実施する。

具体的には、タイミングＴ１１からタイミングＴ１２の期間にリセット制御信号ＲＳＴ１〜ＲＳＴｎ及び読み出し制御信号ＴＸ１〜ＴＸｎをともにハイレベルにして、フォトダイオード４１及びフローティングディフュージョンＦＤにリセット電圧を与えてこれらの電位をリセットするＰＤリセット処理を行う。そして、タイミングＴ１２において、リセット制御信号ＲＳＴ１〜ＲＳＴｎと、読み出し制御信号ＴＸ１〜ＴＸｎをともにロウレベルとすることで、フォトダイオード４１をフローティングディフュージョンＦＤから切り離して露光処理を開始する。

次いで、タイミングＴ１３からタイミングＴ１４の期間にリセット制御信号ＲＳＴ１〜ＲＳＴｎをハイレベルに切り替えてフローティングディフュージョンＦＤをリセット電圧にリセットする。また、タイミングＴ１３からタイミングＴ１５の期間にフローティングディフュージョンＦＤのリセット電圧をダークレベル信号として読み出して、このダークレベル信号に対するアナログデジタル変換処理とダークレベル信号のデータの保存とを行う。

次いで、タイミングＴ１５からタイミングＴ１６の期間に読み出し制御信号ＴＸ１〜ＴＸｎをハイレベルに切り替えてフォトダイオード４１からフローティングディフュージョンＦＤへの電荷の転送の読み出しを行う。また、タイミングＴ１５からタイミングＴ１７の期間にフローティングディフュージョンＦＤに転送された電荷に基づき生成される画素信号を読み出して、この画素信号に対するアナログデジタル変換処理と画素信号のデータの保存とを行う。

次いで、タイミングＴ１７からタイミングＴ１８の期間にダークレベル信号のデータと撮像信号のデータとを差分を算出して、最終的な画素のデータとなる画素情報の読み出しが行われる。

実施の形態１にかかる撮像素子１５では、上記回路構成とすることで、グローバルシャッター方式に対応しながら、画像の画素情報のＳＮ（Signal Noise）比を高め、画像の画質を向上することができる。この効果を以下で説明する。

特許文献１で開示されている撮像素子では、図３で示した画素回路のフォトダイオード４１及び転送トランジスタ４２が第１のチップに設けられ、フローティングディフュージョンＦＤ及びリセットトランジスタ４３、増幅トランジスタ４４が第２のチップに設けられる。また、第１のチップから第２のチップへの電荷の転送を行う際に第２のチップに設けられた電荷保持用容量にフォトダイオード４１で生成された電荷を一旦蓄積した後にフローティングディフュージョンＦＤに転送する。

そのため、特許文献１の撮像素子では、転送トランジスタ４２のソース（拡散領域）が常に光に晒され、電荷保持用容量への電荷を転送した後に入射光に起因して転送トランジスタ４２のソースで発生する電荷がさらに電荷保持用容量に蓄積されることになる。そのため、特許文献１に記載の撮像素子では、電荷保持用容量にフォトダイオード４１で生成された電荷以上の電荷が蓄積され、画素回路が出力する撮像信号がフォトダイオード４１の露光量に対応した電圧以上の電圧となる。この撮像信号の電圧ズレは、ダークレベル信号を差し引いても残ってしまうノイズとなる。

また、特許文献１の撮像素子では、撮像信号の出力時に電荷保持用容量が増幅トランジスタのゲートに接続されるため、撮像信号を出力する際に電荷保持容量と増幅トランジスタのゲートの寄生容量とが合算され、撮像信号の出力前後で撮像信号となる電荷が蓄積される容量の容量値が変動する。これにより、特許文献１の撮像素子では、電荷保持用容量に蓄積されている電荷に起因して生じる電圧に変動が生じ、この電圧変動が増幅トランジスタに入力され、ドレインから撮像信号とし出力されるので撮像信号のＳＮ比が低下する。

一方、実施の形態１にかかる撮像素子１５では、画素回路を入射光に晒されるチップＡに配置し、画素回路から出力される撮像信号に対する信号処理を行う回路を遮光されるチップＢに配置する。つまり、実施の形態１にかかる撮像素子１５では、ソースフォロワ回路となる増幅トランジスタによりチップＡ内でフォトダイオード４１により生成された電荷を電圧信号である撮像信号に変換する。そして、実施の形態１にかかる撮像素子１５は、電圧信号となった撮像信号をチップＡからチップＢに伝達する。これにより、実施の形態１にかかる撮像素子１５では、フローティングディフュージョンＦＤの電荷量が入射光に起因して変動する前にフローティングディフュージョンＦＤの電荷量に応じた電圧を有する撮像信号に変換することができる。また、実施の形態１にかかる撮像素子１５では、撮像信号に対する処理を入射光の影響を受けないチップＢで行う。このような回路構成により、実施の形態１にかかる撮像素子１５は、グローバルシャッター方式に対応し、かつ、ＳＮ比の劣化のない撮像信号及び画素情報を得ることができる。

ここで、特許文献１に記載の撮像素子の動作を比較例として、実施の形態１にかかる撮像素子１５の動作について説明する。そこで、図７に実施の形態１にかかる撮像素子の動作と比較例にかかる撮像素子の動作との違いを説明するタイミングチャートを示す。図７に示すように、比較例にかかる撮像素子では、露光処理と露光により生じた電荷の転送を電荷保持用容量に転送する転送処理までは全画素に対して一括して行われる。しかしながら、比較例にかかる撮像素子では、電荷保持用容量に保持された電荷に基づく撮像信号の生成及び撮像信号に対するアナログデジタル変換回路は行毎に順次行われる。そのため、読み出し順が後ろになるほど、転送トランジスタのソースが光に晒されることにより生じる電荷による電荷保持用容量の電圧変動が大きくなる問題が生じる。

一方、実施の形態１にかかる撮像素子１５では、露光から撮像信号に対するアナログデジタル変換処理までが全画素に対して一括して行われる。そのため、実施の形態１にかかる撮像素子１５では、撮像信号に転送トランジスタのソースが光に晒されることにより生じる電荷の影響が及ぶことを避けることができる。

実施の形態１にかかる撮像素子１５におけるＣＤＳ回路２５の配置例について説明する。図３で説明した例では、ＣＤＳ回路２５と転送回路２６を１つの回路ブロックとして示したが、ＣＤＳ回路２５は、転送回路２６の前後のいずれにも配置することができる。そこで、ＣＤＳ回路２５を転送回路２６の前段に配置した撮像素子１５のブロック図を図８に示し、ＣＤＳ回路２５を転送回路２６の後段に配置した撮像素子１５のブロック図を図９に示す。

ＣＤＳ回路２５を転送回路２６の前段に配置した場合、ＣＤＳ回路２５は、個別アナログデジタル変換回路毎に設けられる。このような配置とすることで、ＣＤＳ回路２５による引き算処理を並列化することができるため、処理速度を高めることができる。

ＣＤＳ回路２５を転送回路２６の後段に配置した場合、ＣＤＳ回路２５は、ｎ個の個別アナログデジタル変換回路に対して１つ設けるだけで良い。このような配置とすることで、ＣＤＳ回路２５に要する回路面積を削減することができる。

また、図６に示した実施の形態１にかかる撮像素子１５の動作についても別の例をかんがえることが出来る。そこで、図１０に実施の形態１にかかる撮像素子の動作の他の例を説明するタイミングチャートを示す。図１０に示す例では、撮像信号に対するアナログデジタル変換処理中にデジタル値保持回路５１に保持されたダークレベル信号を転送する。このように他の処理を行っている期間にデジタル値保持回路５１に保持された値を転送することで処理を高速化して、撮像素子１５のフレームレートを高めることができる。

実施の形態２
実施の形態２では、チップ構成の別の例について説明する。なお、実施の形態２の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１１から図１３に実施の形態２にかかる撮像素子の第１の例から第３の例のブロック図を示す。図１１に示した第１の例では、３つのチップにより撮像素子１５を構成する。図１１に示すように、第１の例では、第１のチップ（例えば、チップＡ）の構成は実施の形態１と同じである。一方、第１の例では、個別アナログデジタル変換回路の比較器ＣＯＭＰを含む入力段回路を第２のチップ（例えば、チップＢ）に配置し、入力段回路を除く比較器ＣＯＭＰの後段回路を第３のチップ（例えば、チップＣ）に配置する。

図１２に示した第２の例では、４つのチップにより撮像素子１５を構成する。図１２に示すように、第２の例では、第１の例のデジタル値保持回路５１をデジタル値保持回路５１１とデジタル値保持回路５１２に分割し、デジタル値保持回路５１１を第３のチップ（例えば、チップＣ）に配置し、デジタル値保持回路５１２とそれに続く後段回路を第４のチップ（例えば、チップＤ）に配置する。

図１３に示した第３の例では、５つのチップにより撮像素子１５を構成する。図１３に示すように、第３の例では、第２の例のチップＤに配置された回路を更に分割する。具体的には、デジタル値保持回路５１２を第４のチップ（例えば、チップＤ）に配置し、デジタル値保持回路５１２の後段回路を第５のチップ（例えば、チップＥ）に配置する。

このように、１つのチップに搭載される回路単位を小さくすることで、１つのチップに配置する画素回路及び当該画素回路に対応して設けられる処理回路の数を増加させることができる。つまり、１つのチップに搭載される回路単位を小さくすることで同一のチップ面積であっても画素数を増やすことができる。

実施の形態３
実施の形態３では、１つの画素回路内に設けられる光電変換素子の数を増加させた変形例について説明する。なお、実施の形態３の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１４に実施の形態３にかかる撮像素子の第１の例ブロック図を示す。図１４に示す第１の例では、１つの画素回路内に４つのフォトダイオード（図１４のフォトダイオード４１ａ〜４１ｄ）が設けられる。具体的には、第１の例では、フォトダイオードと転送トランジスタとの組が、画素回路内のフローティングディフュージョンＦＤに対して４つ並列接続される。

また、第１の例では、個別アナログデジタル変換回路内に、フォトダイオード４１ａ〜４１ｄに対応した４つのデジタル値保持回路（例えば、デジタル値保持回路５１ａ〜５１ｄ）が設けられる。そして、実施の形態３にかかる撮像素子１５の第１の例では、フォトダイオード４１ａ〜４１ｄを露光することにより生成される４つの撮像信号を順にデジタル値保持回路５１ａ〜５１ｄに保持する。

図１５に実施の形態３にかかる撮像素子の第２の例ブロック図を示す。図１５に示す第２の例では、１つの画素回路内に２つのフォトダイオード（図１５のフォトダイオード４１ａ、４１ｂ）が設けられる。具体的には、第２の例では、フォトダイオードと転送トランジスタとの組が、画素回路内のフローティングディフュージョンＦＤに対して２つ並列接続される。

一方、第２の例では、個別アナログデジタル変換回路内のデジタル値保持回路５１は、実施の形態１と同様に１つである。そして、実施の形態３にかかる撮像素子１５の第２の例では、フォトダイオード４１ａ、４１ｂを露光することにより生成される２つの撮像信号を順にデジタル値保持回路５１に保持すると共に後段回路に転送する。

実施の形態３にかかる撮像素子１５では、１組のリセットトランジスタ４３、増幅トランジスタ４４、定電流源４５に対して複数のフォトダイオードが設けられる。これにより、実施の形態３にかかる撮像素子１５では、フォトダイオード１つ当たりに必要な画素回路内のトランジスタ数を削減することができる。例えば、実施の形態３にかかる第１の例では、１つのフォトダイオード当たりのトランジスタ数を１．７５個とすることができ、第２の例では、１つのフォトダイオード当たりのトランジスタ数を２．５個とすることができる。また、第２の例では、個別アナログデジタル変換回路の回路規模を第１の例の回路規模よりも小さくすることができる。

実施の形態４
実施の形態４では、増幅トランジスタ４４の負荷として設けられる定電流源４５の配置場所の変形例について説明する。なお、実施の形態４の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１６に実施の形態４にかかる撮像素子１５のブロック図を示す。図１６に示すように、実施の形態４にかかる撮像素子１５では、定電流源４５が第２のチップ（例えば、チップＢ）に設けられる。

実施の形態４にかかる撮像素子１５では、定電流源４５をチップＢに配置することで、画素回路３１〜３ｎの回路面積を実施の形態１にかかる撮像素子１５よりも小さくすることができる。これにより、実施の形態４にかかる撮像素子１５では、チップＡに設けることができる画素回路の数を増加させることができる。なお、定電流源４５をチップＢに設けたとしても、増幅トランジスタ４４に与える電流量は変化しないため、撮像信号に対するＳＮ比等の特性は変化しない。

実施の形態５
実施の形態５では、画素回路内の回路構成の変形例について説明する。なお、実施の形態５の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１７に実施の形態５にかかる撮像素子１５の画素回路の第１の例を説明するブロック図を示す。図１７に示す第１の例では、画素回路３１〜３ｎに出力クランプトランジスタ４６が追加されている。出力クランプトランジスタ４６は、ゲートにクランプ設定電圧が与えられ、前記増幅トランジスタと並列に接続される。また、実施の形態５にかかる撮像素子１５では、このクランプ設定電圧を出力する電圧源６０がチップＡに設けられる。

出力クランプトランジスタ４６は画素出力に対するクリップ回路として機能する。このようなクリップ回路を設けることで、画素の電流源の電流変動を抑えて、画素の固定パターンノイズを抑えることができる。つまり、実施の形態５にかかる撮像素子１５の第１の例では、固定ノイズパターンを抑制することができる。

図１８に実施の形態５にかかる撮像素子１５の画素回路の第２の例を説明するブロック図を示す。図１８に示す第２の例では、リセット電圧と増幅トランジスタ４４のドレインに与える画素電源電圧とを独立した配線によって与える。図１８に示す例では、リセットトランジスタ４３のドレインにはリセット電源配線ＰＷＲｒｓを介してリセット電圧が与えられる。また、増幅トランジスタ４４のドレインには画素電源配線ＰＷＲｐｘを介して画素電源電圧が与えられる。

このように画素電源電圧とリセット電圧とを独立した配線により供給することで、フローティングディフュージョンＦＤのリセット時の電位調整をすることができる。

実施の形態６
実施の形態６では、複数の画素回路により１つのマイクロバンプＭＢ及びマイクロバンプＭＢの後段に設けられる回路を共有する変形例について説明する。なお、実施の形態６の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１９に実施の形態６にかかる撮像素子１５のブロック図を示す。図１９に示す例では、４つの画素回路（例えば、画素回路３１〜３４）が１つのマイクロバンプＭＢに接続される。また、実施の形態６にかかる画素回路は、実施の形態１にかかる画素回路に対して選択トランジスタ４７を追加したものである。具体的には、選択トランジスタ４７は、増幅トランジスタ４４とマイクロバンプＭＢとの間に設けられる。また、選択トランジスタ４７には選択信号ＳＥＬが与えられる。そして、実施の形態６にかかる撮像素子１５では、撮像信号の読み出し対象となる画素回路を選択トランジスタ４７により切り替えながら、個別アナログデジタル変換回路２４１が画素回路３１〜３４から順次ダークレベル信号及び撮像信号を読み出す。

実施の形態６にかかる撮像素子１５では、複数の画素回路によりマイクロバンプＭＢを共有することで、マイクロバンプＭＢの数を削減することができる。また、実施の形態６にかかる撮像素子１５では、個別アナログデジタル変換回路が複数の画素回路で共有されるため、１つの画素回路当たりの個別アナログデジタル変換回路の回路面積を削減することができる。

また、実施の形態３にかかる撮像素子１５では、複数のフォトダイオードを共通の増幅トランジスタ４４に接続する。そのため、複数のフォトダイオードが順次読み出す必要があるため、各フォトダイオードの露光タイミングがずれる欠点が生じる。しかしながら、実施の形態６にかかる撮像素子１５では、複数のフォトダイオードにそれぞれ増幅トランジスタ４４が設けられ、各増幅トランジスタ４４のソースが選択トランジスタを介して共通のバンプに接続される。そのため、実施の形態６にかかる撮像素子１５は、転送トランジスタ４２を同タイミングで制御して、選択トランジスタ４７で各トランジスタのソース電圧を順次読み出すことで、露光タイミングをずらすことなく、動作させることができる。

実施の形態７
実施の形態７では、第１のチップ及び第２のチップ上における回路配置の例について説明する。なお、実施の形態７の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図２０に実施の形態７にかかる撮像素子１５のブロック図を示す。図２０に示すように、実施の形態７にかかる撮像素子１５では、第１のチップ（例えば、チップＡ）に格子状に画素回路が配置される。そして、実施の形態７にかかる撮像素子１５では、画素回路毎にマイクロバンプＭＢが設けられる。

また、実施の形態７にかかる撮像素子１５では、第２のチップ（例えば、チップＢ）に格子状に個別アナログデジタル変換回路が配置される。また、チップＢでは、格子状に配置された個別アナログデジタル変換回路の行毎にＣＤＳ回路２５及び転送回路２６が設けられる。そして、全ての転送回路２６に対して出力制御部２８及び出力インタフェース２９が設けられる。

そして、チップＢでは、個別アナログデジタル変換回路が生成したデジタル値が転送回路２６により横方向に転送され、転送されたデジタル値が順次出力回路に転送され、最終的に出力回路から外部に出力される。

ここで、チップＡに設けられる画素回路と、チップＢに設けられるアナログデジタル変換回路のレイアウトについて説明する。なお、図２１から図２３において、ＰＤはフォトダイオード、ＴＸは転送トランジスタ、ＲＳＴはリセットトランジスタ、ＡＭＩは増幅トランジスタ、ＳＥＬは選択トランジスタ、ＭＢはマイクロバンプを示すものとする。

図２１に図３に示した撮像素子に対応するレイアウト例を示す。図２１に示すように、チップＡに配置される画素回路は、それぞれがフォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及びマイクロバンプを有する。また、チップＢに配置されるアナログデジタル変換回路は、比較器、カウンタ及びマイクロバンプと有する。そして、本願の撮像素子１５は、図２１の一点鎖線を対称軸としてチップＡとチップＢとを貼り合わせることで形成される。また、チップＢに形成されるアナログデジタル変換回路の１つ分のレイアウト面積は、チップＡに形成される画素回路の１つ分のレイアウト面積以下となるようにレイアウトされる。このように１つ分のアナログデジタル変換回路のレイアウト面積を画素回路の１つ分のレイアウト面積以下とすることで、格子状に配置された画素回路のそれぞれから出力される画素信号（ダークレベル信号及び撮像信号を含む信号）を一括してデジタル値に変換可能な数のアナログデジタル変換回路をチップＢに形成することができる。

また、図２２に図１４に示した撮像素子に対応するレイアウト例を示す。図２２に示した撮像素子では、１つの画素回路が４つのフォトダイオードを有し、かつ、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及びマイクロバンプの組を一組有する。また、図２２に示す例では、チップＢに配置されるアナログデジタル変換回路は、比較器、カウンタ及びマイクロバンプと有する。そして、本願の撮像素子１５は、図２２の一点鎖線を対称軸としてチップＡとチップＢとを貼り合わせることで形成される。ここで、図２２に示す例では、チップＢに形成されるアナログデジタル変換回路の１つ分のレイアウト面積は、チップＡに形成される画素回路の１つ分のレイアウト面積以下となるようにレイアウトされる。このように１つ分のアナログデジタル変換回路のレイアウト面積を画素回路の１つ分のレイアウト面積以下とすることで、図１４に示した撮像素子においても、格子状に配置された画素回路のそれぞれから出力される画素信号を一括してデジタル値に変換可能な数のアナログデジタル変換回路をチップＢに形成することができる。

また、図２３に図１９に示した撮像素子に対応するレイアウト例を示す。図２３に示した撮像素子では、４つの画素回路に対してマイクロバンプが１つ設けられる。また、図２３に示す例では、チップＢに配置されるアナログデジタル変換回路は、比較器、カウンタ及びマイクロバンプと有する。そして、本願の撮像素子１５は、図２３の一点鎖線を対称軸としてチップＡとチップＢとを貼り合わせることで形成される。ここで、図２３に示す例では、チップＢに形成されるアナログデジタル変換回路の１つ分のレイアウト面積は、チップＡにおいて１つのマイクロバンプに接続される画素回路のレイアウト面積以下となるようにレイアウトされる。このように１つ分のアナログデジタル変換回路のレイアウト面積を１つのマイクロバンプに接続される画素回路のレイアウト面積以下とすることで、図１９に示した撮像素子においても、格子状に配置された画素回路から順次出力される画素信号を出力タイミング毎に一括してデジタル値に変換可能な数のアナログデジタル変換回路をチップＢに形成することができる。

なお、図２１から図２３で示した例は、本願の撮像素子１５のレイアウトの好適な一例を示したものであり実際のレイアウト方法は適宜変更することができる。また、図２１から図２３は、画素回路とアナログデジタル変換回路とのレイアウト面積の関係を説明するために示したものであり、チップＡ及びチップＢには他の回路も形成される。また、アナログデジタル変換回路の個数を画素回路の個数に近づける方法として、チップＡ上に画素回路毎にアナログデジタル変換回路を形成することが考えられるが、この場合、画素回路の回路面積が大きくなり、撮像素子及びレンズシステムのサイズが現実的なサイズに収まらない問題が生じる。

実施の形態８
実施の形態８では、実施の形態１にかかる撮像素子１５の別の形態となる撮像素子について説明する。なお、実施の形態８の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図２４に実施の形態８にかかる撮像素子のブロック図を示す。図２４に示すように、実施の形態８にかかる撮像素子は、アナログデジタル変換回路２４に加算平均処理回路５５１〜５５ｎを追加したものである。加算平均処理回路５５１〜５５ｎは、個別アナログデジタル変換回路２４１〜２４ｎに対応して設けられる。加算平均処理回路５５１〜５５ｎは、それぞれ、対応するアナログデジタル変換回路の出力値（デジタル値）が変化する毎に変化した出力値を積算して積算出力値を生成し、積算出力値を積算の回数で除した値を後段に設けられる回路に出力する。

例えば、個別アナログデジタル変換回路として、図４に示した個別アナログデジタル変換回路２４１を用いた場合、比較基準電圧が画素信号の電圧レベルを下回るまでの期間、個別アナログデジタル変換回路２４１の出力値となるカウンタ５１の値が変化を続ける。加算平均処理回路５５１〜５５ｎは、個別アナログデジタル変換回路２４１の出力値が変化する毎に出力値の積算を行う。このときの積算回数は、カウンタ５１のカウント値が変化した回数となる。このようなことから、加算平均処理回路５５１〜５５ｎは、画素信号の電圧レベル（つまり、画素値の明るさ）に応じて異なる積算回数により積算出力値を除した値を加算平均出力値とすることができる。

ここで、加算平均処理回路５５１〜５５ｎは、同一の回路構成であるため、加算平均処理回路５５１を例に加算平均処理回路について説明する。加算平均処理回路５５１は、デジタル値積算処理回路６０、回数比較器６１、積算回数カウンタ６２、除算器６３を有する。

デジタル値積算処理回路６０は、個別アナログデジタル変換回路２４１が出力する出力値（デジタル値）が変化する毎に変化した出力値を積算して積算出力値を生成する。回数比較器６１は、固定値として予め設定されるリミット設定値と、デジタル値積算処理回路６０で行われる積算処理の処理回数（以下、積算回数と称す）とを比較して、積算回数がリミット設定値を超えた場合にデジタル値積算処理回路６０、積算回数カウンタ６２及び個別アナログデジタル変換回路２４１に動作の停止を指示する。リミット設定値は、積算回数カウンタ６２のカウント値がオーバーフローしない回数に設定される。なお、積算回数カウンタ６２が十分なカウント上限値を有している場合には回数比較器６１は無くても構わない。

積算回数カウンタ６２は、デジタル値積算処理回路６０における積算回数をカウントしてカウント値を生成する。除算器６３は、デジタル値積算処理回路６０が出力する積算出力値を積算回数カウンタ６２が出力するカウント値で除して加算平均出力値を後段回路に出力する。

続いて、実施の形態８にかかる撮像素子の動作について説明する。そこで、図２５に実施の形態８にかかる撮像素子の動作を説明するタイミングチャートを示す。図２５に示す例では、個別アナログデジタル変換回路として図４に示したアナログデジタル変換回路を用いたものを示した。また、図２５に示す例は、長い露光時間で１枚の画像中の暗い部分の明瞭度を高めた長秒露光画像と、短い露光時間で１枚の画像中の明るい部分の明瞭度を高めた短秒露光画像と、を合成して１枚の画像を得るハイダイナミックレンジ合成処理を行う撮像素子のものである。このハイダイナミックレンジ合成処理では、長秒露光で得られた画素信号については高いゲインを与えてその後のデジタル値への変換処理を行い、短秒露光で得られた画素信号については長秒露光中よりも小さいゲインを与えてその後のデジタル値への変換処理を行う。長秒露光で得られる画像のくらい部分は、ゲインを高くしても信号振幅は不十分である。短秒露光で得られる画像の明るい部分は、ゲインは低いが信号振幅は十分である。

図２５に示すように、実施の形態８にかかる撮像素子は、ダークレベル信号をリセット期間の終了後からアナログデジタル変換回路を開始し、比較基準電圧の低下と共に変化する個別アナログデジタル変換回路２４１のデジタル出力値を積算する。ここで、図２５に示すように、長秒露光により得られた画像の暗い部分の画素信号は輝度が不十分で電圧レベルが低く、短秒露光により得られた画像の明るい部分の画素信号は輝度が十分で電圧レベルが高い、傾向にある。そのため、個別アナログデジタル変換回路２４１が行う変換処理の回数は、長秒露光により得られた画素信号に対する変換処理回数のほうが、短秒露光により得られた画素信号に対する変換処理回数よりも多くすることができる。

そして、実施の形態８にかかる撮像素子では、加算平均出力値（図２５の除算器出力）を次の読み出しタイミングで次段に出力する。このとき、実施の形態８にかかる撮像素子では、積算出力値を積算回数で除算した値を加算平均出力値とする。

上記説明より、実施の形態８にかかる撮像素子では、アナログデジタル変換回路の出力値に対して加算平均処理を施した後に後段回路に出力する。これにより、実施の形態８にかかる撮像素子では、画素値のノイズを抑制することができる。より具体的には、積算回数をＮとした場合、実施の形態８にかかる撮像素子では、ノイズレベルを１／√Ｎ倍程度に抑制することができる。アナログデジタル変換回路の変換精度を１０ビットとすると、Ｎは１０２４となり、この場合ノイズレベルは加算平均処理を行わない場合よりも３０倍程度抑制される。

また、実施の形態８にかかる撮像素子では、画素信号の電圧レベルが低い（或いは画素値が暗い）ほど積算回数が多くなる。長秒露光と短秒露光の異なる露光時間で得られた画像を合成するハイダイナミックレンジ合成処理では、暗部に対して高いゲインを適用する。そのため、ハイダイナミックレンジ合成処理では、暗部のノイズレベルが高くなる傾向にある。しかしながら、実施の形態８にかかる撮像素子では、この暗部の画素信号に対しては積算回数が多くなるためノイズ抑制能力を高めることができる。一方、実施の形態８にかかる撮像素子では、短秒露光で得られる明部の画素信号に対しては積算回数を増やす必要がないため、その分消費電力を抑えることができる。

このように、画素信号のレベルに応じて積算回数を変化させることで、実施の形態８にかかる撮像素子では、暗部の画素信号に対しては高いノイズ抑制能力を発揮し、明部の画素信号に対しては積算回数を抑制することで消費電力を抑制することができる。

実施の形態９
実施の形態９では、実施の形態８にかかる撮像素子の別の形態となる撮像素子について説明する。なお、実施の形態９の説明では、実施の形態１、８と同じ構成要素については、実施の形態１、８と同じ符号を付して説明を省略する。

図２６に実施の形態９にかかる撮像素子のブロック図を示す。図２６に示すように、実施の形態９にかかる撮像素子は、加算平均処理回路５５１〜５５ｎを加算平均処理回路５６１〜５６ｎに置き換えたものである。加算平均処理回路５６１〜５６ｎは、加算平均処理回路５５１〜５５ｎに処理時間設定回路６４を追加したものである。

処理時間設定回路６４は、個別アナログデジタル変換回路が１つの画素信号に対して繰り返して行うアナログデジタル変換処理のうち初期のアナログデジタル変換処理で得られた出力値の大きさに基づき個別アナログデジタル変換回路の処理サイクル時間の長さを設定する。具体的には、処理時間設定回路６４は、個別アナログデジタル変換回路が１つの画素信号に対して行う最初の変換処理に要する時間として、明部に対応した変換時間を初期値として有する。そして、処理時間設定回路６４は、初期のアナログデジタル変換処理で得られた出力値が明部に対応するものであれば、変換サイクル時間の長さは変更しない。一方、処理時間設定回路６４は、初期のアナログデジタル変換処理で得られた出力値が暗部に対応するものであれば、変換サイクル時間を短い時間に変更する。

続いて、実施の形態９にかかる撮像素子の動作について説明する。そこで、図２７に実施の形態９にかかる撮像素子の動作を説明するタイミングチャートを示す。図２７に示すタイミングチャートは、図２５に示した実施の形態８にかかる撮像素子と同様の動作を実施の形態９にかかる撮像素子に行わせたものである。図２７に示すように、実施の形態９にかかる撮像素子では、暗部に対応する画素信号が得られる期間の変換サイクル時間が短く変更される。

上記説明より、実施の形態９にかかる撮像素子では、暗部に対応する画素信号に対しては変換サイクル時間を短くすることで、同一の期間内に行われる積算回数を増やすことができる。このように、暗部に対応する画素信号に対する積算回数を増加させることで、実施の形態９にかかる撮像素子では、暗部に対応する画素信号に対してより高いノイズ圧縮能力を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

なお、上記実施の形態で説明した撮像素子は、以下に示す付記に示す内容を含む。
（付記）
第１のチップと、
前記第１のチップが積層され、前記第１のチップとマイクロバンプを介して信号の送受信を行う第２のチップと、を有し、
前記第１のチップは、
光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子と前記フローティングディフュージョンとの間に設けられる転送トランジスタと、
前記フローティングディフュージョンにリセット信号に応じてリセット電圧を与えるリセットトランジスタと、
前記フローティングディフュージョンの電位に基づき画素信号を出力する増幅トランジスタと、を備える画素回路が格子状に配置され、
前記第２のチップは、
前記画素信号の電圧レベルをデジタル値に変換するアナログデジタル変換回路が少なくとも配置され、
前記アナログデジタル変換回路は、１つの前記マイクロバンプに接続される前記画素回路のレイアウト面積以下のレイアウト面積でレイアウトされる撮像素子。

１ カメラシステム
１１ ズームレンズ
１２ 絞り機構
１３ 固定レンズ
１４ フォーカスレンズ
１５ 撮像素子
１６ ズームレンズアクチュエータ
１７ フォーカスレンズアクチュエータ
１８ 信号処理回路
１９ システム制御ＭＣＵ
２０ 画素垂直制御部
２１ 画素アレイ
２２ 画素電流源
２３ 増幅回路
２４ アナログデジタル変換回路
２４１ 個別アナログデジタル変換回路
２５ ＣＤＳ回路
２６ 転送回路
２７ タイミングジェネレータ
２８ 出力制御部
２９ 出力インタフェース
３１ 画素回路
４１ フォトダイオード
４２ 転送トランジスタ
４３ リセットトランジスタ
４４ 増幅トランジスタ
４５ 定電流源
４６ 出力クランプトランジスタ
４７ 選択トランジスタ
５１ デジタル値保持回路
５２ ランプ波生成回路
５３ 逐次比較ロジック
５４ デジタルアナログ変換回路
５５１ 加算平均処理回路
５６１ 加算平均処理回路
６０ デジタル値積算処理回路
６１ 回数比較器
６２ 積算回数カウンタ
６３ 除算器
６４ 処理時間設定回路
ＣＯＭＰ 比較器
ＰＷＲ 電源配線
ＰＷＲｒｓ リセット電源配線
ＰＷＲｐｘ 画素電源配線
ＲＳＴ リセット制御信号
ＴＸ 読み出し制御信号
ＳＥＬ 選択信号
ＦＤ フローティングディフュージョン
Ｖｏｐｘ 画素信号

Claims (12)

1. 第１のチップと、
   前記第１のチップが積層され、前記第１のチップとマイクロバンプを介して信号の送受信を行う第２のチップと、を有し、
   前記第１のチップは、
   光電変換素子と、
   フローティングディフュージョンと、
   前記光電変換素子と前記フローティングディフュージョンとの間に設けられる転送トランジスタと、
   前記フローティングディフュージョンにリセット信号に応じてリセット電圧を与えるリセットトランジスタと、
   前記フローティングディフュージョンの電位に基づき画素信号を出力する増幅トランジスタと、を備える画素回路が格子状に配置され、
   前記第２のチップは、
   前記画素信号に対する信号処理を行う回路の入力段回路が少なくとも配置され、
   前記入力段回路は、同一列に配置される前記画素回路に対して２つ以上設けられる撮像素子。
2. 前記入力段回路は、前記画素信号のアナログレベルに応じたデジタル値を生成するアナログデジタル変換回路である請求項１に記載の撮像素子。
3. 前記第２のチップには、前記アナログデジタル変換回路の後段に設けられる複数の回路が設けられる請求項２に記載の撮像素子。
4. 前記第２のチップが積層され、前記第２のチップとマイクロバンプを介して信号の送受信を行う第３のチップを有し、
   前記第２のチップには少なくとも前記入力段回路が設けられ、
   前記第３のチップには、前記入力段回路を除く回路が形成される請求項１に記載の撮像素子。
5. 前記画素回路は、複数の前記光電変換素子を有する請求項１に記載の撮像素子。
6. 前記入力段回路は、アナログデジタル変換回路であり、
   前記アナログデジタル変換回路は、前記アナログデジタル変換回路の変換結果を保持するデジタル値保持回路を、複数の前記光電変換素子の個数に対応した個数有する請求項５に記載の撮像素子。
7. 前記第２のチップは、前記増幅トランジスタの負荷となる電流源を有する請求項１に記載の撮像素子。
8. 前記画素回路は、ゲートにクランプ設定電圧が与えられ、前記増幅トランジスタと並列に接続される出力クランプトランジスタを有する請求項１に記載の撮像素子。
9. 前記増幅トランジスタのドレインに与えられる画素電源電圧と、前記リセット電圧とは、異なる電圧値である請求項１に記載の撮像素子。
10. 前記マイクロバンプは、複数の前記画素回路に対して１つ設けられる請求項１に記載の撮像素子。
11. 前記第２のチップには、前記アナログデジタル変換回路の出力値が変化する毎に変化した前記出力値を積算して積算出力値を生成し、前記積算出力値を前記積算の回数で除して生成した加算平均出力値を後段に設けられる回路に出力する加算平均処理回路が設けられる請求項２に記載の撮像素子。
12. 前記加算平均処理回路は、前記アナログデジタル変換回路が１つの前記画素信号に対して繰り返して行うアナログデジタル変換処理のうち初期のアナログデジタル変換処理で得られた前記出力値の大きさに基づき前記アナログデジタル変換回路の処理サイクル時間の長さを設定する処理時間設定回路を有する請求項１１に記載の撮像素子。

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