KR20200067257A

KR20200067257A - 이미지 센서

Info

Publication number: KR20200067257A
Application number: KR1020180010521A
Authority: KR
Inventors: 후미히데 무라오; 고지 시다
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2017-02-01
Filing date: 2018-01-29
Publication date: 2020-06-12
Also published as: CN108462840A; TW201839966A; JP2018125845A

Abstract

관련된 이미지 센서에서는, 이미지 신호의 SN 비가 불안정해지는 문제가 있다. 하나의 예시적인 실시예에 따르면, 이미지 센서는 제1 칩(A), 및 신호들을 마이크로 범프를 통해 제1 칩으로 송신하고 제1 칩으로부터 수신하도록 구성된 제2 칩(B)을 포함하고, 제1 칩은 제2 칩의 상부에 적층되고, 제1 칩 상에는, 픽셀 회로들(31-3n)이 격자 구조로 배열되고, 픽셀 회로들 각각은 광전 변환 요소(41), 전송 트랜지스터(42), 리셋 트랜지스터(43) 및 증폭 트랜지스터(44)를 포함하고, 제2 칩 상에는, 픽셀 회로들(31-3n)로부터 출력되는 다크 레벨 신호 및 이미징 신호를 디지털 값으로 변환하도록 구성되는 아날로그/디지털 컨버터 회로의 적어도 하나의 입력 스테이지 회로(COMP)가 형성되고, 입력 스테이지 회로들(COMP)의 수는 픽셀 회로들의 라인들의 수의 적어도 2배이다.

Description

이미지 센서{IMAGE SENSOR}

본 발명은 이미지 센서에 관한 것으로, 예를 들어, 복수의 칩이 함께 적층된 구조를 갖는 이미지 센서에 관한 것이다.

카메라 등에서 광 정보를 이미지 데이터로 변환하는 이미지 센서에는, 광전 변환 요소들이 격자 구조로 배열된다. 이미지 센서들의 타입들은 롤링 셔터 및 글로벌 셔터를 포함한다. 롤링 셔터 이미지 센서는 각각의 라인에서 소정 시간 지연을 통해 노광 및 이미징 신호 판독을 수행한다. 롤링 셔터 이미지 센서에서는, 한 번에 한 라인씩 이미징이 행해지므로, 고속으로 움직이는 피사체의 이미지를 촬영하는 경우, 이미지가 비스듬하게 왜곡되는 롤링 왜곡이 발생한다. 반면에, 글로벌 셔터 이미지 센서는 모든 광전 변환 요소들에서 동시에 노광을 수행하고, 이 노광에 의해 생성된 이미징 신호를 판독한다. 따라서, 글로벌 셔터 타입에서는 롤링 왜곡이 발생하지 않는다. 글로벌 셔터 기술을 이용하는 이미지 센서의 예가 일본 특허 제4835710호의 명세서에 개시되어 있다.

일본 특허 제4835710호에 개시된 고체 상태 이미지 센서 장치는 광전 변환 유닛이 형성된 제1 기판과, 전하 축적 커패시터 유닛 및 복수의 MOS 트랜지스터가 형성된 제2 기판이 함께 본딩되는 구조를 갖는다. 또한, 제1 기판 및 제2 기판 각각에 접속 전극들이 형성되고, 제1 기판과 제2 기판은 접속 전극들에 의해 전기적으로 접속된다. 따라서, 일본 특허 제4835710호에 개시된 고체 상태 이미지 센서 장치에 따르면, 더 작은 면적에 글로벌 셔터 기능을 갖는 고체 상태 이미지 센서 장치를 형성할 수 있다.

그러나, 일본 특허 제4835710호에 개시된 이미지 센서는 광전 변환 유닛으로부터 이미징 신호를 추출하고 이미징 신호를 이미지 데이터로 변환하는 프로세스에서 이미징 신호의 전위가 불안정해지거나, 획득된 이미지 데이터의 품질이 신호 안에 혼합된 잡음으로 인해 저하되는 문제를 갖는다.

본 발명의 다른 문제들 및 새로운 특징들이 명세서 및 첨부 도면들의 설명으로부터 명백해질 것이다.

하나의 예시적인 실시예에 따르면, 이미지 센서는 제1 칩, 및 신호들을 마이크로 범프를 통해 상기 제1 칩으로 송신하고 상기 제1 칩으로부터 수신하도록 구성된 제2 칩을 포함하고, 상기 제1 칩은 상기 제2 칩의 상부에 적층되고, 상기 제1 칩 상에는, 픽셀 회로들이 격자 구조로 배열되고, 상기 픽셀 회로들 각각은 광전 변환 요소, 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터를 포함하고, 상기 제2 칩 상에는, 상기 픽셀 회로로부터 출력되는 다크 레벨 신호 및 이미징 신호를 디지털 값으로 변환하도록 구성되는 아날로그/디지털 컨버터 회로의 적어도 하나의 입력 스테이지 회로가 형성되고, 입력 스테이지 회로들의 수는 상기 픽셀 회로들의 라인들의 수의 적어도 2배이다.

전술한 예시적인 실시예에 따르면, 고품질의 이미지 데이터를 생성하는 글로벌 셔터 이미지 센서를 실현할 수 있다.

상기 및 다른 양태들, 장점들 및 특징들은 첨부 도면들과 관련하여 이루어지는 소정 실시예들의 다음 설명으로부터 더 명백해질 것이다.
도 1은 제1 예시적인 실시예에 따른 카메라 시스템의 블록도이다.
도 2는 제1 예시적인 실시예에 따른 이미지 센서의 플로어 레이아웃의 일부의 개략도이다.
도 3은 제1 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 4는 제1 예시적인 실시예에 따른 이미지 센서 내의 개별 아날로그/디지털 컨버터 회로의 일례 및 그의 동작을 도시하는 도면이다.
도 5는 제1 예시적인 실시예에 따른 이미지 센서 내의 개별 아날로그/디지털 컨버터 회로의 다른 예 및 그의 동작을 도시하는 도면이다.
도 6은 제1 예시적인 실시예에 따른 이미지 센서의 동작을 도시하는 타이밍 차트이다.
도 7은 제1 예시적인 실시예에 따른 이미지 센서의 동작과 비교 예에 따른 이미지 센서의 동작 사이의 차이를 도시하는 타이밍 차트이다.
도 8은 제1 예시적인 실시예에 따른 이미지 센서의 제1 예를 설명하기 위한 블록도이다.
도 9는 제1 예시적인 실시예에 따른 이미지 센서의 제2 예를 설명하기 위한 블록도이다.
도 10은 제1 예시적인 실시예에 따른 이미지 센서(15)의 다른 동작 예를 도시하는 타이밍 차트이다.
도 11은 제2 예시적인 실시예에 따른 이미지 센서의 제1 예를 도시하는 블록도이다.
도 12는 제2 예시적인 실시예에 따른 이미지 센서의 제2 예를 도시하는 블록도이다.
도 13은 제2 예시적인 실시예에 따른 이미지 센서의 제3 예를 도시하는 블록도이다.
도 14는 제3 예시적인 실시예에 따른 이미지 센서의 제1 예의 블록도이다.
도 15는 제3 예시적인 실시예에 따른 이미지 센서의 제2 예의 블록도이다.
도 16은 제4 예시적인 실시예에 따른 이미지 센서(15)의 블록도이다.
도 17은 제5 예시적인 실시예에 따른 이미지 센서 내의 픽셀 회로의 제1 예를 도시하는 블록도이다.
도 18은 제5 예시적인 실시예에 따른 이미지 센서 내의 픽셀 회로의 제2 예를 도시하는 블록도이다.
도 19는 제6 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 20은 제7 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 21은 도 3에 도시된 이미지 센서에 대응하는 레이아웃 예이다.
도 22는 도 14에 도시된 이미지 센서에 대응하는 레이아웃 예이다.
도 23은 도 19에 도시된 이미지 센서에 대응하는 레이아웃 예이다.
도 24는 제8 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 25는 제8 예시적인 실시예에 따른 이미지 센서의 동작을 도시하는 타이밍 차트이다.
도 26은 제9 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 27은 제9 예시적인 실시예에 따른 이미지 센서의 동작을 도시하는 타이밍 차트이다.

제1 예시적인 실시예

이하의 설명 및 첨부 도면들은 설명을 명확히 하기 위해 적절히 단축 및 간략화된다. 도면들에서, 동일한 참조 부호들은 동일한 구성 요소들을 나타내며, 그들의 중복 설명은 생략된다.

도 1은 제1 예시적인 실시예에 따른 카메라 시스템(1)의 블록도이다. 도 1에 도시된 바와 같이, 카메라 시스템(1)은 줌 렌즈(11), 조리개 기구(12), 고정 렌즈(13), 포커스 렌즈(14), 이미지 이미지 센서(15), 줌 렌즈 액추에이터(16), 포커스 렌즈 액추에이터(17), 신호 처리 회로(18), 시스템 제어 MCU(19), 모니터 및 저장 유닛을 포함한다. 모니터 및 저장 유닛은 카메라 시스템(1)에 의해 촬영된 이미지들을 체크 및 저장하고, 카메라 시스템(1)으로부터 분리된 다른 시스템에 배치될 수 있다.

줌 렌즈(11), 조리개 기구(12), 고정 렌즈(13) 및 포커스 렌즈(14)는 카메라 시스템(1)의 렌즈 그룹을 형성한다. 줌 액추에이터(16)에 의해 줌 렌즈(11)의 위치가 변경된다. 포커스 액추에이터(17)에 의해 포커스 렌즈(14)의 위치가 변경된다. 카메라 시스템(1)은 각각의 액추에이터를 사용하여 렌즈들을 이동시킴으로써 줌 배율 및 포커스를 변경하고, 조리개 기구(12)의 동작에 의해 입사광의 양을 변경한다.

줌 액추에이터(16)는 시스템 제어 MCU(19)로부터 출력되는 줌 제어 신호(SZC)에 기초하여 줌 렌즈(11)를 이동시킨다. 포커스 액추에이터(17)는 시스템 제어 MCU(19)로부터 출력되는 포커스 제어 신호(SFC)에 기초하여 포커스 렌즈(14)를 이동시킨다. 조리개 기구(12)는 시스템 제어 MCU(19)로부터 출력되는 조리개 제어 신호(SDC)에 의해 f 넘버를 조정한다.

이미지 센서(15)는 예를 들어, 포토다이오드와 같은 광전 변환 요소(이하, 포토리셉터로 지칭됨)를 포함하고, 포토리셉터로부터 얻어진 포토리셉터 픽셀 정보를 디지털 값으로 변환하고 이미지 정보(Do)를 출력한다. 또한, 이미지 센서(15)는 이미지 센서(15)로부터 출력되는 이미지 정보(Do)를 분석하고, 이미지 정보(Do)의 특징을 나타내는 이미지 특징 정보(DCI)를 출력한다. 이미지 특징 정보(DCI)는 후술하는 오토포커스 처리에 의해 취득되는 2개의 이미지를 포함한다. 또한, 이미지 센서(15)는 시스템 제어 MCU(19)로부터 공급되는 센서 제어 신호(SSC)에 기초하여 이미지 정보(Do)의 각각의 픽셀의 이득 제어, 이미지 정보(Do)의 노광 제어 및 이미지 정보(Do)의 HDR(High Dynamic Range) 제어를 수행한다. 이미지 센서(15)는 나중에 상세히 설명된다.

신호 처리 회로(18)는 이미지 센서(15)로부터 수신되는 이미지 정보(Do)에 대해 이미지 보정과 같은 이미지 처리를 수행하여 이미지 데이터(Dimg)를 출력한다. 신호 처리 회로(18)는 수신된 이미지 정보(Do)를 분석하여 컬러 공간 정보(DCD)를 출력한다. 컬러 공간 정보(DCD)는 예를 들면 이미지 정보(Do)의 휘도 정보 및 컬러 정보를 포함한다.

시스템 제어 MCU(19)는 이미지 센서(15)로부터 출력된 이미지 특징 정보(DCI)에 기초하여 렌즈 그룹의 포커스를 제어한다. 구체적으로는, 시스템 제어 MCU(19)는 포커스 제어 신호(SFC)를 포커스 액추에이터(17)로 출력하여, 렌즈 그룹의 포커스를 제어한다. 시스템 제어 MCU(19)는 조리개 제어 신호(SDC)를 조리개 기구(12)로 출력하여, 조리개 기구(12)의 f 넘버를 조정한다. 또한, 시스템 제어 MCU(19)는 외부에서 공급된 줌 명령에 따라 줌 제어 신호(SZC)를 생성하고, 줌 제어 신호(SZC)를 줌 액추에이터(16)로 출력하여, 렌즈 그룹의 줌 배율을 제어한다.

보다 구체적으로, 줌 액추에이터(16)를 사용하여 줌 렌즈(11)를 이동시킴으로써 포커스가 변위된다. 시스템 제어 MCU(19)는 이미지 센서(15)로부터 획득된 이미지 특징 정보(DCI)에 포함된 2개의 이미지에 기초하여 2개의 물체 이미지 사이의 위치 위상 차이를 계산하고, 위치 위상 차이에 기초하여 렌즈 그룹의 디포커스의 양을 계산한다. 시스템 제어 MCU(19)는 디포커스의 양에 따라 자동으로 포커스를 달성한다. 이 처리를 오토포커스 제어라고 한다.

또한, 시스템 제어 MCU(19)는 신호 처리 회로(18)로부터 출력된 컬러 공간 정보(DCD)에 포함된 휘도 정보에 기초하여 이미지 센서(15)의 노광 설정을 명령하는 노광 제어 값을 계산하고, 신호 처리 회로(18)로부터 출력된 컬러 공간 정보(DCD)에 포함된 휘도 정보가 노광 제어 값에 가깝도록 이미지 센서(15)의 노광 설정 및 이득 설정을 제어한다. 이때, 시스템 제어 MCU(19)는 노광을 변경할 때 조리개 기구(12)의 제어 값을 계산할 수 있다.

또한, 시스템 제어 MCU(19)는 사용자로부터의 명령에 기초하여 이미지 데이터(Dimg)의 휘도 또는 컬러를 조정하기 위한 컬러 공간 제어 신호(SIC)를 출력한다. 시스템 제어 MCU(19)는 신호 처리 회로(18)로부터 취득된 컬러 공간 정보(DCD)와 사용자로부터 공급된 정보 사이의 차이에 기초하여 컬러 공간 제어 신호(SIC)를 생성한다는 점에 유의한다.

제1 예시적인 실시예에 따른 카메라 시스템(1)의 한 특징은 이미지 센서(15) 내의 포토다이오드로부터 픽셀 정보를 판독할 때의 제어 방법이다. 이미지 센서(15)는 이하에서 상세히 설명된다.

도 2는 제1 예시적인 실시예에 따른 이미지 센서의 플로어 레이아웃의 일부의 개략도이다. 도 2는 픽셀 수직 제어 유닛(20), 픽셀 어레이(21), 픽셀 전류 소스(22), 증폭 회로(23), 아날로그/디지털 컨버터 회로(24), 감산 회로(예로서, CDS(Correlated Double Sampling) 회로)(25), 전송 회로(26), 타이밍 생성기(27), 출력 제어 유닛(28) 및 출력 인터페이스(29)의 플로어 레이아웃만을 도시하며, 이는 이미지 센서(15)의 플로어 레이아웃의 일부이다.

또한, 도 2에 도시된 바와 같이, 제1 예시적인 실시예에 따른 이미지 센서(15)는 2개의 칩으로 구성된다. 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 픽셀 수직 제어 유닛(20), 픽셀 어레이(21) 및 픽셀 전류 소스(22)는 제1 칩(예를 들어, 칩 A) 상에 배치된다. 또한, 제2 칩(예컨대, 칩 B) 상에는, 증폭 회로(23), 아날로그/디지털 컨버터 회로(24), CDS 회로(25), 전송 회로(26), 타이밍 생성기(27), 출력 제어 유닛(28) 및 출력 인터페이스(29)가 배치된다. 제1 예시적인 실시예에 따른 이미지 센서(15)는 제1 칩이 제2 칩의 상부에 적층된 구조를 갖는다. 또한, 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 제1 칩과 제2 칩이 마이크로 범프들에 의해 접속되고, 신호들이 마이크로 범프들을 통해 제1 칩과 제2 칩 사이에서 송수신된다.

픽셀 수직 제어 유닛(20)은 각각의 라인에 대해 픽셀 어레이(21) 상에 격자 구조로 배열된 픽셀 회로들의 동작을 제어한다. 픽셀 전류 소스(22)는 픽셀 어레이(21) 상에 배열된 픽셀 회로 각각에 대해 배치된 전류 소스를 갖는다. 증폭 회로(23)는 픽셀 회로들로부터 판독된 신호들의 증폭 및 이득 조정을 수행한다. 아날로그/디지털 컨버터 회로(24)는 증폭 회로(23)에 의한 이득 조정 후의 신호들을 디지털 값들로 변환한다. CDS 회로(25)는 픽셀 회로 내의 플로팅 확산을 리셋할 때 획득된 다크 레벨 신호에 대응하는 다크 레벨 값과, 수광된 광의 양에 따라 픽셀 회로로부터 출력된 이미징 신호의 신호 레벨에 대응하는 픽셀 값 사이의 차이 값을 픽셀 값으로서 출력한다. CDS 회로(25)로부터 출력된 픽셀 값은 픽셀 정보로서의 역할을 한다. CDS 회로(25)에 의해, 이미징 신호 상에 중첩된 잡음이 제거된다. 전송 회로(26)는 CDS 회로(25)에 의해 잡음이 제거된 픽셀 정보를 출력 제어 유닛(28)으로부터의 거리가 가장 짧은 것부터 가장 긴 것까지의 순서로 순차적으로 출력 제어 유닛(28)으로 전송한다. 타이밍 생성기(27)는 픽셀 수직 제어 유닛(20), 픽셀 전류 소스(22), 증폭 회로(23), AD 컨버터 회로(24) 및 CDS 회로(25)의 동작 타이밍을 제어한다. 출력 제어 유닛(28)은 수평 전송 회로(26)에 의해 출력 인터페이스(29)로 전송된 픽셀 정보를 출력한다. 출력 인터페이스(29)는 이미지 센서(15)의 출력 인터페이스 회로이다.

제1 예시적인 실시예에 따른 이미지 센서(15)의 한 특징은 칩 A 및 칩 B 각각 상에 회로들이 배치된다는 것이다. 이미지 센서(15)는 이하에서 상세히 설명된다.

도 3은 제1 예시적인 실시예에 따른 이미지 센서(15)의 블록도이다. 도 3에 도시된 바와 같이, 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 픽셀 수직 제어 유닛(20) 및 픽셀 어레이(21)는 칩 A 상에 형성된다. 또한, 도 2에 도시된 픽셀 전류 소스(22)는 픽셀 어레이(21) 내에 배치된 픽셀 회로(31) 안에 정전류 소스(45)로서 통합된다. 도 3에 도시된 바와 같이, 정전류 소스(45)는 제1 예시적인 실시예에 따른 이미지 센서(15) 내의 각각의 픽셀 회로에 대해 배치된다.

또한, 도 3에 도시된 바와 같이, 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 아날로그/디지털 컨버터 회로(24), CDS 회로(25), 전송 회로(26), 출력 제어 유닛(28) 및 출력 인터페이스(29)는 칩 B 상에 배치된다. 도 3에서는 아날로그/디지털 컨버터 회로(24) 및 타이밍 생성기(27)의 도시가 생략되지만, 이들 회로는 또한 칩 B 상에 배치된다는 점에 유의한다. 또한, 도 3에 도시된 예에서, 칩 B 상에 배치되는 입력 스테이지 회로는 아날로그/디지털 컨버터 회로(24) 내부에 배치되고 픽셀 신호(Vopx)가 입력되는 비교기(COMP)이다. 픽셀 신호(Vopx)는 플로팅 확산(FD)의 리셋 전압에 대응하는 다크 레벨 신호와 포토다이오드(41)의 노광에 의해 생성된 전하량에 대응하는 이미징 신호를 포함하고, 신호들 중 어느 하나는 동작 타이밍의 차이에 의해 사용된다는 점에 유의한다.

도 3에 도시된 바와 같이, 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 칩 A 상에 배치된 픽셀 회로들로부터 출력된 픽셀 신호들(Vopx1 내지 Vopxn)은 마이크로 범프들(MB)을 통해 칩 B 내의 아날로그/디지털 컨버터 회로(24)에 공급된다.

이하, 제1 예시적인 실시예에 따른 이미지 센서(15)의 회로 구조를 더 상세히 설명한다. 도 3에 도시된 예에서, 픽셀 어레이(21) 상에는 n개(n은 픽셀 회로들의 수를 나타내는 정수임)의 픽셀 회로(31 내지 3n)가 배치된다. 각각의 픽셀 회로(31 내지 3n)는 광전 변환 요소(예로서, 포토다이오드(41)), 전송 트랜지스터(42), 리셋 트랜지스터(43), 증폭 트랜지스터(44), 정전류 소스(45) 및 플로팅 확산(FD)을 포함한다.

포토다이오드(41)는 포토리셉터이며, 수광된 광의 양에 따라 전하를 생성한다. 플로팅 확산(FD)은 포토다이오드(41)에 의해 생성된 전하를 일시적으로 축적하는 커패시터이다. 포토다이오드(41)와 플로팅 확산(FD) 사이에는 전송 트랜지스터(42)가 배치된다. 전송 트랜지스터(42)는 픽셀 수직 제어 유닛(20)으로부터 출력되는 판독 제어 신호(X)에 의해 턴온 또는 턴오프되도록 제어된다.

리셋 트랜지스터(43)는 전원 라인(PWR)과 플로팅 확산(FD) 사이에 배치되고, 리셋 제어 신호(RST)가 그의 게이트에 공급된다. 리셋 트랜지스터(43)는 리셋 제어 신호(RST)에 의해 턴온 또는 턴오프되도록 제어된다. 리셋 트랜지스터(43)는 플로팅 확산(FD) 및 포토다이오드(41)에 리셋 전압을 공급한다. 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 리셋 전압은 전원 전압이다.

증폭 트랜지스터(44)는 전원 라인(PWR)에 접속된 드레인 및 플로팅 확산(FD)에 접속된 게이트를 갖는다. 증폭 트랜지스터(44)의 소스는 픽셀 회로(31)의 출력 단자로서의 역할을 한다. 또한, 증폭 트랜지스터(44)의 소스와 접지 라인 사이에는 정전류 소스(45)가 배치된다. 정전류 소스(45)는 증폭 트랜지스터(44)의 부하 회로로서의 역할을 한다.

아날로그/디지털 컨버터 회로(24)는 이하에서 설명된다. 도 3에 도시된 예에서, 제1 예시적인 실시예에 따른 이미지 센서(15)는 아날로그/디지털 컨버터 회로(24) 내에 n개의 개별 아날로그/디지털 컨버터 회로(241 내지 24n)를 포함한다. 각각의 개별 아날로그/디지털 컨버터 회로(241 내지 24n)는 비교기(COMP)를 포함하고, 픽셀 신호(Vopx)가 비교기(COMP)에 공급된다. 따라서, 도 3에 도시된 예에서, 비교기(COMP)는 칩 B 상에 배치된 픽셀 신호(Vopx)에 대한 신호 처리 회로의 입력 스테이지 회로로서의 역할을 한다. 또한, 제1 예시적인 실시예에 따른 이미지 센서(15)는 n개의 픽셀 회로에 대한 n개의 마이크로 범프(MB)를 포함한다. 아날로그/디지털 컨버터 회로(24)에 포함된 개별 아날로그/디지털 컨버터 회로들의 수는 픽셀 회로들에 대응하여 배치된 마이크로 범프들의 수 - 이는 n임 - 와 동일하도록 설정된다.

또한, 도 3에 도시된 예에서는, 칩 B 상에는 개별 아날로그/디지털 컨버터 회로들(241 내지 24n)에 더하여, CDS 회로(25), 전송 회로(26), 타이밍 생성기(27), 출력 제어 유닛(28) 및 출력 인터페이스(29)가 배치된다. 또한, 개별 아날로그/디지털 컨버터 회로(241 내지 24n) 각각은 디지털 값 유지 회로(51)를 포함한다. 디지털 값 유지 회로(51)에 대해, 개별 아날로그/디지털 컨버터 회로들(241 내지 24n)의 회로 형태에 따라 카운터 또는 래치 회로가 사용된다.

개별 아날로그/디지털 컨버터 회로들(241 내지 24n)은 아래에서 더 상세히 설명된다. 개별 아날로그/디지털 컨버터 회로들(241 내지 24n)은 여러 타입의 회로 형태를 가질 수 있다. 개별 아날로그/디지털 컨버터 회로(241)를 일례로서 사용하여 개별 아날로그/디지털 컨버터 회로가 설명된다. 도 4는 제1 예시적인 실시예에 따른 이미지 센서 내의 개별 아날로그/디지털 컨버터 회로의 일례 및 그의 동작을 나타내는 도면이다. 도 4는 상부에 개별 아날로그/디지털 컨버터 회로(241)의 블록도를 도시하고, 하부에 개별 아날로그/디지털 컨버터 회로(241)의 동작을 나타내는 타이밍 차트를 도시한다.

도 4에 도시된 예에서, 개별 아날로그/디지털 컨버터 회로(241)는 비교기(COMP), 디지털 값 유지 회로(51) 및 램프(ramp) 생성기 회로(52)를 포함한다. 램프 생성기 회로(52)는 지정된 기울기에 따라 값이 변하는 비교 기준 전압(예로서, 램프 파 신호)을 출력한다. 또한, 램프 생성기 회로(52)는 클럭 신호에 따라 램프 파 신호의 전압 레벨을 변경한다. 비교기(COMP)는 비교 기준 전압과 픽셀 신호를 비교하고, 비교 기준 전압의 전압 레벨이 픽셀 신호의 전압 레벨보다 높아질 때 출력 값을 로우 레벨에서 하이 레벨로 스위칭한다. 디지털 값 유지 회로(51)는 예를 들면 카운터이다. 카운터는 아날로그/디지털 변환 프로세스의 시작으로부터 클럭 신호의 클럭 수를 카운트하고, 비교기(COMP)의 출력 값이 하이 레벨이 될 때 카운트 값을 유지한다. 카운터에 의해 유지되는 값은 개별 아날로그/디지털 컨버터 회로(241)의 출력 값이다. 도 4에 도시된 예에서, 램프 파 신호의 전압 레벨은 카운트 값이 십진수 표현에서 20에 도달할 때 픽셀 신호의 전압 레벨을 초과하며, 따라서 개별 아날로그/디지털 컨버터 회로(241)로부터 출력되는 디지털 값은 "10100"이다.

도 5는 제1 예시적인 실시예에 따른 이미지 센서 내의 개별 아날로그/디지털 컨버터 회로의 다른 예 및 그의 동작을 나타내는 도면을 도시한다. 도 5는 상부에 개별 아날로그/디지털 컨버터 회로(241)의 블록도를 도시하고, 하부에 개별 아날로그/디지털 컨버터 회로(241)의 동작을 나타내는 타이밍 차트를 도시한다.

도 5에 도시된 예에서, 개별 아날로그/디지털 컨버터 회로(241)는 비교기(COMP), 디지털 값 유지 회로(51), 연속 근사화 로직(53) 및 디지털/아날로그 컨버터 회로(54)를 포함한다. 이 예에서, 디지털 값 유지 회로(51)는 래치 회로이다. 디지털/아날로그 컨버터 회로(54)는 디지털 값 유지 회로(51)에 저장된 디지털 값에 대응하는 전압 레벨을 갖는 비교 기준 전압을 출력한다. 비교기(COMP)는 비교 기준 전압을 픽셀 신호의 전압 레벨과 비교하고, 비교 기준 전압이 픽셀 신호의 전압 레벨보다 높을 때 로우 레벨을 출력하고, 비교 기준 전압이 픽셀 신호의 전압 레벨보다 낮을 때 하이 레벨을 출력한다. 연속 근사화 로직(53)은 비교기(CMP)의 출력 값이 스위칭될 때마다 레지스터에 저장된 디지털 값을 갱신한다.

도 5의 예는 변환 프로세스가 클럭 신호에 따라 진행되고, 래치 회로에 저장된 값들이 상위 비트로부터 순차적으로 결정된다는 것을 보여준다. 또한, 디지털/아날로그 컨버터 회로(54)로부터 출력되는 비교 기준 전압은 이전의 변환 타이밍에서의 변환 결과에 따라 변한다는 것도 보여준다.

이하, 제1 예시적인 실시예에 따른 이미지 센서(15)의 동작을 설명한다. 도 6은 제1 예시적인 실시예에 따른 이미지 센서의 동작을 나타내는 타이밍 차트를 도시한다. 도 6에 도시된 바와 같이, 제1 예시적인 실시예에 따른 이미지 센서(15)에서, 동일한 제어가 모든 픽셀들에 대해 동일한 타이밍에 수행된다.

구체적으로, 타이밍 T11 내지 T12의 기간에, 리셋 제어 신호들(RST1 내지 RSTn) 및 판독 제어 신호들(TX1 내지 TXn) 둘 모두를 하이 레벨로 설정하고, 포토다이오드(41) 및 플로팅 확산(FD)에 리셋 전압을 인가하여 그들의 전위들을 리셋하는 PD 리셋 프로세스가 수행된다. 이어서, 타이밍 T12에서, 리셋 제어 신호들(RST1 내지 RSTn) 및 판독 제어 신호들(TX1 내지 TXn) 둘 모두를 로우 레벨로 설정하여, 포토다이오드(41)를 플로팅 확산(FD)으로부터 격리하고 노광 프로세스를 개시한다.

다음에, 타이밍 T13 내지 T14의 기간에, 리셋 제어 신호들(RST1 내지 RSTn)이 하이 레벨로 스위칭되고, 플로팅 확산(FD)이 리셋 전압으로 리셋된다. 또한, 타이밍 T13 내지 T15의 기간에, 플로팅 확산(FD)의 리셋 전압은 다크 레벨 신호로서 판독되고, 다크 레벨 신호에 대한 아날로그/디지털 변환 및 다크 레벨 신호의 데이터의 저장이 수행된다.

이어서, 타이밍 T15 내지 T16의 기간에, 판독 제어 신호들(TX1 내지 TXn)이 하이 레벨로 스위칭되고, 포토다이오드(41)로부터 플로팅 확산(FD)으로 전하가 전송 및 판독된다. 또한, 타이밍 T15 내지 T17의 기간에, 플로팅 확산(FD)에 전송된 전하에 기초하여 생성된 픽셀 신호가 판독되고, 이 픽셀 신호에 대한 아날로그/디지털 변환 및 픽셀 신호의 데이터의 저장이 수행된다.

그 후, 타이밍 T17 내지 T18의 기간에, 다크 레벨 신호의 데이터와 이미징 신호의 데이터 사이의 차이가 계산되고, 최종 픽셀 데이터로서의 역할을 하는 픽셀 정보가 판독된다.

전술한 회로 구조를 갖는 제1 예시적인 실시예에 따른 이미지 센서(15)에서는, 글로벌 셔터 기술을 사용하여 이미지의 픽셀 정보의 SN(신호 대 잡음) 비를 향상시키고 이미지 품질을 향상시킬 수 있다.

일본 특허 제4835710호에 개시된 이미지 센서에서, 도 3에 도시된 픽셀 회로의 포토다이오드(41) 및 전송 트랜지스터(42)는 제1 칩 상에 배치되고, 플로팅 확산(FD), 리셋 트랜지스터(43) 및 증폭 트랜지스터(44)는 제2 칩 상에 배치된다. 또한, 제1 칩으로부터 제2 칩으로 전하를 전송할 때, 포토다이오드(41)에서 생성된 전하는 제2 칩 상에 배치된 전하 유지 커패시터에 일시적으로 축적된 후, 플로팅 확산(FD)으로 전송된다.

따라서, 일본 특허 제4835710호에 개시된 이미지 센서에서, 전송 트랜지스터(42)의 소스(확산 영역)는 항상 광에 노출되므로, 입사광으로 인해 전송 트랜지스터(42)의 소스에서 생성되는 전하는 전하 유지 커패시터로의 전하의 전송 후에 전하 유지 커패시터에 더 축적된다. 따라서, 일본 특허 제4835710호에 개시된 이미지 센서에서는, 포토다이오드(41)에 의해 생성된 전하보다 많은 양의 전하가 전하 유지 커패시터에 축적되고, 픽셀 회로로부터 출력된 이미징 신호는 포토다이오드(41)의 노광 양에 대응하는 전압보다 높은 전압을 갖는다. 이미징 신호에서의 이러한 전압 편차는 다크 레벨 신호를 제거한 후에도 잔류하는 잡음이 된다.

또한, 일본 특허 제4835710호에 개시된 이미지 센서에서는, 이미징 신호를 출력할 때 전하 유지 커패시터가 증폭 트랜지스터의 게이트에 접속되기 때문에, 전하 유지 용량 및 증폭 트랜지스터의 게이트의 기생 용량은 이미징 신호를 출력할 때 결합되고, 이미징 신호로서의 역할을 하기 위한 전하가 축적되는 커패시터의 용량 값은 이미징 신호의 출력 전후에 변한다. 따라서, 일본 특허 제4835710호에 개시된 이미지 센서에서는, 전하 유지 커패시터에 축적되는 전하의 변화로 인해 생성되는 전압에서 편차가 발생하고, 전압 편차는 증폭 트랜지스터에 입력되고, 드레인으로부터 이미징 신호로서 출력되며, 이는 이미징 신호의 SN 비를 저하시킨다.

반면, 제1 예시적인 실시예에 따른 이미지 센서(15)에서는, 입사광에 노출되는 칩 A 상에 픽셀 회로들이 배치되고, 픽셀 회로들로부터 출력되는 이미징 신호들에 대해 신호 처리를 수행하는 회로가 광으로부터 차단된 칩 B 상에 배치된다. 구체적으로, 제1 예시적인 실시예에 따른 이미지 센서(15)는 칩 A 내의 포토다이오드(41)에 의해 생성된 전하를 소스 폴로어 회로로서의 역할을 하는 증폭 트랜지스터에 의해 전압 신호인 이미징 신호로 변환한다. 이어서, 제1 예시적인 실시예에 따른 이미지 센서(15)는 이제 전압 신호인 이미징 신호를 칩 A로부터 칩 B로 전송한다. 따라서, 제1 예시적인 실시예에 따른 이미지 센서(15)는 플로팅 확산(FD)의 전하의 양이 입사광으로 인해 변하기 전에 플로팅 확산(FD)의 전하의 양에 대응하는 전압을 갖는 이미징 신호로의 변환을 수행할 수 있다. 또한, 제1 예시적인 실시예에 따른 이미지 센서(15)에서는, 입사광에 의해 영향을 받지 않는 칩 B 상에서 이미징 신호에 대한 처리가 수행된다. 이러한 회로 구조에서, 제1 예시적인 실시예에 따른 이미지 센서(15)는 글로벌 셔터 기술을 이용할 수 있고, SN 비의 저하 없이 이미징 신호 및 픽셀 정보를 획득할 수 있다.

이하, 제1 예시적인 실시예에 따른 이미지 센서(15)의 동작이 비교 예로서 일본 특허 제4835710호에 개시된 이미지 센서의 동작과 비교하여 설명된다. 도 7은 제1 예시적인 실시예에 따른 이미지 센서(15)의 동작과 비교 예에 따른 이미지 센서의 동작 사이의 차이를 나타내는 타이밍 차트를 도시한다. 도 7에 도시된 바와 같이, 비교 예에 따른 이미지 센서에서는, 노광 프로세스 및 노광에 의해 생성된 전하를 전하 유지 커패시터로 전송하는 전송 프로세스가 모든 픽셀들에 대해 한 번에 수행된다. 그러나, 비교 예에 따른 이미지 센서에서는, 전하 유지 커패시터에 저장된 전하에 기초한 이미징 신호의 생성 및 이미징 신호에 대한 아날로그/디지털 변환은 각각의 라인에서 순차적으로 수행된다. 이것은, 판독이 나중에 행해짐에 따라, 전송 트랜지스터의 소스가 광에 노출되는 결과로서 생성되는 전하로 인해 발생하는 전하 유지 커패시터의 전압 편차가 증가한다는 문제를 유발한다.

반면, 제1 예시적인 실시예에 따른 이미지 센서(15)에서는, 이미징 신호에 대한 노광에서 아날로그/디지털 변환까지의 프로세스가 모든 픽셀들에 대해 한 번에 수행된다. 따라서, 제1 예시적인 실시예에 따른 이미지 센서(15)에서는, 전송 트랜지스터의 소스가 광에 노출되는 결과로서 생성되는 전하에 의해 이미징 신호가 영향을 받는 것을 방지할 수 있다.

제1 예시적인 실시예에 따른 이미지 센서(15) 내의 CDS 회로(25)의 배치의 일례를 이하에서 설명한다. 도 3에서 설명되는 예에서는, CDS 회로(25)와 전송 회로(26)가 하나의 회로 블록으로서 도시되지만, CDS 회로(25)는 전송 회로(26)의 이전 및 후속 스테이지들 중 임의의 것에 배치될 수 있다. 도 8은 CDS 회로(25)가 전송 회로(26)의 이전 스테이지에 배치된 이미지 센서(15)의 블록도이고, 도 9는 CDS 회로(25)가 전송 회로(26)의 후속 스테이지에 배치된 이미지 센서(15)의 블록도이다.

CDS 회로(25)가 전송 회로(26)의 이전 스테이지에 배치되는 경우, CDS 회로(25)는 개별 아날로그/디지털 컨버터 회로 각각에 대해 배치된다. 이러한 배치에서, CDS 회로(25)에 의한 감산 처리는 병렬화될 수 있고, 따라서 처리 속도를 증가시킬 수 있다.

CDS 회로(25)가 전송 회로(26)의 후속 스테이지에 배치되는 경우, 하나의 CDS 회로(25)만이 n개의 개별 아날로그/디지털 컨버터 회로에 대해 배치된다. 이러한 배치에서는, CDS 회로(25)에 필요한 회로 면적을 감소시킬 수 있다.

또한, 도 6에 도시된 제1 예시적인 실시예에 따른 이미지 센서(15)의 다른 동작 예가 설명된다. 도 10은 제1 예시적인 실시예에 따른 이미지 센서(15)의 다른 동작 예를 나타내는 타이밍 차트이다. 도 10에 도시된 예에서, 디지털 값 유지 회로(51)에 저장된 다크 레벨 신호는 이미징 신호에 대한 아날로그/디지털 변환 동안 전송된다. 이러한 방식으로, 다른 처리를 수행하는 기간 동안 디지털 값 유지 회로(51)에 저장된 값을 전송함으로써, 처리 속도를 높이고, 이미지 센서(15)의 프레임 레이트를 향상시킬 수 있다.

제2 예시적인 실시예

제2 예시적인 실시예에서, 칩 구조의 다른 예가 설명된다. 제2 예시적인 실시예의 설명에서, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 11 내지 13은 제2 예시적인 실시예에 따른 이미지 센서의 제1 내지 제3 예들을 나타내는 블록도들이다. 도 11에 도시된 제1 예에서, 이미지 센서(15)는 3개의 칩으로 구성된다. 도 11에 도시된 바와 같이, 제1 예에서, 제1 칩(예컨대, 칩 A)의 구조는 제1 예시적인 실시예의 그것과 동일하다. 한편, 제1 예에서, 개별 아날로그/디지털 컨버터 회로의 비교기(CMP)를 포함하는 입력 스테이지 회로는 제2 칩(예를 들어, 칩 B) 상에 배치되고, 입력 스테이지 회로를 제외한 비교기(COMP)의 후속 회로들은 제3 칩(예를 들어, 칩 C) 상에 배치된다.

도 12에 도시된 제2 예에서, 이미지 센서(15)는 4개의 칩으로 구성된다. 도 12에 도시된 바와 같이, 제2 예에서, 제1 예의 디지털 값 유지 회로(51)는 디지털 값 유지 회로(511)와 디지털 값 유지 회로(512)로 분할되고, 디지털 값 유지 회로(511)는 제3 칩(예컨대, 칩 C) 상에 배치되고, 디지털 값 유지 회로(512) 및 후속 회로들은 제4 칩(예를 들어, 칩 D) 상에 배치된다.

도 13에 도시된 제3 예에서, 이미지 센서(15)는 5개의 칩으로 구성된다. 도 13에 도시된 바와 같이, 제3 예에서, 제2 예의 칩 D 상에 배치된 회로가 더 분할된다. 구체적으로, 디지털 값 유지 회로(512)는 제4 칩(예를 들면, 칩 D) 상에 배치되고, 디지털 값 유지 회로(512)의 후속 회로들은 제5 칩(예를 들면, 칩 E) 상에 배치된다.

이러한 방식으로, 하나의 칩 상에 실장될 회로 유닛을 감소시킴으로써, 하나의 칩 상에 배치될 픽셀 회로들의 수 및 픽셀 회로들에 대응하여 배치될 처리 회로들의 수를 증가시킬 수 있다. 따라서, 하나의 칩 상에 실장되는 회로 유닛을 감소시킴으로써, 픽셀 수를 늘릴 수 있다. 다시 말해서, 하나의 칩 상에 실장되는 회로 유닛을 감소시킴으로써, 동일 칩 면적에 대한 픽셀 수를 늘릴 수 있다.

제3 예시적인 실시예

제3 예시적인 실시예에서는 하나의 픽셀 회로에 배치되는 광전 변환 요소들의 수가 증가되는 변경 예가 설명된다. 제3 예시적인 실시예의 설명에서, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그에 대한 설명은 생략된다는 점에 유의한다.

도 14는 제3 예시적인 실시예에 따른 이미지 센서의 제1 예의 블록도이다. 도 14에 도시된 제1 예에서, 4개의 포토다이오드(도 14의 포토다이오드(41a 내지 41d))가 하나의 픽셀 회로에 배치된다. 구체적으로, 제1 예에서는, 4쌍의 포토다이오드 및 전송 트랜지스터가 픽셀 회로 내의 플로팅 확산(FD)에 병렬로 접속된다.

또한, 제1 예에서는 포토다이오드들(41a 내지 41d)에 대응하는 4개의 디지털 값 유지 회로(예를 들면, 디지털 값 유지 회로들(51a 내지 51b))가 각각의 개별 아날로그/디지털 컨버터 회로에 배치된다. 제3 예시적인 실시예에 따른 이미지 센서(15)의 제1 예에서, 포토다이오드들(41a 내지 41d)의 노광에 의해 생성된 4개의 이미징 신호는 순차적으로 디지털 값 유지 회로들(51a 내지 51b)에 저장된다.

도 15는 제3 예시적인 실시예에 따른 이미지 센서의 제2 예의 블록도이다. 도 15에 도시된 제2 예에서, 2개의 포토다이오드(도 15의 포토다이오드들(41a, 41b))가 하나의 픽셀 회로에 배치된다. 구체적으로, 제2 예에서는, 2쌍의 포토다이오드 및 전송 트랜지스터가 픽셀 회로 내의 플로팅 확산(FD)에 병렬로 접속된다.

한편, 제2 예에서는, 제1 예시적인 실시예에서와 마찬가지로 하나의 디지털 값 유지 회로(51)가 각각의 개별 아날로그/디지털 컨버터 회로에 배치된다. 제3 예시적인 실시예에 따른 이미지 센서(15)의 제2 예에서, 포토다이오드들(41a, 41b)의 노광에 의해 생성된 2개의 이미징 신호는 순차적으로 디지털 값 유지 회로(51)에 저장되고, 또한 후속 회로로 전송된다.

제3 예시적인 실시예에 따른 이미지 센서(15)에서, 리셋 트랜지스터(43), 증폭 트랜지스터(44) 및 정전류 소스(45)의 하나의 세트에 대해 복수의 포토다이오드가 배치된다. 따라서, 제3 예시적인 실시예에 따른 이미지 센서(15)에서는, 하나의 포토다이오드에 대해 요구되는 픽셀 회로 내의 트랜지스터들의 수를 감소시킬 수 있다. 예를 들어, 제3 예시적인 실시예에 따른 제1 예에서는 포토다이오드당 트랜지스터 수가 1.75이고, 제2 예에서는 포토다이오드당 트랜지스터 수가 2.5이다. 또한, 제2 예에서, 개별 아날로그/디지털 컨버터 회로의 회로 스케일은 제1 예에서의 회로 스케일보다 작을 수 있다.

제4 예시적인 실시예

제4 예시적인 실시예에서는, 증폭 트랜지스터(44)의 부하로서 배치되는 정전류 소스(45)의 배치의 변경 예가 설명된다. 제4 예시적인 실시예의 설명에서는, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 16은 제4 예시적인 실시예에 따른 이미지 센서(15)의 블록도이다. 도 16에 도시된 바와 같이, 제4 예시적인 실시예에 따른 이미지 센서(15)에서, 정전류 소스(45)는 제2 칩(예를 들어, 칩 B) 상에 배치된다.

제4 예시적인 실시예에 따른 이미지 센서(15)에서, 정전류 소스(45)는 칩 B 상에 배치되어서, 픽셀 회로들(31 내지 3n)의 회로 면적은 제1 예시적인 실시예에 따른 이미지 센서(15)에서의 그것보다 작을 수 있다. 따라서, 제4 예시적인 실시예에 따른 이미지 센서(15)에서는, 칩 A 상에 배치되는 픽셀 회로들의 수를 증가시킬 수 있다. 칩 B 상에 정전류 소스(45)가 배치될 때도, 증폭 트랜지스터(44)에 인가되는 전류량은 변하지 않고, 따라서 이미징 신호에 대한 SN 비와 같은 특성들은 변하지 않는다는 점에 유의한다.

제5 예시적인 실시예

제5 예시적인 실시예에서는, 픽셀 회로의 회로 구조의 변경 예가 설명된다. 제5 예시적인 실시예의 설명에서는, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 17은 제5 예시적인 실시예에 따른 이미지 센서(15) 내의 픽셀 회로의 제1 예를 도시하는 블록도이다. 도 17에 도시된 제1 예에서, 출력 클램프 트랜지스터(46)가 픽셀 회로들(31 내지 3n) 각각에 추가된다. 출력 클램프 트랜지스터(46A)는 그의 게이트에서 클램프 설정 전압을 공급받고, 증폭 트랜지스터와 병렬로 접속된다. 또한, 제5 예시적인 실시예에 따른 이미지 센서(15)에서는 클램프 설정 전압을 출력하는 전압 소스(60)가 칩 A 상에 배치된다.

출력 클램프 트랜지스터(46)는 픽셀 출력에 대한 클리핑 회로로서 기능한다. 이러한 클리핑 회로를 배치함으로써, 픽셀들의 전류 소스의 전류 편차를 억제하여 픽셀들의 고정 패턴 잡음을 줄일 수 있다. 따라서, 제5 예시적인 실시예에 따른 이미지 센서(15)의 제1 예에서는, 고정 패턴 잡음을 감소시킬 수 있다.

도 18은 제5 예시적인 실시예에 따른 이미지 센서(15) 내의 픽셀 회로의 제2 예를 나타내는 블록도이다. 도 18에 도시된 제2 예에서, 증폭 트랜지스터(44)의 드레인에 인가되는 리셋 전압 및 픽셀 전원 전압은 서로 독립적인 라인들을 통해 공급된다. 도 18에 도시된 예에서, 리셋 전압은 리셋 전원 라인(PWRrs)을 통해 리셋 트랜지스터(43)의 드레인에 인가된다. 또한, 픽셀 전원 전압은 픽셀 전원 라인(PWRpx)을 통해 증폭 트랜지스터(44)의 드레인에 인가된다.

픽셀 전원 전압과 리셋 전압을 서로 독립적인 별개의 라인들을 통해 공급함으로써, 플로팅 확산(FD)을 리셋할 때 전위 조정을 할 수 있다.

제6 예시적인 실시예

제6 예시적인 실시예에서는, 하나의 마이크로 범프(MB) 및 마이크로 범프(MB)의 후속 스테이지에 배치된 회로가 복수의 픽셀 회로에 의해 공유되는 변경 예가 설명된다. 제6 예시적인 실시예의 설명에서, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 19는 제6 예시적인 실시예에 따른 이미지 센서(15)의 블록도이다. 도 19에 도시된 예에서는, 하나의 마이크로 범프(MB)에 4개의 픽셀 회로(예를 들면, 픽셀 회로들(31 내지 34))가 접속된다. 또한, 제6 예시적인 실시예에 따른 픽셀 회로는 제1 예시적인 실시예에 따른 픽셀 회로에 선택 트랜지스터(47)가 추가되는 구조를 갖는다. 구체적으로, 선택 트랜지스터(47)는 증폭 트랜지스터(44)와 마이크로 범프(MB) 사이에 배치된다. 또한, 선택 신호(SEL)가 선택 트랜지스터(47)에 인가된다. 제6 예시적인 실시예에 따른 이미지 센서(15)에서, 개별 아날로그/디지털 컨버터 회로(241)는 픽셀 회로들(31 내지 34)로부터 다크 레벨 신호 및 이미징 신호를 순차적으로 판독하여, 선택 트랜지스터(47)에 의해 이미징 신호가 판독될 픽셀 회로를 스위칭한다.

제6 예시적인 실시예에 따른 이미지 센서(15)에서, 마이크로 범프(MB)는 복수의 픽셀 회로에 의해 공유되어서, 마이크로 범프들(MB)의 수를 감소시킬 수 있다. 또한, 제6 예시적인 실시예에 따른 이미지 센서(15)에서, 개별 아날로그/디지털 컨버터 회로는 복수의 픽셀 회로에 의해 공유되어서, 픽셀 회로당 개별 아날로그/디지털 컨버터 회로의 회로 면적을 감소시킬 수 있다.

또한, 제3 예시적인 실시예에 따른 이미지 센서(15)에서는, 복수의 포토다이오드가 공통 증폭 트랜지스터(44)에 접속된다. 따라서, 복수의 포토다이오드가 순차적 판독을 수행할 필요가 있고, 이는 각각의 포토다이오드의 노광 타이밍이 동기화되지 않는 단점을 유발한다. 그러나, 제6 예시적인 실시예에 따른 이미지 센서(15)에서, 증폭 트랜지스터(44)는 복수의 포토다이오드 각각에 대해 배치되고, 각각의 증폭 트랜지스터(44)의 소스는 선택 트랜지스터를 통해 공통 범프에 접속된다. 따라서, 제6 예시적인 실시예에 따른 이미지 센서(15)는 동기화된 타이밍에 전송 트랜지스터(42)를 제어하고, 선택 트랜지스터(47)에 의해 각각의 트랜지스터의 소스 전압을 순차적으로 판독함으로써 노광 타이밍의 동기화를 잃지 않고 동작할 수 있다.

제7 예시적인 실시예

제7 예시적인 실시예에서는, 제1 칩 및 제2 칩 상의 회로 배치의 예가 설명된다. 제7 예시적인 실시예의 설명에서, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 20은 제7 예시적인 실시예에 따른 이미지 센서(15)의 블록도이다. 도 20에 도시된 바와 같이, 제7 예시적인 실시예에 따른 이미지 센서(15)에서, 픽셀 회로들은 제1 칩(예를 들어, 칩 A) 상에 격자 구조로 배열된다. 또한, 제7 예시적인 실시예에 따른 이미지 센서(15)에서, 마이크로 범프(MB)는 각각의 픽셀 회로에 대해 배치된다.

또한, 제7 예시적인 실시예에 따른 이미지 센서(15)에서, 개별 아날로그/디지털 컨버터 회로들은 제2 칩(예를 들어, 칩 B) 상에 격자 구조로 배열된다. 또한, 칩 B 상에는, CDS 회로(25) 및 전송 회로(26)가 격자 구조로 배열된 개별 아날로그/디지털 컨버터 회로들의 각각의 라인에 대해 배치된다. 모든 전송 회로들(26)에 대해, 출력 제어 유닛(28)과 출력 인터페이스(29)가 배치된다.

칩 B 상에는, 개별 아날로그/디지털 컨버터 회로들에 의해 생성된 디지털 값들이 전송 회로(26)에 의해 수평으로 전송되고, 전송된 디지털 값들은 순차적으로 출력 회로로 전송되고, 출력 회로로부터 외부로 최종 출력된다.

칩 A 상에 배치된 픽셀 회로들 및 칩 B 상에 배치된 아날로그/디지털 컨버터 회로들의 레이아웃이 설명된다. 도 21 내지 도 23에서, PD는 포토다이오드를 나타내고, TX는 전송 트랜지스터를 나타내고, RST는 리셋 트랜지스터를 나타내고, AMI는 증폭 트랜지스터를 나타내고, SEL은 선택 트랜지스터를 나타내고, MB는 마이크로 범프를 나타낸다는 점에 유의한다.

도 21은 도 3에 도시된 이미지 센서에 대응하는 레이아웃 예를 도시한다. 도 21에 도시된 바와 같이, 칩 A 상에 배치된 픽셀 회로들 각각은 포토다이오드, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터 및 마이크로 범프를 포함한다. 또한, 칩 B 상에 배치된 각각의 아날로그/디지털 컨버터 회로는 비교기, 카운터 및 마이크로 범프를 포함한다. 본 발명에 따른 이미지 센서(15)는 대칭축으로서의 도 21의 일점 쇄선에서 칩 A와 칩 B를 함께 본딩함으로써 형성된다. 또한, 칩 B 상에 형성된 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적은 칩 A 상에 형성된 하나의 픽셀 회로의 레이아웃 면적보다 작게 설정된다. 이러한 방식으로, 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적을 하나의 픽셀 회로의 레이아웃 면적보다 작게 설정함으로써, 격자 구조로 배열된 픽셀 회로들로부터 각각 출력되는 픽셀 신호들(다크 레벨 신호 및 이미징 신호를 포함하는 신호들)을 동시에 디지털 값들로 변환할 수 있는 개수의 아날로그/디지털 컨버터 회로를 칩 B 상에 형성할 수 있다.

또한, 도 22는 도 14에 도시된 이미지 센서에 대응하는 레이아웃 예를 도시한다. 도 22에 도시된 이미지 센서에서, 하나의 픽셀 회로는 4개의 다이오드를 포함하고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터 및 마이크로 범프도 포함한다. 또한, 도 22에 도시된 예에서, 칩 B 상에 배치된 각각의 아날로그/디지털 컨버터 회로는 비교기, 카운터 및 마이크로 범프를 포함한다. 본 발명에 따른 이미지 센서(15)는 대칭축으로서의 도 22의 일점 쇄선에서 칩 A와 칩 B를 함께 본딩함으로써 형성된다. 도 22에 도시된 예에서, 칩 B 상에 형성된 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적은 칩 A 상에 형성된 하나의 픽셀 회로의 레이아웃 면적보다 작게 설정된다. 이러한 방식으로, 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적을 하나의 픽셀 회로의 레이아웃 면적보다 작게 설정함으로써, 도 14에 도시된 이미지 센서에서도, 격자 구조로 배열된 픽셀 회로들로부터 각각 출력되는 픽셀 신호들을 동시에 디지털 값들로 변환할 수 있는 개수의 아날로그/디지털 컨버터 회로를 칩 B 상에 형성할 수 있다.

또한, 도 22는 도 14에 도시된 이미지 센서에 대응하는 레이아웃 예를 도시한다. 도 23에 도시된 이미지 센서에서, 4개의 픽셀 회로에 대해 하나의 마이크로 범프가 배치된다. 또한, 도 23에 도시된 예에서, 칩 B 상에 배치된 각각의 아날로그/디지털 컨버터 회로는 비교기, 카운터 및 마이크로 범프를 포함한다. 본 발명에 따른 이미지 센서(15)는 대칭축으로서의 도 23의 일점 쇄선에서 칩 A와 칩 B를 함께 본딩함으로써 형성된다. 도 23에 도시된 예에서, 칩 B 상에 형성된 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적은 칩 A 상의 하나의 마이크로 범프에 접속된 픽셀 회로들의 레이아웃 면적보다 작게 설정된다. 이러한 방식으로, 하나의 아날로그/디지털 컨버터 회로의 레이아웃 면적을 하나의 마이크로 범프에 접속된 픽셀 회로들의 레이아웃 면적보다 작게 설정함으로써, 도 19에 도시된 이미지 센서에서도, 격자 구조로 배열된 픽셀 회로들로부터 순차적으로 출력되는 픽셀 신호들을 각각의 출력 타이밍에서 동시에 디지털 값들로 변환할 수 있는 개수의 아날로그/디지털 컨버터 회로를 칩 B 상에 형성할 수 있다.

도 21 내지 도 23에 도시된 예들은 본 발명에 따른 이미지 센서(15)의 레이아웃의 바람직한 예들이며, 실제 레이아웃 방법은 적절하게 변경될 수 있다는 점에 유의한다. 또한, 도 21 내지 도 23은 픽셀 회로들과 아날로그/디지털 컨버터 회로들 사이의 레이아웃 면적의 관계를 설명하기 위해 제시될 뿐이며, 다른 회로들도 칩 A 및 칩 B 상에 형성된다. 또한, 아날로그/디지털 컨버터 회로들의 수를 픽셀 회로들의 수에 더 가깝게 하기 위한 하나의 방법은 칩 A 상의 각각의 픽셀 회로에 대해 아날로그/디지털 컨버터 회로를 형성하는 것이지만, 이것은 픽셀 회로들의 회로 면적을 증가시켜, 이미지 센서 및 렌즈 시스템의 크기가 현실적인 크기에 맞을 수 없는 문제를 유발한다.

제8 예시적인 실시예

제8 예시적인 실시예에서는 제1 예시적인 실시예에 따른 이미지 센서(15)의 대안 형태인 이미지 센서를 설명한다. 제8 예시적인 실시예의 설명에서는, 제1 예시적인 실시예의 요소들과 동일한 요소들은 제1 예시적인 실시예에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 24는 제8 예시적인 실시예에 따른 이미지 센서의 블록도이다. 도 24에 도시된 바와 같이, 제8 예시적인 실시예에 따른 이미지 센서에서, 산술 평균 처리 회로들(551 내지 55n)이 아날로그/디지털 컨버터 회로(24)에 추가된다. 산술 평균 처리 회로들(551 내지 55n)은 개별 아날로그/디지털 컨버터 회로들(241 내지 24n) 각각에 대응하여 배치된다. 대응하는 아날로그/디지털 컨버터 회로의 출력 값(디지털 값)이 변경될 때마다, 산술 평균 처리 회로들(551 내지 55n) 각각은 변경된 출력 값들을 적분하여 적분 출력 값을 생성하고, 적분 횟수로 적분 출력 값을 나누어 획득된 값을 후속 스테이지에 배치된 회로로 출력한다.

예를 들면, 도 4에 도시된 개별 아날로그/디지털 컨버터 회로(241)가 개별 아날로그/디지털 컨버터 회로로서 사용되는 경우, 개별 아날로그/디지털 컨버터 회로(241)의 출력 값인 카운터(51)의 값은 비교 기준 전압이 픽셀 신호의 전압 레벨 아래로 떨어질 때까지 연속적으로 변한다. 개별 아날로그/디지털 컨버터 회로(241)의 출력 값이 변화할 때마다, 산술 평균 처리 회로(551 내지 55n)는 출력 값들을 적분한다. 적분 횟수는 카운터(51)의 카운트 값이 변하는 횟수이다. 따라서, 산술 평균 처리 회로(551 내지 55n)는 픽셀 신호의 전압 레벨(예로서, 픽셀 값의 휘도)에 따라 상이한 적분 횟수로 적분 출력 값을 나누어 획득된 값을 산술 평균 출력 값으로서 출력할 수 있다.

산술 평균 처리 회로(551 내지 55n)는 동일한 회로 구조를 가지므로, 산술 평균 처리 회로는 예로서 산술 평균 처리 회로(551)를 사용하여 설명된다. 산술 평균 처리 회로(551)는 디지털 값 적분기 회로(60), 수치 비교기(61), 적분 횟수 카운터(62) 및 제산기(63)를 포함한다.

개별 아날로그/디지털 컨버터 회로(241)로부터 출력된 출력 값(디지털 값)이 변할 때마다, 디지털 값 적분기 회로(60)는 변경된 출력 값들을 적분하고 적분 출력 값을 생성한다. 수치 비교기(61)는 고정 값으로서 미리 설정된 한계 설정 값과 디지털 값 적분기 회로(60)에서 수행된 적분의 횟수(이하, 적분 횟수라고 함)를 비교하고, 적분 횟수가 한계 설정 값을 초과할 때, 디지털 값 적분기 회로(60), 적분 횟수 카운터(62) 및 개별 아날로그/디지털 컨버터 회로(241)에 동작을 중지하도록 명령한다. 한계 설정 값은 적분 횟수 카운터(62)의 카운트 값이 오버플로우하지 않게 하는 수치로 설정된다. 적분 횟수 카운터(62)가 충분히 높은 카운트 상한을 갖는 경우에는 수치 비교기(61)가 제거될 수 있다는 점에 유의한다.

적분 횟수 카운터(62)는 디지털 값 적분기 회로(60)에서의 적분 횟수를 카운트하고 카운트 값을 생성한다. 제산기(63)는 디지털 값 적분기 회로(60)로부터 출력된 적분 출력 값을 적분 횟수 카운터(62)로부터 출력된 카운트 값으로 나누고, 산술 평균 출력 값을 후속 회로로 출력한다.

이하, 제8 예시적인 실시예에 따른 이미지 센서의 동작을 설명한다. 도 25는 제8 예시적인 실시예에 따른 이미지 센서의 동작을 설명하는 타이밍 차트이다. 도 25에 도시된 예에서, 도 4에 도시된 아날로그/디지털 컨버터 회로가 개별 아날로그/디지털 컨버터 회로로서 사용된다. 또한, 도 25의 예는 긴 노광 시간에 의해 하나의 이미지의 어두운 부분의 선명도가 향상되는 장시간 노광 이미지와 짧은 노광 시간에 의해 하나의 이미지의 밝은 부분의 선명도가 향상되는 단시간 노광 이미지를 합성하여 하나의 이미지를 획득하는 높은 동적 범위 렌더링을 수행하는 이미지 센서에 관한 것이다. 이러한 높은 동적 범위 렌더링 프로세스는 긴 노광에 의해 얻어진 픽셀 신호에 높은 이득을 적용하여 디지털 값으로의 변환을 수행한 후, 짧은 노광에 의해 얻어진 픽셀 신호에 긴 노광 동안의 이득보다 작은 이득을 적용하여 디지털 값으로의 변환을 수행한다. 긴 노광에 의해 얻어진 이미지의 어두운 부분에서, 신호 진폭은 더 높은 이득으로도 불충분하다. 짧은 노광에 의해 얻어진 이미지의 밝은 부분에서, 신호 진폭은 더 작은 이득으로도 충분하다.

도 25에 도시된 바와 같이, 제8 예시적인 실시예에 따른 이미지 센서는 다크 레벨 신호의 리셋 기간의 종료 후에 아날로그/디지털 변환을 개시하고, 비교 기준 전압의 감소에 따라 변하는 개별 아날로그/디지털 컨버터 회로(241)의 디지털 출력 값들을 적분한다. 도 25에 도시된 바와 같이, 긴 노광에 의해 얻어진 이미지의 어두운 부분의 픽셀 신호는 불충분한 휘도 및 낮은 전압 레벨을 갖는 경향이 있고, 짧은 노광에 의해 얻어진 이미지의 밝은 부분의 픽셀 신호는 충분한 휘도 및 높은 전압 레벨을 갖는 경향이 있다. 따라서, 개별 아날로그/디지털 컨버터 회로(241)에 의해 수행되는 변환의 횟수는 짧은 노광에 의해 얻어진 픽셀 신호에 대해 수행되는 변환 프로세스에서보다 긴 노광에 의해 얻어진 픽셀 신호에 대해 수행되는 변환 프로세스에서 더 많을 수 있다.

이어서, 제8 예시적인 실시예에 따른 이미지 센서에서는, 다음의 판독 타이밍에 산술 평균 출력 값(도 25의 제산기의 출력)이 다음 스테이지로 출력된다. 이때, 제8 예시적인 실시예에 따른 이미지 센서에서, 산술 평균 출력 값은 적분 출력 값을 적분 횟수로 나누어 얻어진 값이다.

전술한 바와 같이, 제8 예시적인 실시예에 따른 이미지 센서는 아날로그/디지털 컨버터 회로의 출력 값에 대해 산술 평균 처리를 수행한 다음에 그 값을 후속 스테이지 내의 회로로 출력한다. 이에 의해 제8 예시적인 실시예에 따른 이미지 센서에서는 픽셀 값들에서의 잡음을 감소시킬 수 있다. 더 구체적으로, 적분 횟수를 N이라 할 때, 제8 예시적인 실시예에 따른 이미지 센서에서는 잡음 레벨이 약 1/√N로 감소될 수 있다. 아날로그/디지털 컨버터 회로의 변환 정밀도가 10 비트인 경우, N은 1024이고, 산술 평균 처리를 수행하지 않는 경우에 비해 잡음 레벨은 30배 감소된다.

또한, 제8 예시적인 실시예에 따른 이미지 센서에서, 픽셀 신호의 전압 레벨이 낮을수록(또는 픽셀 값이 더 어두울수록) 적분 횟수가 증가한다. 상이한 노광 시간들, 즉 긴 노광 및 짧은 노광에 의해 얻어진 이미지들을 합성하는 높은 동적 범위 렌더링 프로세스는 어두운 부분에 높은 이득을 적용한다. 따라서, 높은 동적 범위 렌더링 프로세스에서는, 어두운 부분의 잡음 레벨이 높은 경향이 있다. 그러나, 제8 예시적인 실시예에 따른 이미지 센서에서는, 어두운 부분의 픽셀 신호에 대한 적분 횟수가 많아서 잡음 감소 능력을 향상시킬 수 있다. 한편, 제8 예시적인 실시예에 따른 이미지 센서에서는, 짧은 노광에 의해 얻어진 밝은 부분의 픽셀 신호에 대한 적분 횟수를 증가시킬 필요가 없어서, 전력 소비를 억제할 수 있다.

전술한 바와 같이, 픽셀 신호의 레벨에 따라 적분 횟수를 변화시킴으로써, 어두운 부분의 픽셀 신호에 대해 높은 잡음 감소 능력을 보일 수 있고, 제8 예시적인 실시예에 따른 이미지 센서에서 적분 횟수를 억제하여 밝은 부분의 픽셀 신호에 대한 전력 소비를 줄일 수 있다.

제9 예시적인 실시예

제9 예시적인 실시예에서는 제8 예시적인 실시예에 따른 이미지 센서의 대안 형태인 이미지 센서를 설명한다. 제9 예시적인 실시예의 설명에서, 제1 및 제8 예시적인 실시예들의 요소들과 동일한 요소들은 제1 및 제8 예시적인 실시예들에서와 동일한 참조 부호들로 표시되고, 그 설명은 생략된다는 점에 유의한다.

도 26은 제9 예시적인 실시예에 따른 이미지 센서의 블록도이다. 도 26에 도시된 바와 같이, 제9 예시적인 실시예에 따른 이미지 센서에서, 산술 평균 처리 회로들(551 내지 55n)은 산술 평균 처리 회로들(561 내지 56n)로 대체된다. 산술 평균 처리 회로들(561 내지 56n)은 처리 시간 설정 회로(64)가 산술 평균 처리 회로들(551 내지 55n)에 추가된 구조를 갖는다.

처리 시간 설정 회로(64)는 개별 아날로그/디지털 컨버터 회로에 의해 하나의 픽셀 신호에 대해 반복적으로 수행되는 아날로그/디지털 변환 중 최초 아날로그/디지털 변환에 의해 얻어진 출력 값에 기초하여 개별 아날로그/디지털 컨버터 회로의 처리 사이클 주기의 길이를 설정한다. 구체적으로, 초기 값으로서, 처리 시간 설정 회로(64)는 개별 아날로그/디지털 컨버터 회로에 의해 하나의 픽셀 신호에 대해 수행되는 제1 변환에 필요한 시간으로서 밝은 부분에 대응하는 변환 시간을 갖는다. 이어서, 최초 아날로그/디지털 변환에 의해 얻어진 출력 값이 밝은 부분에 대응하는 경우, 처리 시간 설정 회로(64)는 변환 사이클 주기의 길이를 변경하지 않는다. 반면, 최초 아날로그/디지털 변환에 의해 얻어진 출력 값이 어두운 부분에 대응하는 경우, 처리 시간 설정 회로(64)는 변환 사이클 주기를 더 짧은 시간으로 변경한다.

이하, 제9 예시적인 실시예에 따른 이미지 센서의 동작을 설명한다. 도 27은 제9 예시적인 실시예에 따른 이미지 센서의 동작을 도시하는 타이밍 차트이다. 도 27에 도시된 타이밍 차트에서, 도 25에 도시된 제8 예시적인 실시예에 따른 이미지 센서와 동일한 동작이 제9 예시적인 실시예에 따른 이미지 센서에 의해 수행된다. 도 27에 도시된 바와 같이, 제9 예시적인 실시예에 따른 이미지 센서에서, 어두운 부분에 대응하는 픽셀 신호가 얻어지는 변환 사이클 주기는 더 짧게 변경된다.

전술한 바와 같이, 제9 예시적인 실시예에 따른 이미지 센서에서, 어두운 부분에 대응하는 픽셀 신호에 대한 변환 사이클 주기를 감소시킴으로써, 하나의 주기에서 수행될 적분 횟수를 증가시킬 수 있다. 이러한 방식으로, 어두운 부분에 대응하는 픽셀 신호에 대한 적분 횟수를 증가시킴으로써, 어두운 부분에 대응하는 픽셀 신호에 대한 더 높은 잡음 축소 능력을 달성할 수 있다.

본 발명은 여러 실시예와 관련하여 설명되었지만, 관련 기술분야의 기술자들은 본 발명이 첨부된 청구항들의 사상 및 범위 내에서 다양하게 변경되어 실시될 수 있으며, 본 발명은 전술한 예들에 제한되지 않는다는 것을 인식할 것이다.

또한, 청구항들의 범위는 전술한 실시예들에 의해 제한되지 않는다.

또한, 출원인의 의도는, 절차 수행 동안 추후 보정될지라도, 모든 청구항 요소들의 균등물들을 포함한다는 것에 유의한다.

제1 내지 제8 실시예들은 관련 기술분야의 통상의 기술자에 의해 바람직하게 결합될 수 있다.

상기의 예시적인 실시예에서 설명된 이미지 센서는 다음의 보완 설명에서 설명되는 것들을 포함한다는 점에 유의해야 한다.

(보충 사항)

이미지 센서로서,

제1 칩; 및

신호들을 마이크로 범프를 통해 상기 제1 칩으로 송신하고 상기 제1 칩으로부터 수신하도록 구성된 제2 칩

을 포함하고, 상기 제1 칩은 상기 제2 칩의 상부에 적층되고,

상기 제1 칩 상에는, 픽셀 회로들이 격자 구조로 배열되고, 상기 픽셀 회로들 각각은

광전 변환 요소,

플로팅 확산,

상기 광전 변환 요소와 상기 플로팅 확산 사이에 배치된 전송 트랜지스터,

리셋 신호에 따라 상기 플로팅 확산에 리셋 전압을 인가하도록 구성된 리셋 트랜지스터, 및

상기 플로팅 확산의 전위에 기초하여 픽셀 신호를 출력하도록 구성된 증폭 트랜지스터

를 포함하고,

상기 제2 칩 상에는,

상기 픽셀 신호의 전압 레벨을 디지털 값으로 변환하도록 구성된 적어도 하나의 아날로그/디지털 컨버터 회로가 배치되고,

상기 아날로그/디지털 컨버터 회로의 레이아웃 면적은 하나의 마이크로 범프에 접속된 상기 픽셀 회로들의 레이아웃 면적 이하인, 이미지 센서.

Claims

이미지 센서로서,
제1 칩; 및
신호들을 마이크로 범프를 통해 상기 제1 칩으로 송신하고 상기 제1 칩으로부터 수신하도록 구성된 제2 칩
을 포함하고, 상기 제1 칩은 상기 제2 칩의 상부에 적층되고,
상기 제1 칩 상에는, 픽셀 회로들이 격자 구조로 배열되고, 상기 픽셀 회로들 각각은
광전 변환 요소,
플로팅 확산,
상기 광전 변환 요소와 상기 플로팅 확산 사이에 배치된 전송 트랜지스터,
리셋 신호에 따라 상기 플로팅 확산에 리셋 전압을 인가하도록 구성된 리셋 트랜지스터, 및
상기 플로팅 확산의 전위에 기초하여 픽셀 신호를 출력하도록 구성된 증폭 트랜지스터
를 포함하고,
상기 제2 칩 상에는,
상기 픽셀 신호에 대해 신호 처리를 수행하도록 구성된 회로의 적어도 하나의 입력 스테이지 회로가 배치되고,
2개 이상의 입력 스테이지 회로가 하나의 라인으로 배열된 상기 픽셀 회로들에 대해 배치되는, 이미지 센서.
제1항에 있어서, 상기 입력 스테이지 회로는 상기 픽셀 신호의 아날로그 레벨에 대응하는 디지털 값을 생성하도록 구성된 아날로그/디지털 컨버터 회로인, 이미지 센서.
제2항에 있어서, 상기 아날로그/디지털 컨버터 회로의 후속 스테이지 내의 복수의 회로가 상기 제2 칩 상에 배치되는, 이미지 센서.
제1항에 있어서,
신호들을 마이크로 범프를 통해 상기 제2 칩으로 송신하고 상기 제2 칩으로부터 수신하도록 구성된 제3 칩을 포함하고, 상기 제2 칩은 상기 제3 칩의 상부에 적층되고,
적어도 상기 입력 스테이지 회로는 상기 제2 칩 상에 배치되고,
상기 입력 스테이지 회로를 제외한 회로들은 상기 제3 칩 상에 형성되는, 이미지 센서.
제1항에 있어서, 상기 픽셀 회로들 각각은 복수의 광전 변환 요소를 포함하는, 이미지 센서.
제5항에 있어서,
상기 입력 스테이지 회로는 아날로그/디지털 컨버터 회로이고,
상기 아날로그/디지털 컨버터 회로는 상기 아날로그/디지털 컨버터 회로의 변환 결과를 유지하도록 구성된 디지털 값 유지 회로들을 포함하고, 디지털 값 유지 회로들의 수는 상기 복수의 광전 변환 요소의 수에 대응하는, 이미지 센서.
제1항에 있어서, 상기 제2 칩은 상기 증폭 트랜지스터의 부하로서의 역할을 하는 전류 소스를 포함하는, 이미지 센서.
제1항에 있어서, 상기 픽셀 회로들 각각은 상기 증폭 트랜지스터와 병렬로 접속된 출력 클램프 트랜지스터를 포함하고, 상기 출력 클램프 트랜지스터의 게이트에는 클램프 설정 전압이 공급되는, 이미지 센서.
제1항에 있어서, 상기 증폭 트랜지스터의 드레인에 인가되는 픽셀 전원 전압과 상기 리셋 전압은 서로 상이한 전압 값들을 갖는, 이미지 센서.
제1항에 있어서, 상기 복수의 픽셀 회로에 대해 하나의 마이크로 범프가 배치되는, 이미지 센서.
제2항에 있어서, 상기 제2 칩은 상기 아날로그/디지털 컨버터 회로의 출력 값이 변경될 때마다 상기 변경된 출력 값의 적분을 수행하여 적분 출력 값을 생성하고, 산술 평균 출력 값을 후속 스테이지에 배치된 회로로 출력하도록 구성된 산술 평균 처리 회로를 포함하고, 상기 산술 평균 출력 값은 상기 적분 출력 값을 적분 횟수로 나눔으로써 생성되는, 이미지 센서.
제11항에 있어서, 상기 산술 평균 처리 회로는 상기 아날로그/디지털 컨버터 회로에 의해 상기 하나의 픽셀 신호에 대해 반복 수행되는 아날로그/디지털 변환 중 최초 아날로그/디지털 변환에 의해 획득되는 상기 출력 값에 기초하여 상기 아날로그/디지털 컨버터 회로의 처리 사이클 주기의 길이를 설정하도록 구성된 처리 시간 설정 회로를 포함하는, 이미지 센서.