JP2023010959A - 撮像素子および撮像装置 - Google Patents

Abstract

【課題】画素数が多くなるほど電荷が転送されてから画素信号が読み取られるまでの時間が長くなり、電荷が増減して画素信号にノイズが乗りやすい。【解決手段】撮像素子であって、画素が行列状に複数配された単位ブロックが、行列状に複数配された撮像部と、単位ブロックにつき少なくとも一つ設けられ、対応する単位ブロックに含まれる画素からの画素信号をデジタル信号に変換するＡ／Ｄ変換部と、複数の単位ブロックにまたがって、撮像部に含まれる画素のデジタル信号を順次読み出す読出部とを備える。【選択図】図４

Description

本発明は、撮像素子および撮像装置に関する。

画素が行列状に配列された撮像素子において、トランジスタと蓄積容量からなるメモリ回路を用いて電荷を一斉に転送することにより、電子的にグローバルシャッタを実現するものがある（例えば、特許文献１参照）。
特許文献１ 特開２０１１－１１９９５０

しかしながら、電荷が一斉に転送された後に当該電荷に基づく画素信号は、順次、読み取られる。よって、画素数が多くなるほど電荷が転送されてから画素信号が読み取られるまでの時間が長くなり、電荷が増減して画素信号にノイズが乗りやすい。

本発明の第１の態様においては、積層された複数の半導体基板を備える撮像素子であって、複数の半導体基板は、方向と列方向とに並んで配置され、光を電荷に変換する複数の光電変換部を有する第１半導体基板と、記行方向と前記列方向とに並んで配置され、前記光電変換部で変換された電荷に基づく画素信号をデジタル信号に変換する複数のアナログ／デジタル変換回路を有する第２半導体基板とを備え、前記複数のアナログ／デジタル変換回路は、前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第１光電変換部でそれぞれ変換された電荷に基づく第１画素信号をデジタル信号に変換する第１アナログ／デジタル変換回路と、前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第２光電変換部でそれぞれ変換された電荷に基づく第２画素信号をデジタル信号に変換する第２アナログ／デジタル変換回路と、前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第３光電変換部でそれぞれ変換された電荷に基づく第３画素信号をデジタル信号に変換する第３アナログ／デジタル変換回路とを有し、前記２以上の第２光電変換部は、前記行方向において前記２以上の第１光電変換部の隣に配置され、前記２以上の第３光電変換部は、前記行方向において前記２以上の第２光電変換部の隣に配置される撮像素子を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る裏面照射型の撮像素子の断面図である。 撮像チップの画素配列と単位ブロックを説明する図である。 画素に対応する回路図である。 単位ブロックおよびその周辺回路並びにそれらの接続関係の概略を示す。 周辺回路等の接続関係の概略を示す。 本実施形態に係る撮像装置の構成を示すブロック図である。 駆動部の具体的構成を示すブロック図である。 画素の電荷蓄積、転送等の動作のタイミングチャートを示す。 画素の画素信号を読み出す動作のタイミングチャートを示す。 撮像部に含まれる複数の画素の読み出しタイミングを示すタイミングチャートである。 周辺回路等の接続関係の別例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップと１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの出力配線に対して一つ程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。

図２は、撮像チップ１１３の画素配列と単位ブロック１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。撮像チップ１１３は、２０００万個以上もの画素がマトリックス状に配列された撮像部を有する。図２の例において、隣接する４画素×４画素の１６画素が一つの単位ブロック１３１を形成する。図の格子線は、隣接する画素がグループ化されて単位ブロック１３１を形成する概念を示す。

撮像部の部分拡大図に示すように、単位ブロック１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素Ｇｂ、Ｇｒは、カラーフィルタ１０２として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Ｂは、カラーフィルタ１０２として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Ｒは、カラーフィルタ１０２として赤色フィルタを有し、赤色波長帯の光を受光する。

図２においては、説明の簡略化のため、単位ブロック１３１が４画素×４画素の１６画素からなる例を説明した。以降は、単位ブロック１３１は、画素がＬ行Ｐ列で合計（Ｌ×Ｐ）個配列されている例を説明する。行数および列数に特に制限はないが、撮像部の画素全体が２０００万画素程度ある場合に、例えば６４行３２列等である。また、当該単位ブロック１３１がｍ行ｎ列で合計（ｍ×ｎ）個配列されて撮像部を形成する例を説明する。

図３は、画素１５０に対応する回路図である。図３において、代表的に点線で囲む矩形が、１つの画素１５０に対応する回路を表す。なお、以下に説明する各トランジスタの少なくとも一部は、図１のトランジスタ１０５に対応する。

ＰＤ１０４は、転送トランジスタ１５４に接続され、転送トランジスタ１５４のゲートには、転送パルスが供給される配線Ｔｘ＿ｉ＿ｊに接続される。なお添え字ｉは、単位ブロック１３１を識別する、撮像部全体での通し番号である。添え字ｊは、単位ブロック１３１内の行番号を識別する、単位ブロック１３１内の通し番号である。

転送トランジスタ１５４のドレインは、リセットトランジスタ１５２のソースに接続される。これにより、転送トランジスタ１５４のドレインとリセットトランジスタ１５２のソース間のいわゆるＦＤ（フローティングディフュージョン）１５６が形成される。リセットトランジスタ１５２のドレインは電源電圧が供給される配線Ｖｄｄに接続され、そのゲートはリセットパルスが供給される配線Ｒｓｔ＿ｉ＿ｊに接続される。

ＦＤ１５６の一端はさらに、パストランジスタ１５８のソースに接続される。パストランジスタ１５８のゲートはパスパルスが供給される配線Ｗｒｔ＿ｉ＿ｊに接続され、ドレインは蓄積容量１６０の一端に接続される。これらパストランジスタ１５８および蓄積容量１６０がいわゆるメモリ回路を形成する。

蓄積容量１６０の上記一端はさらに、増幅トランジスタ１６２のゲートに接続される。増幅トランジスタ１６２のドレインは電源電圧が供給される配線Ｖｄｄに接続される。増幅トランジスタ１６２のソースは、対応する選択トランジスタ１６４のドレインに接続される。選択トランジスタ１６４のゲートは、選択パルスが供給される配線Ｓｅｌ＿ｉ＿ｊに接続される。

選択トランジスタ１６４のソースは、列伝送路１７０に接続される。負荷電流源１６６は、列伝送路１７０に電流を供給する。すなわち、選択トランジスタ１６４に対する列伝送路１７０は、ソースフォロアにより形成される。

図４は、単位ブロック１３１およびその周辺回路１３３、並びにそれらの接続関係の概略を示す。図４の単位ブロック１３１において、画素１５０がＬ行Ｐ列で合計（Ｐ×Ｌ）個配列されている。

配線Ｒｓｔ＿ｉ＿ｌ（ただし、ｌは１からＬの整数）は、行制御部２００に接続されていると共に、単位ブロック１３１内におけるｌ行目のＰ個の画素１５０に共通に接続されている。同様に、配線Ｔｘ＿ｉ＿ｌ、配線Ｗｒｔ＿ｉ＿ｌ、配線Ｓｅｌ＿ｉ＿ｌも行制御部２００に接続されていると共に、単位ブロック１３１内におけるｌ行目のＰ個の画素１５０に共通に接続されている。

行制御部２００は、行選択部、垂直走査回路等と呼ばれることもある。行制御部２００は、単位ブロック１３１ごとに設けられている。行制御部２００は信号処理チップ１１１側に設けられてもよい。

列伝送路１７０は、同一列の画素１５０ごとに設けられている。これら列伝送路１７０＿ｐ（ただし、ｐは１からＰの整数）は、単位ブロック１３１内におけるｐ列目のＬ個の画素１５０に共通に接続されている。これにより、列伝送路１７０は単位ブロック１３１内の同一列の画素１５０で共有され、当該列に含まれる画素１５０からの信号を伝送する。

これら列伝送路１７０＿ｐは撮像チップ１１３側から、バンプ１０９を介して、信号処理チップ１１１側に設けられた周辺回路１３３へ接続されている。周辺回路１３３は単位ブロック１３１ごとに設けられており、積層方向から見て撮像チップ１１３における単位ブロック１３１に重なるように配されている。

周辺回路１３３は、列伝送路１７０＿ｐごとに直列に接続されたＣＤＳ回路２０２およびＡ／Ｄ変換回路２０４を有する。図４に示す例において、単位ブロック１３１あたり、ＣＤＳ回路２０２とＡ／Ｄ変換回路２０４との組がＰ個設けられている。

周辺回路１３３はさらに、上記Ｐ個のＡ／Ｄ変換回路２０４の出力側に配されたシフトレジスタ２０６を有する。図４の例において、単位ブロック１３１ごとにシフトレジスタ２０６が一つ配される。シフトレジスタ２０６の出力は、列バスライン１７２を介してシフトレジスタ２１０に接続される。

図５は、周辺回路１３３等の接続関係の概略を示す。単位ブロック１３１がｍ行ｎ列配されていることに対応して、周辺回路１３３もｍ行ｎ列配されている。

列バスライン１７２は、同一列の周辺回路１３３ごとに設けられている。この列バスライン１７２＿ｕ（ただし、ｕは１からｎの整数）は、ｕ列目のｍ個の周辺回路１３３に共通に接続されている。これにより、列バスライン１７２は、同一列の単位ブロック１３１で共有され、当該列に含まれる単位ブロック１３１からの信号を伝送する。

尚、列バスライン１７２は同一列の周辺回路１３３で共有されているので、それぞれの周辺回路１３３の出力は、図示しない出力選択回路により制御されるよう構成する。例えば図４の１７２の出力を有効にしたり非有効にしたりする。非有効時時にはハイインピーダンスにする等で制御する。

上記ｎ個の列バスライン１７２の出力側にはシフトレジスタ２１０が配される。図５の例において、撮像素子１００全体としてシフトレジスタ２１０が一つ配される。シフトレジスタ２１０はｎ個の列バスライン１７２から伝送された信号を保持し、順次、出力する。なお、シフトレジスタ２０６、２１０は、水平走査回路、マルチプレクサ等と呼ばれることもある。

図６は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図６では瞳近傍に配置された仮想的な１枚のレンズで代表して表している。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００の電荷蓄積制御、画素信号の読み出し制御等を実行する。

撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。なお、上記ＡＥセンサに用いられる画素を撮像素子１００内に設けてもよく、この場合には当該撮像素子１００とは別個の測光部５０３を設けなくてもよい。

図７は、駆動部５０２の具体的構成を示すブロック図である。駆動部５０２は、分担化された制御機能としてのセンサ制御部４４１、ブロック制御部４４２、同期制御部４４３、信号制御部４４４、画素メモリ４１４、演算回路４１５と、これらの各制御部を統括制御する駆動制御部４２０とを含む。駆動部５０２は、さらに、駆動制御部４２０と撮像装置５００本体のシステム制御部５０１と間のＩ／Ｆ回路４１８を含む。

駆動制御部４２０は、タイミングメモリ４３０を参照して、システム制御部５０１からの指示を、各制御部が実行可能な制御信号に変換してそれぞれに引き渡す。タイミングメモリ４３０は、フラッシュＲＡＭ等により形成される。

センサ制御部４４１は、撮像チップ１１３へ送出する、各画素の電荷蓄積、電荷読み出しに関わる制御パルスの送出制御を担う。具体的には、センサ制御部４４１は、各単位ブロック１３１の行制御部２００へリセットパルス、転送パルスおよびパスパルスを送出することにより、対象画素の電荷蓄積の開始と終了を制御し、読み出し画素に対して選択パルスを送出することにより、画素信号を列伝送路１７０へ出力させる。

ブロック制御部４４２は、撮像チップ１１３へ送出する、制御対象となる単位ブロック１３１を特定する特定パルスの送出を実行する。各画素が配線Ｔｘ＿ｉ＿ｊ等を介して受ける転送パルス等は、センサ制御部４４１が送出する各パルスとブロック制御部４４２が送出する特定パルスの論理積となる。このように、各領域を互いに独立したブロックとして制御することができる。なお、複数の単位ブロック１３１で同期したパルスを用いる場合、および、複数の単位ブロック１３１にまたがった動作を行う場合には、ブロック制御部４４２は、これら複数の単位ブロックのそれぞれを特定する特定パルスを同時に送出する。

同期制御部４４３は、同期信号を撮像チップ１１３へ送出する。各パルスは、同期信号に同期して撮像チップ１１３においてアクティブとなる。例えば、同期信号を調整することにより、同一の単位ブロック１３１に属する画素の特定画素のみを制御対象とするランダム制御、間引き制御等を実現する。また、信号制御部４４４は、ＣＤＳ回路２０２、Ａ／Ｄ変換回路２０４、シフトレジスタ２０６、２１０に対するタイミング制御を担う。

演算回路４１５は、画素メモリ４１４に格納された画素値に基づいて、ＡＥ評価値等を演算する。演算回路４１５は、当該演算結果を駆動制御部４２０に出力する。

画素メモリ４１４は、撮像部の画素１５０からの画素値を格納できるメモリ空間を有し、各画素から読み出しされてデジタル化されたそれぞれの画素値を格納する。画素メモリ４１４には、引渡要求に従って画素信号を伝送するデータ転送インタフェースが設けられている。データ転送インタフェースは、画像処理部５１１と繋がるデータ転送ラインと接続されている。データ転送ラインは例えばバスラインのうちのデータバスによって構成される。この場合、システム制御部５０１から駆動制御部４２０への引渡要求は、アドレスバスを利用したアドレス指定によって実行される。

データ転送インタフェースによる画素信号の伝送は、アドレス指定方式に限らず、さまざまな方式を採用しうる。例えば、データ転送を行うときに、各回路の同期に用いられるクロック信号の立ち上がり・立ち下がりの両方を利用して処理を行うダブルデータレート方式を採用し得る。また、アドレス指定などの手順を一部省略することによってデータを一気に転送し、高速化を図るバースト転送方式を採用し得る。また、制御部、メモリ部、入出力部を並列に接続している回線を用いたバス方式、直列にデータを１ビットずつ転送するシリアル方式などを組み合わせて採用することもできる。

このように構成することにより、画像処理部５１１は、必要な画素値に限って受け取ることができるので、特に低解像度の画像を形成する場合などにおいて、高速に画像処理を完了させることができる。なお、駆動部５０２、図４の行制御部２００、周辺回路１３３および図５のシフトレジスタ２１０が、複数の単位ブロック１３１にまたがって、撮像部に含まれる画素１５０の画素信号を順次読み出す読出部として機能する。

図８は、画素１５０の電荷蓄積、転送等の動作のタイミングチャートを示す。以下、図８を用いて図３の画素１５０における電荷蓄積および転送の動作を説明する。

初期状態として、時刻ｔ０において駆動部５０２は、行制御部２００を介して配線Ｒｓｔ＿ｉ＿ｊ、Ｔｘ＿ｉ＿ｊ、Ｗｒｔ＿ｉ＿ｊの電圧をハイにすることにより、リセットトランジスタ１５２、転送トランジスタ１５４およびパストランジスタ１５８をオンにしておく。これにより、ＰＤ１０４、ＦＤ１５６および蓄積容量１６０がリセットされる。

レリーズボタンの押し下げ等により撮像を開始すべき入力があった時刻ｔ１において、駆動部５０２は、配線Ｔｘ＿ｉ＿ｊをローにすることにより、転送トランジスタ１５４をオフにする。これによりＰＤ１０４に入射した光が光電変換されて電荷として蓄積され始める。

駆動部５０２は、設定した電荷蓄積の終了時刻ｔ３の直前の時刻ｔ２において、配線Ｒｓｔ＿ｉ＿ｊ、Ｗｒｔ＿ｉ＿ｊの電圧をローにしてリセットトランジスタ１５２およびパストランジスタ１５８をオフした後に、終了時刻ｔ３から時刻ｔ４まで配線Ｔｘ＿ｉ＿ｊをハイにする転送パルスを送る。これにより、ＰＤ１０４で光電変換された電荷がＦＤ１５６に蓄積される。

駆動部５０２は、上記時刻ｔ４の後に、時刻ｔ５から時刻ｔ６まで配線Ｗｒｔ＿ｉ＿ｊをハイにする転送パルスを送る。これにより、ＦＤ１５６に蓄積された電荷が蓄積容量１６０に転送され、その後のＰＤ１０４への電荷蓄積から隔離されて、当該電荷が保持される。その後の時刻ｔ７で配線Ｒｓｔ＿ｉ＿ｊをハイにすることで、電荷蓄積および転送の動作を終了する。

以上、図３の一つの画素１５０の動作を説明した。しかしながら、図４に示すように、単位ブロック１３１内において、配線Ｒｓｔ＿ｉ＿ｊ等は、同一行のＰ個の画素１５０で共通接続されている。したがって、上記図８の動作は少なくとも単位ブロック１３１内の同一行の画素１５０では一斉に実行される。

さらに、グローバルシャッタ時においては、ｍ行ｎ列の単位ブロック１３１におけるＬ行の画素１５０に対して、一斉に図８の動作が実行される。すなわち、配線Ｒｓｔ＿ｉ＿ｊ等における添え字ｉが１からｍ×ｎまで、添え字ｊが１からＬまでで示される配線に対し、同時に、図８に従ってハイとローとが切り替えられる。これにより同時刻に各画素１５０に入射した像光を光電変換して、電荷を保持することができる。特に断らない限り、以下、グローバルシャッタが実行されたものとして、説明する。

図９は、画素１５０の画素信号を読み出す動作のタイミングチャートを示す。以下、図９を用いて画素１５０の画素信号が列伝送路１７０へ読み出される動作を説明する。

駆動部５０２は、上記時刻ｔ７よりも後の時刻ｔ８において配線Ｓｅｌ＿ｉ＿ｊをハイにすることにより、選択トランジスタ１６４をオンにする。これにより蓄積容量１６０に蓄積された電荷により生じる電圧に対応した画素信号としての電圧が、列伝送路１７０に出力される。さらに、駆動部５０２は、配線Ｓｅｌ＿ｉ＿ｊをハイにした状態で配線Ｗｒｔ＿ｉ＿ｊをハイにするパスパルスを送る。これにより、蓄積容量１６０における増幅トランジスタ１６２とのノードにおけるリセット信号としての電圧が、列伝送路１７０に出力される。その後の時刻ｔ９で、駆動部５０２は配線Ｓｅｌ＿ｉ＿ｊをローとすることにより、画素１５０に対する読み出しを終了する。

ＣＤＳ回路２０２は、上記画素信号およびリセット信号に基づいて、ノイズを除去する。Ａ／Ｄ変換回路２０４は、ＣＤＳ回路２０２でノイズが除去された画素信号をデジタル信号に変換して出力する。

図１０は、撮像部に含まれる複数の画素１５０の読み出しタイミングを示すタイミングチャートである。なお、図９で説明した通り、配線Ｗｒｔ＿ｉ＿ｊに対するパスパルスは、配線Ｓｅｌ＿ｉ＿ｊをハイにした状態で送られるので、説明を簡略化する目的で図９には配線Ｓｅｌ＿ｉ＿ｊのタイミングチャートのみを示した。

撮像部全体としての読み出しにおいて、まず、撮像部全体での１行目の画素１５０が選択される。すなわち、１行目の単位ブロック１３１における一行目の画素１５０が選択される。図５の例で１行目の単位ブロック１３１は、添え字ｉが１からｎに対応する。よって、駆動部５０２は、配線Ｓｅｌ＿ｉ＿１（ただし、ｉは１からｎ）を同時にハイにする選択パルスを、対応する単位ブロック１３１の行制御部２００に送る。

上記の通り、単位ブロック１３１内で配線Ｓｅｌ＿ｉ＿１は１行目の画素１５０で共通に接続されている。さらに、１行目の単位ブロック１３１に対して選択パルスが送られる。よって、複数の単位ブロック１３１にまたがって、１行目の画素１５０の画素信号がそれぞれの列伝送路１７０に読み出される。

列伝送路１７０はそれぞれ、行制御部２００により選択された上記画素１５０からの画素信号を単位ブロック１３１内における対応する列のＣＤＳ回路２０２に伝送する。当該画素信号は、ＣＤＳ回路２０２でノイズが除去されて、Ａ／Ｄ変換回路２０４でデジタル信号に変換されて、シフトレジスタ２０６に入力される。シフトレジスタ２０６は、当該読み出し動作によって、列伝送路１７０のそれぞれを介して当該単位ブロック１３１における１行目のＰ個のデジタル信号を受け取り、一旦、保持する。

シフトレジスタ２０６は、Ｐ個のデジタル信号を、列バスライン１７２を介してシフトレジスタ２１０に順次、出力する。この場合に、一行目の単位ブロック１３１同士で同期して伝送されることが好ましい。シフトレジスタ２１０は当該読み出し動作によって、撮像部全体の一行目の画素１５０、すなわち、Ｐ×ｎ個のデジタル信号を受け取る。

シフトレジスタ２１０は、Ｐ×ｎ個のデジタル信号を、順次、画素メモリ４１４に出力し、画素メモリ４１４は当該デジタル信号を画素値として記憶する。この場合に、シフトレジスタ２１０は、撮像部全体における画素１５０の並び順序でデジタル信号を出力することが好ましい。図４および図５に示す例において、一番目（ｉ＝１）の単位ブロック１３１における１行目の画素１５０のデジタル信号が左から右へＰ個出力され、次に、２番目（ｉ＝２）の単位ブロック１３１における１行目の画素１５０のデジタル信号が左から右へＰ個出力される、等となる。

以上により、撮像部全体の１行目の画素１５０の読み出しが終了する。次に、撮像部全体での２行目の画素１５０が選択される。すなわち、１行目の単位ブロック１３１における２行目の画素１５０が選択される。駆動部５０２は、配線Ｓｅｌ＿ｉ＿２（ただし、ｉは１からｎ）を同時にハイにする選択パルスを、対応する単位ブロック１３１の行制御部２００に送る。これにより、１行目の画素１５０と同様に２行目の画素１５０の画素信号が読み出されて、画素値として画素メモリ４１４に出力される。

以降、３行目から、単位ブロック１３１内の最終行であるＬ行目まで上記動作が繰り返される。これにより、１行目の単位ブロック１３１に含まれる画素１５０の読み出しが終了する。

次に、撮像部全体での（Ｌ＋１）行目の画素１５０が選択される。すなわち、２行目の単位ブロック１３１における１行目の画素１５０が選択される。駆動部５０２は、配線Ｓｅｌ＿ｉ＿１（ただし、ｉは（ｎ＋１）から２ｎ）を同時にハイにする選択パルスを、対応する単位ブロック１３１の行制御部２００に送る。これにより、１行目の単位ブロック１３１の場合と同様に、２行目の単位ブロック１３１の１行目の画素１５０の画素信号が読み出されて、画素値として画素メモリ４１４に出力される。同様に、撮像部全体での（Ｌ＋２）行目から２Ｌ行目まで、すなわち、２行目の単位ブロック１３１の２行目からＬ行目までが、順次、読み出される。これにより、２行目の単位ブロック１３１に含まれる画素１５０の読み出しが終了する。

以降、撮像部全体での（２Ｌ＋１）行目からＬ×ｍ行目まで、すなわち、３行目の単位ブロック１３１の１行目からｍ行目の単位ブロック１３１のＬ行目までが、順次、読み出される。これにより、撮像部全体すなわちｍ行ｎ列の単位ブロック１３１に含まれる、（Ｌ×Ｐ）×（ｎ×ｍ）個の画素１５０の読み出しが終了する。

上記実施形態においては、画素メモリ４１４に画素を順次出力するシフトレジスタ２１０への入力前に、周辺回路１３３により画素信号がデジタル信号に変換されている。よって、シフトレジスタ２１０で保持されている状態においてノイズが重畳されることを抑えることができる。さらに、周辺回路１３３のシフトレジスタ２０６への入力前に画素信号がデジタル信号に変換されているので、シフトレジスタ２０６で保持されている状態においてノイズが重畳されることを抑えることができる。

また、撮像部を複数の単位ブロック１３１に分けて、当該単位ブロック１３１に対応する周辺回路１３３を信号処理チップ１１１側に配したことにより、ＰＤ１０４の面積を減らすことなく、シフトレジスタ２０６、２１０への入力前にＡ／Ｄ変換を実行することができる。さらに、単位ブロック１３１が行列状に配され、単位ブロック１３１内の画素１５０も行列状に配されていても、撮像部全体の画素１５０の行列状の配置に応じた画素信号を出力することができる。これにより、画素メモリ４１４、画像処理部５１１等において、撮像部が単位ブロック１３１に分割されていることによる付加的な回路、処理等を用いなくてもよい。

図１１は、周辺回路１３３等の接続関係の別例を示す。図１１において図５と同じ構成については同じ番号を付して、説明を省略する。

ｎ個の列バスライン１７２の出力側にはマトリクススイッチ２２０が接続される。マトリクススイッチ２２０の出力側は、シフトレジスタ２０６＿１からシフトレジスタ２０６＿ｋに接続されている。

マトリクススイッチ２２０は、列バスライン１７２に伝送されたデジタル信号を、対応する列に含まれる単位ブロック１３１ごとにそれぞれ複数のシフトレジスタ２０６のいずれかかへ入力する。例えば、列バスライン１７２＿１、１７２＿２からのデジタル信号をシフトレジスタ２０６＿１に入力し、列バスライン１７２＿３、１７２＿４からのデジタル信号をシフトレジスタ２０６＿２に入力する。

さらに、マトリクススイッチ２２０は、列バスライン１７２とシフトレジスタ２０６＿１等との組み合わせを動的に変更してもよい。例えば、動画撮影、ライブビュー（スルー画表示などとも呼ばれる）、クロップ撮影等において、撮像部のうちの一部の単位ブロック１３１からの読み出しをする場合に、読み出される単位ブロック１３１の列バスライン１７２とシフトレジスタ２０６＿１等との組み合わせを設定してもよい。例えば、ｎ／２個の単位ブロック１３１を読み出す場合には、これらの単位ブロック１３１ができるだけ均等にシフトレジスタ２０６＿１からシフトレジスタ２０６＿ｋに割り振られるようにしてもよい。これにより、ｍ行ｎ列の単位ブロック１３１から画素信号を出力する場合も、これよりも少ない個数の単位ブロック１３１から画素信号を出力する場合も、予め設定されている最大伝送周波数で画素信号を伝送することができる。

上記実施形態においてグローバルシャッタを用いる例を説明したが、これに代えて、グローバルシャッタを用いなくてもよい。この場合に、単位ブロック１３１内では電荷の蓄積および転送が一斉に行われ、複数の単位ブロック１３１間ではそれらが時間的に前後してもよい。これに代えて、単位ブロック１３１内の画素１５０間に電荷の蓄積および転送が時間的に前後してもよい。グローバルシャッタを用いるか否かが、ユーザの選択により、または、撮影条件に基づいて自動的に設定されてもよい。

図３の画素１５０においてメモリ回路を用いているが、当該メモリ回路を用いなくてもよい。その場合にグローバルシャッタとして、例えばメカニカルシャッタを用いてもよい。

図４の周辺回路１３３は、列ごとにＣＤＳ回路２０２およびＡ／Ｄ変換回路２０４を有する。ＣＤＳ回路２０２とＡ／Ｄ変換回路２０４との組はこれよりも多くても少なくてもよい。例えば、一つの画素１５０に対してＣＤＳ回路２０２とＡ／Ｄ変換回路２０４との組を設けてもよい。この場合には、ＣＤＳ回路２０２とＡ／Ｄ変換回路２０４との組が信号処理チップ１１１側に設けられており、画素１５０毎の出力線がバンプ１０９を介して接続されており、信号処理チップ１１１側にＡ／Ｄ変換回路２０４の出力を列ごとに伝送する列伝送路が設けられてもよい。

図４の周辺回路１３３は、シフトレジスタ２０６で一行分のＰ個のデジタル信号を、順次、シフトレジスタ２１０に入力している。これに代えて、列バスライン１７２を一列につきＰ系統設けて、周辺回路１３３は当該列バスライン１７２を介してＰ個のデジタルデータをシフトレジスタ２１０に一斉に入力してもよい。また、列バスライン１７２は一列につきビット数分の本数設けられ、デジタル信号をビット数に関して一斉に伝送してもよいし、一列につきビット数分よりも少ない本数設けられビット数に関して順次伝送してもよい。

図１０において、選択パルスが単位ブロック１３１の行ごとに順次、送られている。これに代えて、ｍ行ｎ列の単位ブロック１３１に対して一斉に選択パルスを送ってもよい。すなわち、配線Ｓｅｌ＿ｉ＿ｊにおけるｉを１からｍ×ｎまでに対して一斉に転送パルスを送ってもよい。この場合に、駆動部５０２は同一列の単位ブロック１３１の各シフトレジスタ２０６に対して、列の順序に応じて、一の単位ブロック１３１に対応するシフトレジスタ２０６からＰ個のデジタル信号が送り出された後に、次の単位ブロック１３１に対応するシフトレジスタ２０６からＰ個のデジタル信号が送られるようにタイミングを制御する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 撮像素子、１０１ マイクロレンズ、１０２ カラーフィルタ、１０３ パッシベーション膜、１０４ ＰＤ、１０５ トランジスタ、１０６ ＰＤ層、１０７ 配線、１０８ 配線層、１０９ バンプ、１１０ ＴＳＶ、１１１ 信号処理チップ、１１２ メモリチップ、１１３ 撮像チップ、１３１ 単位ブロック、１３３ 周辺回路、１５０ 画素、１５２ リセットトランジスタ、１５４ 転送トランジスタ、１５６ ＦＤ、１５８ パストランジスタ、１６０ 蓄積容量、１６２ 増幅トランジスタ、１６４ 選択トランジスタ、１６６ 負荷電流源、１７０ 列伝送路、１７２ 列バスライン、２００ 行制御部、２０２ ＣＤＳ回路、２０４ Ａ／Ｄ変換回路、２０６ シフトレジスタ、２１０ シフトレジスタ、２２０ マトリクススイッチ、４１４ 画素メモリ、４１５ 演算回路、４１８ Ｉ／Ｆ回路、４２０ 駆動制御部、４３０ タイミングメモリ、４４１ センサ制御部、４４２ ブロック制御部、４４３ 同期制御部、４４４ 信号制御部、５００ 撮像装置、５２０ 撮影レンズ、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５１１ 画像処理部、５１２ 演算部

Claims (20)

1. 積層された複数の半導体基板を備える撮像素子であって、
   複数の半導体基板は、
   行方向と列方向とに並んで配置され、光を電荷に変換する複数の光電変換部を有する第１半導体基板と、
   前記行方向と前記列方向とに並んで配置され、前記光電変換部で変換された電荷に基づく画素信号をデジタル信号に変換する複数のアナログ／デジタル変換回路を有する第２半導体基板と
   を備え、
   前記複数のアナログ／デジタル変換回路は、
   前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第１光電変換部でそれぞれ変換された電荷に基づく第１画素信号をデジタル信号に変換する第１アナログ／デジタル変換回路と、
   前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第２光電変換部でそれぞれ変換された電荷に基づく第２画素信号をデジタル信号に変換する第２アナログ／デジタル変換回路と、
   前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第３光電変換部でそれぞれ変換された電荷に基づく第３画素信号をデジタル信号に変換する第３アナログ／デジタル変換回路と
   を有し、
   前記２以上の第２光電変換部は、前記行方向において前記２以上の第１光電変換部の隣に配置され、
   前記２以上の第３光電変換部は、前記行方向において前記２以上の第２光電変換部の隣に配置される撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第２アナログ／デジタル変換回路は、前記行方向において前記第１アナログ／デジタル変換回路と前記第３アナログ／デジタル変換回路との間に配置される撮像素子。
3. 請求項２に記載の撮像素子において、
   前記第２アナログ／デジタル変換回路は、前記第１アナログ／デジタル変換回路の隣に配置され、
   前記第３アナログ／デジタル変換回路は、前記第２アナログ／デジタル変換回路の隣に配置される撮像素子。
4. 請求項１から請求項３のいずれか一項に記載の撮像素子において、
   前記複数のアナログ／デジタル変換回路は、
   前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第４光電変換部でそれぞれ変換された電荷に基づく第４画素信号をデジタル信号に変換する第４アナログ／デジタル変換回路と、
   前記複数の光電変換部のうち、前記列方向に並んで配置される２以上の第５光電変換部でそれぞれ変換された電荷に基づく第５画素信号をデジタル信号に変換する第５アナログ／デジタル変換回路と
   を有し、
   前記２以上の第２光電変換部は、前記列方向において前記２以上の第４光電変換部と前記２以上の第５光電変換部との間に配置される撮像素子。
5. 請求項４に記載の撮像素子において、
   前記２以上の第２光電変換部は、前記列方向において前記２以上の第４光電変換部の隣に配置され、
   前記２以上の第５光電変換部は、前記列方向において前記２以上の第２光電変換部の隣に配置される撮像素子。
6. 請求項４または請求項５に記載の撮像素子において、
   前記第２アナログ／デジタル変換回路は、前記列方向において前記第４アナログ／デジタル変換回路と前記第５アナログ／デジタル変換回路との間に配置される撮像素子。
7. 請求項６に記載の撮像素子において、
   前記第２アナログ／デジタル変換回路は、前記第４アナログ／デジタル変換回路の隣に配置され、
   前記第５アナログ／デジタル変換回路は、前記第２アナログ／デジタル変換回路の隣に配置される撮像素子。
8. 請求項１から請求項７のいずれか一項に記載の撮像素子において、
   前記２以上の第１光電変換部と、前記第１アナログ／デジタル変換回路とを電気的に接続する第１接合部と、
   前記２以上の第２光電変換部と、前記第２アナログ／デジタル変換回路とを電気的に接続する第２接合部と、
   前記２以上の第３光電変換部と、前記第３アナログ／デジタル変換回路とを電気的に接続する第３接合部と
   を備える撮像素子。
9. 請求項８に記載の撮像素子において、
   前記第１接合部は、前記第１画素信号が出力され、
   前記第２接合部は、前記第２画素信号が出力され、
   前記第２接合部は、前記第３画素信号が出力される撮像素子。
10. 請求項８または請求項９に記載の撮像素子において、
    前記第１接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第１導電性部材を有し、
    前記第２接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第２導電性部材を有し、
    前記第３接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第３導電性部材を有する撮像素子。
11. 請求項１０に記載の撮像素子において、
    前記第１接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第１金属部材を有し、
    前記第２接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第２金属部材を有し、
    前記第３接合部は、前記第１半導体基板と前記第２半導体基板とにそれぞれ配置された第３金属部材を有する撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記第１金属部材は、銅により構成され、
    前記第２金属部材は、銅により構成され、
    前記第３金属部材は、銅により構成される撮像素子。
13. 請求項１から請求項１２のいずれか一項に記載の撮像素子において、
    前記第２半導体基板は、
    前記２以上の第１光電変換部でそれぞれ変換された電荷に基づくアナログ信号に含まれるノイズを除去するための第１ノイズ除去回路と、
    前記２以上の第２光電変換部でそれぞれ変換された電荷に基づくアナログ信号に含まれるノイズを除去するための第２ノイズ除去回路と、
    前記２以上の第３光電変換部でそれぞれ変換された電荷に基づくアナログ信号に含まれるノイズを除去するための第３ノイズ除去回路と
    を有する撮像素子。
14. 請求項１から請求項１３のいずれか一項に記載の撮像素子において、
    前記複数の半導体基板は、
    前記第１画素信号、前記第２画素信号および前記第３画素信号をそれぞれ読み出すため制御部を有する撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記制御部は、前記第１半導体基板に配置される撮像素子。
16. 請求項１４に記載の撮像素子において、
    前記制御部は、前記第２半導体基板に配置される撮像素子。
17. 請求項１から請求項１６のいずれか一項に記載の撮像素子において、
    前記複数の半導体基板は、
    前記複数のアナログ／デジタル変換回路でそれぞれデジタル信号に変換された前記画素信号を記憶するメモリ部を有する撮像素子。
18. 請求項１７に記載の撮像素子において、
    前記メモリ部は、第３半導体基板に配置される撮像素子。
19. 請求項１７または請求項１８に記載の撮像素子において、
    前記メモリ部は、
    前記第１アナログ／デジタル変換回路でデジタル信号に変換された前記第１画素信号を記憶する第１メモリと、
    前記第２アナログ／デジタル変換回路でデジタル信号に変換された前記第２画素信号を記憶する第２メモリと、
    前記第３アナログ／デジタル変換回路でデジタル信号に変換された前記第３画素信号を記憶する第３メモリと
    を有する撮像素子。
20. 請求項１から請求項１９のいずれか一項に記載の撮像素子を備える撮像装置。

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