WO2023027011A1 - 撮像素子及び撮像装置 - Google Patents

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WO2023027011A1
WO2023027011A1 PCT/JP2022/031529 JP2022031529W WO2023027011A1 WO 2023027011 A1 WO2023027011 A1 WO 2023027011A1 JP 2022031529 W JP2022031529 W JP 2022031529W WO 2023027011 A1 WO2023027011 A1 WO 2023027011A1
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WO
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signal
pixel
junction
substrate
imaging device
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Application number
PCT/JP2022/031529
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English (en)
French (fr)
Inventor
繁 松本
周太郎 加藤
Original Assignee
株式会社ニコン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ニコン filed Critical 株式会社ニコン
Priority to JP2023543892A priority Critical patent/JPWO2023027011A1/ja
Priority to CN202280056545.7A priority patent/CN117897966A/zh
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present invention relates to an imaging device and an imaging device.
  • This application claims priority based on Japanese Patent Application No. 2021-137590 filed on August 25, 2021, the contents of which are incorporated herein.
  • An imaging device has a signal processing circuit that processes pixel signals from a pixel block composed of a plurality of pixels (see Patent Document 1, for example).
  • An imaging device has a first pixel block having first pixels, a second pixel block having second pixels, and a third pixel block having third pixels, and a first substrate having a first pixel block, a second pixel block, and a third pixel block arranged in a column direction; and a first signal converting section for processing a signal from the first pixel.
  • a first signal junction portion for outputting a signal from the first pixel to the first signal conversion portion and joining the first substrate and the second substrate; and the second pixel to the second signal conversion section, and outputs signals from the second signal junction section that joins the first substrate and the second substrate, and the third pixel to the third signal conversion section and a third signal junction for bonding the first substrate and the second substrate, wherein the second pixel block is provided between the first pixel block and the third pixel block, The spacing between the first signal junction and the second signal junction is less than the spacing between the second signal junction and the third signal junction.
  • An imaging device includes the imaging device according to the first aspect.
  • FIG. 1 is an exploded perspective view showing an outline of an imaging device 400 according to one embodiment of the present invention
  • FIG. 2 is a plan view showing an example of a specific configuration of a pixel section 110
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a pixel 112
  • FIG. 3 is a diagram showing an example of a more specific configuration of a main circuit section 210
  • FIG. 3 is a plan view showing an example of a specific configuration of a signal processing block 220
  • FIG. FIG. 3 is a plan view showing an example of a plurality of signal processing blocks 220 according to an embodiment
  • FIG. 3 is a plan view showing details of an example of a plurality of signal processing blocks 220 according to an embodiment
  • FIG. 8 is a cross-sectional view taken along a cutting line A1-A1 in FIG. 7; 3 is a cross-sectional view showing an example of a bonding surface 300 between the first substrate 100 and the second substrate 200;
  • FIG. FIG. 4 is a schematic plan view showing an example of the arrangement of a first signal junction 310-1 and a first control junction 325-1; 4 is a schematic plan view showing an example of the configuration of an imaging device 400;
  • FIG. FIG. 3 is a diagram for explaining an example of a wiring method of the imaging element 400;
  • FIG. FIG. 3 is a diagram for explaining an example of a wiring method of the imaging element 400;
  • FIG. 2 is a block diagram showing a configuration example of an imaging device 500 according to an embodiment;
  • FIG. 10 is a plan view showing an example of a signal processing block 220 of an imaging device 401 according to a first modified example of one embodiment of the present invention
  • FIG. 16 is a cross-sectional view taken along a cutting line A2-A2 in FIG. 15
  • FIG. 11 is a plan view showing an example of a signal processing block 220 of an imaging device 402 according to a second modified example of one embodiment of the present invention
  • FIG. 18 is a cross-sectional view taken along a cutting line A3-A3 in FIG. 17
  • FIG. 11 is a plan view showing the arrangement of a plurality of first signal junctions 310-1 in an imaging device 403 according to a third modified example of one embodiment of the present invention
  • FIG. 4 is a plan view showing an example of the arrangement of a plurality of first signal junctions 310-1 when the first substrate 100 is displaced with respect to the second substrate 200;
  • FIG. 9 is a plan view showing another example of the arrangement of the plurality of first signal junctions 310-1 when the first substrate 100 is displaced with respect to the second substrate 200;
  • FIG. 9 is a plan view showing another example of the arrangement of the plurality of first signal junctions 310-1 when the first substrate 100 is displaced with respect to the second substrate 200;
  • FIG. 11 is a plan view showing another arrangement of the plurality of second signal pads 312-1 in the plurality of first signal junctions 310-1;
  • FIG. 14 is a plan view showing an example of a signal processing block 220 of an imaging device 404 according to a fourth modified example of one embodiment of the present invention
  • FIG. 21 is a plan view showing an example of a signal processing block 220 of an imaging device 405 according to a fifth modified example of one embodiment of the present invention
  • FIG. 21 is a plan view showing an example of a signal processing block 220 of an imaging element 406 according to a sixth modification of one embodiment of the present invention
  • FIG. 21 is a plan view showing an example of a signal processing block 220 of an imaging element 407 according to a seventh modified example of one embodiment of the present invention
  • FIG. 21 is a plan view showing an example of a signal processing block 220 of an image sensor 408 according to an eighth modification of one embodiment of the present invention
  • FIG. 20 is a schematic plan view showing an example of the arrangement of a first signal junction 310-1 and a first control junction 325-1 in an imaging device 409 according to a ninth modification of one embodiment of the present invention
  • the X-axis and the Y-axis are orthogonal to each other, and the Z-axis is orthogonal to the XY plane.
  • the XYZ axes constitute a right-handed system.
  • a direction parallel to the Z-axis (Z-axis direction) may be referred to as a stacking direction of the image sensor 400 .
  • the terms "upper” and “lower” are not limited to vertical directions in the direction of gravity. These terms refer only to relative directions in the Z-axis direction.
  • the arrangement in the X-axis direction is described as a "row” and the arrangement in the Y-axis direction is described as a "column,” but the matrix direction is not limited to this.
  • FIG. 1 is a diagram showing an overview of an imaging device 400 according to this embodiment.
  • the imaging element 400 images a subject.
  • the imaging device 400 generates image data of a captured subject.
  • the imaging device 400 includes a first substrate (pixel chip) 100 and a second substrate (signal processing chip) 200 . As shown in FIG. 1, the first substrate 100 is laminated on the second substrate 200 .
  • the first substrate 100 has a pixel section 110 .
  • the pixel section 110 has a plurality of pixels 112 .
  • the pixels 112 output pixel signals based on incident light.
  • the second substrate 200 has a main circuit section 210 and a peripheral circuit section 230 .
  • a pixel signal output from the first substrate 100 is input to the main circuit section 210 .
  • the main circuit section 210 processes input pixel signals.
  • the main circuit section 210 of this example is arranged at a position facing the pixel section 110 on the second substrate 200 .
  • the main circuit section 210 may output a control signal for controlling driving of the pixel section 110 to the pixel section 110 .
  • the peripheral circuit section 230 controls driving of the main circuit section 210 .
  • the peripheral circuit section 230 is arranged around the main circuit section 210 on the second substrate 200 .
  • the peripheral circuit section 230 may be electrically connected to the first substrate 100 to control driving of the pixel section 110 .
  • the peripheral circuit section 230 of this example is arranged along two sides of the second substrate 200, but the arrangement method of the peripheral circuit section 230 is not limited to this example.
  • the imaging device 400 may have a third substrate laminated on the first substrate 100 and the second substrate 200 .
  • the third board has a data processing section.
  • the data processing unit performs addition processing, thinning processing, and other image processing on signals output from the second substrate 200 .
  • the structure of the imaging device 400 may be of a backside illumination type or a front side illumination type.
  • FIG. 2 shows an example of a specific configuration of the pixel unit 110.
  • FIG. In this example, an enlarged view of a pixel section 110 and a pixel block 120 provided in the pixel section 110 is shown.
  • the pixel section 110 has a plurality of pixel groups 115 arranged side by side along the row direction (second direction) and the column direction (first direction).
  • the pixel unit 110 of this example has M ⁇ N (M and N are natural numbers) pixel blocks 120 . This example illustrates the case where M is equal to N, but M and N may be different. Note that the first direction may be the row direction and the second direction may be the column direction.
  • Pixel block 120 has at least one pixel 112 .
  • the pixel block 120 of this example has m ⁇ n (m and n are natural numbers) pixels 112 .
  • pixel block 120 has 16 ⁇ 16 pixels 112 .
  • the number of pixels 112 corresponding to the pixel block 120 is not limited to this. This example illustrates the case where m is equal to n, but m may be different from n.
  • a plurality of pixels 112 are arranged in rows and columns.
  • pixel block 120 has a plurality of pixels 112 connected to a common control line in the row direction.
  • each pixel 112 of pixel block 120 is connected to a common control line so as to be set to the same exposure time.
  • n pixels 112 arranged in the row direction are connected by a common control line.
  • one pixel block 120 may be set to a different exposure time than the other pixel block 120.
  • the plurality of pixels 112 in the m-th row of one pixel block 120 correspond to the plurality of pixels 112 in the m-th row of the other pixel block 120 .
  • the plurality of pixels 112 in the n-th row of one pixel block 120 are arranged in the n-th row of the other pixel block 120. They are commonly connected by a signal line different from the common signal line to which the plurality of pixels 112 are connected.
  • a pixel block 120 has one or more pixels 112 .
  • the pixel blocks 120 are arranged corresponding to the signal processing blocks 220 which will be described later. That is, one pixel block 120 is arranged for one signal processing block 220 .
  • m pixels 112 arranged along the column direction are connected to a common signal line.
  • one pixel block 120 is arranged for one signal processing block 220 .
  • Pixel block 120 has m ⁇ n pixels 112 .
  • pixel block 120 has 16 ⁇ 16 pixels 112 .
  • the number of pixels 112 corresponding to the pixel block 120 is not limited to this. That is, pixel block 120 may have one pixel 112 .
  • each pixel block 120 may be set to a different exposure time.
  • pixel block 120 has 2m ⁇ n pixels 112 .
  • pixel block 120 has 32 ⁇ 16 pixels 112 .
  • the number of pixels 112 corresponding to the pixel block 120 is not limited to this.
  • the pixel 112 has a photoelectric conversion function of converting light into charge.
  • the pixels 112 accumulate photoelectrically converted charges.
  • the m pixels 112 are arranged along the column direction and connected to a common signal line 122 .
  • the m pixels 112 are arranged in n columns in the row direction in the pixel block 120 .
  • the plurality of pixel blocks 120 includes a first pixel block 120-1, a second pixel block 120-2 and a third pixel block 120-3.
  • the first pixel block 120 - 1 has a plurality of first pixels, which are m ⁇ n pixels 112 .
  • Second pixel block 120 - 2 has a plurality of second pixels, which are m ⁇ n pixels 112 .
  • Third pixel block 120 - 3 has a plurality of third pixels, which are m ⁇ n pixels 112 .
  • the first pixel block 120-1, the second pixel block 120-2, and the third pixel block 120-3 are arranged in this order in the column direction. That is, the second pixel block 120-2 is provided between the first pixel block 120-1 and the third pixel block 120-3.
  • FIG. 3 shows an example of the circuit configuration of the pixel 112.
  • the pixel 112 includes a photoelectric conversion unit 104 , a transfer unit 123 , a discharge unit 124 , a reset unit 126 and a pixel output unit 127 .
  • the pixel output section 127 has an amplification section 128 and a selection section 129 .
  • the transfer section 123, the discharge section 124, the reset section 126, the amplification section 128, and the selection section 129 are described as N-channel FETs, but the type of transistor is not limited to this.
  • the photoelectric conversion unit 104 has a photoelectric conversion function of converting light into charge.
  • the photoelectric conversion unit 104 accumulates photoelectrically converted charges.
  • the photoelectric conversion unit 104 is composed of, for example, a photodiode.
  • the transfer unit 123 transfers the electric charge of the photoelectric conversion unit 104 to the storage unit 125 .
  • the transfer unit 123 controls electrical connection between the photoelectric conversion unit 104 and the storage unit 125 .
  • the transfer unit 123 is configured by, for example, a transistor.
  • the transfer unit 123 may be an element that forms part of a transistor that has a gate terminal, a part of the photoelectric conversion unit 104 as a source terminal, and a part of the storage unit 125 as a drain terminal.
  • a gate terminal of the transfer unit 123 is connected to a transfer control line 143 for inputting a transfer control signal ⁇ TX.
  • the transfer control line 143 will be described later.
  • the discharge unit 124 controls the connection between the photoelectric conversion unit 104 and the power supply wiring, and discharges the charges accumulated in the photoelectric conversion unit 104 to the power supply wiring supplied with the power supply voltage VDD.
  • a gate terminal of discharge unit 124 is connected to a discharge control line for inputting discharge control signal ⁇ PDRST.
  • the discharge unit 124 discharges the charge of the photoelectric conversion unit 104 to the power wiring to which the power supply voltage VDD is supplied, the electric charge may be discharged to the power wiring to which the power supply voltage different from the power supply voltage VDD is supplied. good.
  • the charge from the photoelectric conversion unit 104 is transferred to the storage unit 125 by the transfer unit 123 .
  • the accumulation unit 125 is composed of, for example, a floating diffusion (FD).
  • the reset unit 126 controls the connection between the storage unit 125 and the power supply wiring, and resets the potential of the photoelectric conversion unit 104 to the power supply voltage VDD, which is the reference potential.
  • the reset unit 126 controls electrical connection between the storage unit 125 and power wiring.
  • Reset unit 126 is configured by, for example, a transistor.
  • the reset unit 126 may be an element forming part of a transistor having a gate terminal, a part of the storage part 125 as a source terminal, and a part of the diffusion region connected to the power supply line as a drain terminal. .
  • a gate terminal of the reset section 126 is connected to a reset control line 144 for inputting a reset control signal ⁇ RST.
  • the reset control line 144 will be described later.
  • the pixel output section 127 outputs a signal based on the potential of the accumulation section 125 to the signal line 122 .
  • the pixel output section 127 has an amplification section 128 and a selection section 129 .
  • the amplifying section 128 and the selecting section 129 are each composed of a transistor.
  • the amplifying unit 128 has a gate terminal connected to the storage unit 125 , a drain terminal connected to a power supply line supplied with the power supply voltage VDD, and a source terminal connected to the drain terminal of the selection unit 129 .
  • the selection unit 129 controls electrical connections between the pixels 112 and the signal lines 122 .
  • a pixel signal is output from the pixel 112 to the signal line 122 .
  • the selection unit 129 may be an element forming part of a transistor having a gate terminal, a part of the amplification part 128 as a source terminal, and a part of the diffusion region connected to the signal line 122 as a drain terminal. good.
  • a gate terminal of the selection section 129 is connected to a selection control line 145 extending over a plurality of pixel blocks 120 for inputting a selection control signal ⁇ SEL.
  • a source terminal of the selector 129 is connected to the load current source 121 .
  • the load current source 121 is connected to the signal line 122 and supplies current for reading pixel signals from the pixels 112 . Thereby, the operation of the amplifier 128 can be stabilized. Also, the load current source 121 is connected to the signal line 122 .
  • the load current source 121 may be provided on the first semiconductor substrate 100 or may be provided on the second semiconductor substrate 200 . Also, the storage unit 125 and the pixel output unit 127 may be shared with other pixels 112 . Further, the pixel 112 may be configured with a plurality of photoelectric conversion units 104 and transfer units 123 .
  • FIG. 4 shows an example of a more specific configuration of the main circuit section 210.
  • FIG. In this example, an enlarged view of a main circuit section 210 and a signal processing block 220 provided in the main circuit section 210 is shown.
  • the main circuit section 210 has signal processing blocks 220 arranged along the row direction and the column direction.
  • the main circuit section 210 of this example has M ⁇ N signal processing blocks 220 .
  • the main circuit section 210 has a signal processing block 220 directly below the pixel block 120 .
  • One pixel block 120 and one signal processing block 220 have substantially the same shape and size.
  • the main circuit section 210 has one signal processing block 220 for one pixel block 120 .
  • the signal processing block 220 is positioned directly below the pixel block 120 in the stacking direction.
  • a signal processing block 220 located immediately below the pixel block 120 is electrically connected to the pixel block 120 immediately above in the stacking direction by local control lines such as the transfer control line 143 and the discharge control line.
  • the pixel block 120 outputs pixel signals via signal lines 122 to the signal processing block 220 immediately below.
  • the signal processing blocks 220 are arranged at positions corresponding to the pixel blocks 120, respectively.
  • the signal processing block 220 controls driving of the corresponding pixel block 120 .
  • signal processing block 220 controls the exposure time of pixel block 120 .
  • the signal processing block 220 may control exposure time for each pixel block 120 .
  • the signal processing block 220 has a processing circuit such as an AD converter, and processes the signal output from the pixel block 120 .
  • the signal processing block 220 converts the analog pixel signal output from the corresponding pixel block 120 into a digital signal.
  • the signal processing block 220 of this example includes an exposure control section 10 , a pixel driving section 20 and a signal processing section 25 .
  • the exposure control unit 10 controls exposure of multiple pixels 112 .
  • the exposure controller 10 generates a signal for controlling the exposure time of the pixels 112 .
  • the exposure control unit 10 controls the exposure time for each pixel block 120 by adjusting at least one of the start timing and end timing of exposure.
  • the exposure control unit 10 of this example is provided extending in the row direction.
  • the pixel driver 20 is bonded to the first substrate 100 and drives the pixels 112 .
  • the pixel driving section 20 selects and drives an arbitrary pixel 112 from the plurality of pixels 112 .
  • the pixel driving section 20 of this example is provided extending in the column direction. Accordingly, the pixel drive section 20 is arranged at a position corresponding to the m pixels 112 arranged in the column direction.
  • the exposure control section 10 and the pixel driving section 20 are arranged in an L shape, with the pixel driving section 20 extending in the column direction and the exposure control section 10 extending in the row direction.
  • the signal processing section 25 includes a signal input section 30 , a plurality of signal conversion sections 40 and a signal output section 50 .
  • the signal input unit 30 bonds the first substrate 100 and the second substrate 200 together.
  • the signal input unit 30 inputs pixel signals input from the first substrate 100 to the plurality of signal conversion units 40 .
  • the signal input unit 30 is provided corresponding to the n pixels 112 arranged in the row direction, and inputs pixel signals to the plurality of signal conversion units 40 for each column.
  • the signal converter 40 includes an ADC (Analog-to-Digital Converter).
  • the n signal converters 40 are provided corresponding to the n pixels 112 .
  • the plurality of signal conversion units 40 digitally convert (process) analog signals (signals) from the pixels 112 output by the pixel unit 110 .
  • the plurality of signal converters 40 of this example convert analog pixel signals into digital signals.
  • Each signal converter 40 sequentially digitally converts analog signals from m pixels 112 arranged in the column direction.
  • the plurality of signal converters 40 parallel-digital-converts the analog signals from the pixels 112 arranged in n columns in the row direction.
  • the signal processing block 220 may include one signal conversion section 40 .
  • the signal output unit 50 receives digital signals from the plurality of signal conversion units 40 .
  • the signal output section 50 temporarily stores the digital signal.
  • the signal output unit 50 may have a latch circuit for storing digital signals.
  • the signal output section 50 is provided between the signal conversion section 40 and the exposure control section 10 in the column direction, and outputs a digital signal.
  • the signal output section 50 of this example outputs a digital signal to the outside of the main circuit section 210 .
  • the signal output section 50 extends in the row direction and is provided adjacent to the signal conversion section 40 and the exposure control section 10 .
  • the image sensor 400 of this example has a function of reading pixel signals in parallel by means of the signal processing block 220 provided for each pixel block 120 . Since the imaging device 400 can set the exposure time for each pixel block 120 according to the intensity of incident light, the dynamic range can be expanded.
  • FIG. 5 shows an example of a specific configuration of the signal processing block 220.
  • the signal conversion section 40 of this example includes a comparator 42 and a storage section 44 .
  • the signal processing block 220 of this example includes a local control section 12 and a level shift section 14 that constitute the exposure control section 10 .
  • the comparator 42 is provided extending in the column direction. The n comparators 42 are arranged in the row direction. One comparator 42 is provided for m pixels 112 . The comparator 42 sequentially reads the pixel signals of the m pixels 112 and converts them into digital signals.
  • the storage unit 44 temporarily stores the digital signal from the comparator 42 .
  • the storage unit 44 of this example is provided on the negative side of the Y-axis direction with respect to the comparator 42 in the signal conversion unit 40 .
  • the storage unit 44 has a latch circuit.
  • the storage unit 44 may have a memory configured by an SRAM or the like.
  • the local control unit 12 outputs control signals for controlling operations of the transfer unit 123 and the ejection unit 124 .
  • the local controller 12 locally controls either the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2.
  • local control refers to controlling driving for each pixel block 120 .
  • the local control unit 12 performs local control using the second transfer control signal ⁇ TX2.
  • the local control unit 12 is provided extending in the row direction.
  • the local control section 12 is provided between the level shift section 14 and the signal output section 50 .
  • the level shifter 14 converts the voltage level of the control signal output by the local controller 12 and outputs it.
  • the level shifter 14 is provided extending in the row direction.
  • the level shifter 14 is provided closer to the outer periphery of the signal processing block 220 than the local controller 12 is.
  • the positive end in the X-axis direction and the negative end in the Y-axis direction of the level shifter 14 are located on the outermost side of the signal processing block 220 .
  • the negative end of the level shift section 14 in the X-axis direction is in contact with the pixel drive section 20 .
  • the level shift section 14 and the pixel driving section 20 handle signals after level shifting.
  • the local controller 12 , the level shifter 14 and the pixel driver 20 handle pixel signals output from the first substrate 100 .
  • FIG. 6 shows an example of a plurality of signal processing blocks 220 according to the embodiment.
  • the plurality of signal processing blocks 220 in this example are arranged so that adjacent blocks are reversed.
  • the figure illustrates twelve signal processing blocks 220 out of the plurality of signal processing blocks 220 provided in the main circuit section 210 .
  • the reverse arrangement means that the regions in which each component of the signal processing block 220 (for example, the exposure control unit 10, the pixel driving unit 20, and the signal processing unit 25) are formed are symmetrical with respect to the boundary line between the blocks. Indicates that the In other words, even the circuits of each component of the signal processing block 220 do not have to be reversed. Further, the readout order of each pixel of the signal processing block 220 is not limited to being reversed.
  • Three signal processing blocks 220 arranged side by side in the Y-axis direction at the negative end in the X-axis direction among the 12 signal processing blocks 220 will be described below.
  • the three signal processing blocks 220 arranged side by side in the Y-axis direction at the end on the negative side in the X-axis direction are arranged as first signal processing blocks 220-1 to 220-1.
  • the third signal processing block 220-3 any three signal processing blocks 220 arranged in the Y-axis direction can be referred to as the first to third signal processing blocks.
  • the three signal processing blocks 220 have a first signal processing block 220-1, a second signal processing block 220-2, and a third signal processing block 220-3. 7 and FIGS. 15, 17, and 24 to 28, which will be described later, focus on the configuration of the signal processing block 220 (signal processing unit 25).
  • the pixels 112 whose signals are processed by the first signal processing block 220-1, the second signal processing block 220-2, and the third signal processing block 220-3 are referred to as the plurality of first pixels.
  • the first signal processing block 220-1 has a plurality of first signal converters 40-1 that process signals from a plurality of first pixels.
  • the plurality of first signal converters 40-1 are arranged side by side in the row direction.
  • the second signal processing block 220-2 has a plurality of second signal converters 40-2 that process signals from a plurality of second pixels.
  • the third signal processing block 220-3 has a plurality of third signal converters 40-3 that process signals from a plurality of third pixels.
  • the signal processing blocks 220-1, 220-2 and 220-3 may each have one signal converter 40-1, 40-2 and 40-3.
  • the first substrate 100 and the second substrate 200 have semiconductor layers 151 and 241 and wiring layers 152 and 242, respectively.
  • the pixel portion 110 is mainly formed on the semiconductor layer 151 .
  • the main circuit section 210 is mainly formed on the semiconductor layer 241 .
  • the semiconductor layer 151 of the first substrate 100 is located on the opposite side of the second substrate 200 across the wiring layer 152 of the first substrate 100 in the Z-axis direction.
  • the semiconductor layer 241 of the second substrate 200 is located on the opposite side of the first substrate 100 across the wiring layer 242 of the second substrate 200 in the Z-axis direction.
  • the wiring layer 152 of the first substrate 100 is between the semiconductor layer 151 of the first substrate 100 and the wiring layer 242 of the second substrate 200 .
  • the wiring layer 242 of the second substrate 200 is between the wiring layer 152 of the first substrate 100 and the semiconductor layer 241 of the second substrate 200 .
  • the first substrate 100 and the second substrate 200 are bonded together at the bonding surface 300 .
  • the semiconductor layer 151 of the first substrate 100, the wiring layer 152 of the first substrate 100, the wiring layer 242 of the second substrate 200, and the semiconductor layer 241 of the second substrate 200 are laminated in the above order.
  • the imaging device 400 has microlenses 113 and color filters. A microlens 113 and a color filter are provided for each pixel 112 .
  • the photoelectric conversion unit 104 in each pixel 112 receives light that has passed through the microlens 113 and the color filter.
  • a surface of the photoelectric conversion unit 104 functions as a light receiving surface 112 a of the pixel 112 .
  • the direction perpendicular to the light receiving surface 112a and the direction along the optical axis of the microlens 113 are the direction along the Z axis (stacking direction).
  • the bonding at the bonding surface 300 between the first substrate 100 and the second substrate 200 will be described below. In particular, bonding of the first to third pixel blocks on the first substrate 100 and the first to third signal processing blocks on the second substrate 200 will be described.
  • the imaging device 400 of this example has a plurality of joints 305 on the joint surface 300 .
  • the bonding portion 305 bonds the first substrate 100 and the second substrate 200 together.
  • the joint portion 305 is a joint portion for inputting the pixel signal from the first substrate 100 to the signal conversion portion 40 of the second substrate 200 .
  • the imaging element 400 includes, as the plurality of junctions 305, a plurality of first signal junctions 310-1, a plurality of second signal junctions 310-2, and a plurality of third signal junctions 310-3. have.
  • the imaging element 400 includes, as the plurality of junctions 305, a plurality of first reference potential junctions 315-1, a plurality of second reference potential junctions 315-2, and a plurality of third reference potential junctions 315-1. 3 and .
  • the joints 310-1, 310-2, 310-3, 315-1, 315-2, 315-3 and the signal converter 40 are shown on the same page, but in reality , as shown in FIG. 8, the positions in the Z direction are different.
  • the signal junctions 310-1, 310-2, and 310-3 are referred to regardless of the signal processing block 220, they are referred to as the signal junction 310, and regardless of the signal processing block 220, the reference potential junctions 315-1, When referring to 315-2 and 315-3, they are referred to as reference potential junctions 315.
  • FIG. The signal junction section 310 outputs the signal from each pixel 112 to the signal conversion section 40 via the signal input section 30 .
  • Reference potential junction 315 is used for the reference potential of signal processing block 220 .
  • the reference potential is, for example, ground voltage.
  • first signal junction 310-1, the second signal junction 310-2, and the third signal junction 310-3 are arranged in this order in the column direction.
  • the first signal junction section 310-1 outputs the signal from the first pixel to the first signal conversion section 40-1.
  • first signal junction 310-1, reference potential junctions 315-1 and 315-2, second signal junction 310-2, third signal junction 310-3 and the third reference potential junction 315-3 are arranged in this order in the column direction.
  • the first signal junction 310-1, the reference potential junctions 315-1 and 315-2, and the second signal junction 310-2 are arranged side by side in the column direction.
  • the first signal converter 40-1, the first signal junction 310-1, the reference potential junctions 315-1 and 315-2, the second signal junction 310-2, the second The signal conversion section 40-2, the third signal conversion section 40-3, the third signal junction section 310-3, and the third reference potential junction section 315-3 are arranged in this order in the column direction. 7, the signal output section 50, the local control section 12, and the level shift section 14 are omitted between the second signal conversion section 40-2 and the third signal conversion section 40-3.
  • the first signal junction 310-1 has a first signal pad (first pad) 311-1 and a second signal pad (second pad) 312-1.
  • a first signal pad (first pad) 311-1 and a second signal pad (second pad) 312-1 are electrically connected.
  • the first signal pad 311-1 and the second signal pad 312-1 are made of conductive metal such as copper or copper alloy.
  • the first signal pad 311-1 and the second signal pad 312-1 are each rectangular in plan view.
  • the first signal pad 311-1 is provided on the end surface (joint surface 300) of the first substrate 100 on the second substrate 200 side.
  • the second signal pad 312-1 is provided on the end surface (joint surface 300) of the second substrate 200 on the first substrate 100 side.
  • the first signal pad 311 - 1 is connected to the first pixel by the signal line 122 .
  • the second signal pad 312 - 1 is connected to the signal input section 30 by the signal line 122 .
  • the signal input section 30 outputs the signal from the first pixel to the first signal conversion section 40-1.
  • the second signal junction section 310-2 outputs the signal from the second pixel to the second signal conversion section 40-2.
  • the third signal junction section 310-3 outputs the signal from the third pixel to the third signal conversion section 40-3.
  • the second signal junction 310-2 and the third signal junction 310-3 are configured similarly to the first signal junction 310-1. As shown in FIG. 7, the distance L1 in the column direction between the first signal junction 310-1 and the second signal junction 310-2 is equal to that of the second signal junction 310-2 and the third signal junction 310-3. is narrower than the space L2 in the column direction. Furthermore, the distance in the column direction between the first reference potential junction 315-1 and the second reference potential junction 315-2 is the distance between the second reference potential junction 315-2 and the third reference potential junction 315-3. Narrower than column-wise spacing.
  • the first signal converter 40-1, the second signal converter 40-2, and the third signal converter 40-3 are arranged on the semiconductor layer 241 of the second substrate 200.
  • the pixel driver 20 is also arranged on the semiconductor layer 241 .
  • the first signal converter 40-1, the first signal junction 310-1, the second signal junction 310-2, and the second signal converter 40-2 are , the first signal conversion section 40-1, the first signal junction section 310-1, the second signal junction section 310-2, and the second signal conversion section 40-2 are arranged in this order in the Y direction. .
  • the first reference potential junction 315-1 is used for the reference potential of the first signal processing block 220-1.
  • the first reference potential junction 315-1 is configured similarly to the first signal junction 310-1.
  • the first reference potential junction 315-1 has a first reference potential pad 316-1 configured similarly to the first signal pad 311-1 and the second signal pad 312-1 of the first signal junction 310-1.
  • the first reference potential pad 316-1 and the second reference potential pad 317-1 are electrically connected.
  • the first reference potential pad 316-1 is connected by a reference potential line 140 to a reference potential pad provided on the surface of the first substrate 100 opposite to the second substrate 200.
  • the second reference potential pad 317-1 is connected by a reference potential line 140 to the GND port of the first signal converter 40-1 and the like.
  • the second reference potential junction 315-2 and the third reference potential junction 315-3 are used for reference potentials of the second signal processing block 220-2 and the third signal processing block 220-3, respectively.
  • the second reference potential junction 315-2 and the third reference potential junction 315-3 are configured similarly to the first reference potential junction 315-1.
  • the first signal junction 310-1, the second signal junction 310-2, and the third signal junction 310-3 respectively bond the first substrate 100 and the second substrate 200 together.
  • a first reference potential junction 315-1, a second reference potential junction 315-2, and a third reference potential junction 315-3 join the first substrate 100 and the second substrate 200, respectively.
  • reference junctions (bumps) 320 including junctions 310-1, 310-2, 310-3, 315-1, 315-2, and 315-3 are arranged on the junction surface 300 in row and A plurality of them are arranged in the column direction.
  • 9 shows the reference joint 320 corresponding to the range R1 in FIG.
  • the plurality of reference junctions 320 are arranged at positions corresponding to the plurality of pixels 112 .
  • FIG. 9 shows the first signal junction 310-1 and the first reference potential junction 315-1.
  • the reference junctions 320 connected to the first signal converter 40-1 etc. by the signal line 122 etc. are junctions 310-1, 310-2, 310-3 and 315-1.
  • the plurality of reference joints 320 are also arranged on the joint surface 300 at positions corresponding to the pixel drive section 20, the plurality of signal conversion sections 40, and the like.
  • the plurality of first signal junctions 310-1 corresponds to one first pixel 112- at the end on the first side in the column direction. 1 and at least partially overlap with the plurality of first pixels 112-1 arranged in the row direction.
  • a first signal line 122-1 that transmits a signal from the first pixel 112-1 is connected to the first signal junction 310-1.
  • the first signal line 122-1 is provided on the first substrate 100 and the second substrate 200, respectively.
  • the first signal junction 310-1 transmits the signal from the first pixel 112-1 to the signal input section 30 through the first signal junction 310-1.
  • a portion of the first signal line 122-1 provided on the first substrate 100 extends in the column direction.
  • the imaging device 400 of this example has a plurality of control joints 325 on the joint surface 300 .
  • the control junction 325 is a junction for transmitting control signals for controlling the pixels 112 of the pixel block 120 from the pixel driver 20 of the signal processing block 220 to the plurality of first pixels 112 .
  • the imaging device 400 of this example has a plurality of first control junctions 325-1 on the junction surface 300. As shown in FIG.
  • the first control junction 325-1 outputs control signals for controlling the plurality of first pixels 112-1 from the first signal processing block 220-1 to the plurality of first pixels 112-1 of the first pixel block 120-1.
  • a plurality of first control junctions 325-1 are configured similarly to the first signal junctions 310-1 and bond the first substrate 100 and the second substrate 200 together.
  • the plurality of first control junctions 325-1 is the junction surface 300 between the first substrate 100 and the second substrate 200, and is the pixel driving portion of the first signal processing block 220-1 when viewed in the Z-axis direction. 20.
  • control junction 325 when the control junction is referred to regardless of signal processing block 220, it will be referred to as control junction 325.
  • the first control junction 325-1 is connected to a first control line 130-1 that transmits a signal for controlling the first pixel 112-1.
  • the first control line 130-1 carries control signals from the pixel driver 20 to the first pixel 112-1 via the first control junction 325-1.
  • the first control line 130-1 extends in the row direction from the first control junction 325-1.
  • the plurality of first control junctions 325-1 at least partially overlaps one first pixel 112-1 at the end on the first side in the row direction.
  • the first pixels 112-1 are arranged side by side at positions at least partially overlapping the plurality of first pixels 112-1 arranged in the column direction.
  • junctions 310-1 and 325-1 are provided at positions corresponding to the first pixel 112-1 arranged at the end on the first side in the row direction and the end on the first side in the column direction. are placed.
  • the first signal processing block 220-1 has a first load current source 221-1.
  • the first load current source 221-1 is a current source used to read out the signals of the plurality of first pixels.
  • a first load current source 221-1 is connected to the first signal line 122-1 and supplied to the pixel 112-1 through the first signal junction 310-1. Therefore, in the first signal processing block 220-1, the load current source 221-1 is arranged at a position overlapping the first signal junction 310-1 when viewed in the Z-axis direction.
  • the second signal processing block 220-2 and the third signal processing block 220-3 are configured in the same manner as the first load current source 221-1, the second load current source 221-2 and the third load current source 221- 3.
  • FIG. 11 shows an example of the configuration of the imaging element 400. As shown in FIG. In this example, an example of the wiring method of the imaging element 400 is shown.
  • the first substrate 100 includes connection regions 132 provided at both ends of the pixel section 110 .
  • the second substrate 200 includes a connection region 232 and a global driver 234 provided in the peripheral circuit portion 230 .
  • the global driver 234 outputs a control signal for driving the pixels 112 to the connection region 232 .
  • the global driver 234 outputs the reset control signal ⁇ RST and the selection control signal ⁇ SEL as control signals.
  • the connection area 232 outputs the control signal from the global driver 234 to the connection area 132 .
  • connection region 232 is electrically connected to connection region 132, such as by a conductive via.
  • connection region 132 outputs a control signal to the pixel section 110 to control driving of the pixel section 110 .
  • the connection region 132 of this example outputs a control signal to the pixel section 110 through a transfer control line 143, a reset control line 144, and a selection control line 145 extending in the row direction. That is, the imaging device 400 of this example globally controls the pixel section 110 by the reset control signal ⁇ RST and the selection control signal ⁇ SEL.
  • the imaging device 400 of this example outputs control signals from the second substrate 200 to the first substrate 100 and then returns pixel signals from the pixel section 110 to the main circuit section 210 .
  • the imaging device 400 may have the global driver 234 arranged on the first substrate 100 .
  • FIG. 12 is a diagram for explaining an example of a wiring method for the imaging element 400.
  • FIG. The global drive section 234 of this example is provided in the peripheral circuit section 230 arranged on both sides of the main circuit section 210 .
  • the local control line 141-1 is connected to the first pixel block 120-1.
  • the local control line 141 of this example is connected to the gate terminals of the transfer section 123 and the discharge section 124 provided in the first pixel block 120-1.
  • the local control line 141-1 transmits the first transfer control signal ⁇ TX1 and the second transfer control signal ⁇ TX2 output from the first signal processing block 220-1 through the control junction 325 to the first pixel block 120-1. supply.
  • the local control line 141 - 1 may be provided corresponding to the pixel block 120 .
  • a common local control line 141-1 is connected to n pixels 112 arranged in the row direction.
  • the local control line 141-2 is connected to the second pixel block 120-2.
  • the local control line 141-2 of this example is connected to the gate terminals of the transfer section 123 and the discharge section 124 provided in the second pixel block 120-2.
  • the local control line 141-2 provides the first transfer control signal ⁇ TX1 and the second transfer control signal ⁇ TX2 output from the second signal processing block 220-2 through the control junction 325 to the second pixel block 120-2. supply.
  • the global driver 234 outputs a reset control signal ⁇ RST, a selection control signal ⁇ SEL, and a transfer selection control signal ⁇ TXSEL.
  • the global driver 234 is connected to reset control lines 144 and select control lines 145 that output signals to the respective pixel blocks 120 .
  • the global driver 234 supplies a reset control signal ⁇ RST to the multiple pixel blocks 120 via the reset control line 144 .
  • the global driver 234 supplies the selection control signal ⁇ SEL to the plurality of pixel blocks 120 via the selection control line 145 .
  • the global driver 234 supplies a transfer selection control signal ⁇ TXSEL to the plurality of signal processing blocks 220 via transfer selection control lines.
  • a transfer selection control signal ⁇ TXSEL is supplied from the global driver 234 to the signal processing block 220 in order to control the exposure time of each pixel block 120 .
  • the signal processing block 220 supplied with the transfer selection control signal ⁇ TXSEL outputs the transfer selection control signal ⁇ TXSEL to the corresponding pixel block 120 .
  • the pixel block 120 determines whether to input the transfer selection control signal ⁇ TXSEL to the pixels 112 as the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2. Accordingly, the input of the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2 to the pixel 112 is skipped.
  • the signal processing block 220 extends the exposure time by skipping the first transfer control signal ⁇ TX1 when the first transfer control signal ⁇ TX1 determines the end time of the exposure.
  • the exposure time of the pixel block 120 can be adjusted by the transfer selection control signal ⁇ TXSEL.
  • the second transfer control signal ⁇ TX2 determines the start time or end time of exposure.
  • a transfer control line 143 is provided in common to a plurality of pixel blocks 120 .
  • the transfer control lines 143 of this example are wired across the first substrate 100 in the row direction.
  • the transfer control lines 143 may be wired across the first substrate 100 in the column direction.
  • the reset control line 144 and the selection control line 145 are commonly provided for the plurality of pixel blocks 120 .
  • the transfer control line 143 is connected to gate terminals of the reset section 126 and the selection section 129 of the pixel block 120 to supply the reset control signal ⁇ RST and the selection control signal ⁇ SEL. Also, the transfer control line 143 is connected to each of the plurality of signal processing blocks 220 and supplies the transfer selection control signal ⁇ TXSEL to the exposure control section 10 .
  • FIG. 13 is a diagram for explaining an example of a wiring method for the imaging element 400. As shown in FIG. In this example, wiring for inputting pixel signals from the pixels 112 to the signal processing block 220 is shown.
  • the ground wiring GND is set to a predetermined reference potential VGND.
  • the ground wiring GND of this example is laid across the pixel chip 100 in the row direction.
  • the ground wiring GND is connected to the signal input section 30 of the signal processing block 220 via the reference potential junction section 315 .
  • the signal input section 30 is connected to the output wiring for the voltage VPOUT and the power supply wiring for the voltage VDD via the signal junction section 310 .
  • the signal input section 30 is connected to a ground wiring GND set to a reference potential VGND.
  • the signal input section 30 outputs the pixel signal to the comparator 42 provided correspondingly. For example, n comparators 42 are provided in the row direction.
  • FIG. 14 is a block diagram showing a configuration example of the imaging device 500 according to the embodiment.
  • the imaging apparatus 500 includes an imaging device 400, a system control unit 501, a driving unit 502, a photometry unit 503, a work memory 504, a recording unit 505, a display unit 506, a driving unit 514, and an imaging lens 520. Prepare.
  • the photographing lens 520 guides subject light beams incident along the optical axis OA to the image sensor 400 .
  • the photographing lens 520 is composed of a plurality of optical lens groups, and forms an image of subject light flux from a scene in the vicinity of its focal plane.
  • the imaging lens 520 may be an interchangeable lens that can be attached to and detached from the imaging device 500 . Note that FIG. 13 represents the imaging lens 520 by a single virtual lens arranged in the vicinity of the pupil.
  • the drive unit 514 drives the photographing lens 520 .
  • the drive unit 514 moves the optical lens group of the taking lens 520 to change the focus position.
  • the driving unit 514 may drive the iris diaphragm in the photographing lens 520 to control the light amount of the subject light flux incident on the imaging device 400 .
  • the drive unit 502 has a control circuit that executes charge accumulation control such as timing control and area control of the imaging element 400 according to instructions from the system control unit 501 . Further, the operation unit 508 receives instructions from the photographer using a release button or the like.
  • the imaging device 400 transfers the pixel signal to the image processing section 511 of the system control section 501 .
  • the image processing unit 511 generates image data by performing various image processing using the work memory 504 as a workspace. For example, when generating image data in the JPEG file format, compression processing is executed after a color video signal is generated from the signal obtained in the Bayer array.
  • the generated image data is recorded in the recording unit 505, converted into a display signal, and displayed on the display unit 506 for a preset time.
  • the photometry unit 503 detects the luminance distribution of the scene prior to a series of shooting sequences for generating image data.
  • the photometry unit 503 includes, for example, an AE sensor with approximately one million pixels.
  • a calculation unit 512 of the system control unit 501 receives the output of the photometry unit 503 and calculates the brightness for each area of the scene.
  • the calculation unit 512 determines the shutter speed, aperture value, and ISO sensitivity according to the calculated luminance distribution.
  • the photometry unit 503 may also be used by the image sensor 400 . Note that the calculation unit 512 also executes various calculations for operating the imaging device 500 .
  • the drive unit 502 may be partially or wholly mounted on the imaging device 400 .
  • a part of the system control unit 501 may be mounted on the imaging device 400 .
  • the distance L1 between the first signal junction 310-1 and the second signal junction 310-2 is the distance between the second signal junction 310-2 and the third signal junction 310-2. It is narrower than the interval L2 with the joint 310-3. Therefore, the signal lines connected to the first signal junction 310-1 and the second signal junction 310-2 are connected to the signal lines connected to the second signal junction 310-2 and the third signal junction 310-3.
  • the circuit area required in the column direction can be reduced by, for example, concentrating the signal lines in a narrow range in the column direction.
  • the imaging element 400 can be miniaturized.
  • the first signal converter 40-1, the first signal junction 310-1, the second signal junction 310-2, and the second signal converter 40-2 are arranged in this order. Therefore, the first signal processing block 220-1 and the second signal processing block 220-2 can be reversed (plane-symmetrically arranged) with respect to the reference plane orthogonal to the column direction. This can further improve the layout efficiency of the signal processing blocks 220-1 and 220-2.
  • identical configurations are arranged adjacently.
  • Each component of signal processing block 220 is formed in a well region provided in a semiconductor substrate. The well regions are separated according to the signals to be handled.
  • the well regions are separated depending on whether the power supply used is a digital power supply or an analog power supply. Further, even when the same analog power supply is used, the signal conversion section 40 may be separated from areas using other analog power supplies from the viewpoint of noise. Separation of well regions requires well isolation regions spaced according to manufacturing process rules.
  • the pixel current source 221, which is an analog power supply, and the storage section 44 and signal output section 50, which require a digital power supply, can be arranged separately by an inverted arrangement.
  • the intervals according to the manufacturing process rule can be obtained.
  • well isolation region can be omitted.
  • the signal processing block 220 of this embodiment separates well regions for forming the level shifter 14 and the pixel driver 20 from other well regions.
  • the level shifter 14 and the pixel driver 20 can share the well region of the level shifter 14 and the pixel driver 20 by being provided in an L shape. By sharing the well region, the well isolation region can be omitted, thereby improving layout efficiency. Furthermore, the signal lines for transmitting analog signals and the signal lines for transmitting digital signals can be physically separated. As a result, it is possible to reduce the influence of noise that the digital signal has on the analog signal.
  • the signal input section 30 to which analog signals are input and the signal output section 50 to output digital signals are physically separated by an inverted arrangement. By gathering the signal lines connected to the first signal junction 310-1 and the second signal junction 310-2 so that the signal input unit 30 and the signal output unit 50 can be physically separated, analog signals can be obtained. It is possible to reduce the influence of noise given by digital signals.
  • the first signal processing block 220-1 has a plurality of first signal converters 40-1 arranged in the row direction. Therefore, the signals from the plurality of first pixels 112-1 can be processed in a shorter time by the plurality of first signal converters 40-1.
  • the first pixel block 120-1 has a plurality of first pixels 112-1. Therefore, in the first pixel block 120-1, more signals can be output by the plurality of first pixels 112-1.
  • the imaging device 500 can be configured using the imaging element 400 with improved layout efficiency.
  • the imaging device 400 may not include the reference potential junctions 315-1, 315-2, and 315-3. In this case, only the signal junctions 310-1, 310-2, 310-3 are provided side by side in the column direction.
  • the configuration of the imaging element 400 of this embodiment can be modified in various ways as described below.
  • the first reference potential junction 315-1 and the second reference potential junction 315-2 may be integrated as a potential junction 330 .
  • the reference potential junction 330 is configured similarly to the first reference potential junction 315-1.
  • the reference potential junction 330 is used for the reference potential of the first signal processing block 220-1 and the reference potential of the second signal processing block 220-2.
  • the reference potential junction 330 joins the first substrate 100 and the second substrate 200 .
  • the well region of the reference potential junction 330 can be made smaller. Therefore, the imaging element 401 can be made smaller in the column direction, and the circuit area of the imaging element 401 can be reduced.
  • An imaging element 402 of a second modified example shown in FIGS. 17 and 18 will be described.
  • one of the pair of first signal conversion units 40-1 adjacent in the row direction is called a first signal conversion unit 40-1-1
  • the other first signal conversion unit 40-1-1 is called a first signal conversion unit 40-1-1.
  • the 1-signal converter 40-1 is referred to as a first signal converter 40-1-2.
  • one second signal conversion unit 40-2 is referred to as a second signal conversion unit 40-2-1
  • the other second signal conversion unit 40-2-1 The converting section 40-2 is called a second signal converting section 40-2-2.
  • the first signal junction 310-1 for the first signal converter 40-1-1 is referred to as the first signal junction 310-1-1, and the second signal junction for the second signal converter 40-2-1.
  • Section 310-2 is referred to as a second signal junction section 310-2-1.
  • the reference potential junction 330 shared by the first signal converter 40-1-1 and the second signal converter 40-2-1 is referred to as a reference potential junction 330-1.
  • the first signal junction 310-1 for the first signal converter 40-1-2 is referred to as the first signal junction 310-1-2
  • the second signal junction for the second signal converter 40-2-2 is referred to as a second signal junction section 310-2-2.
  • the reference potential junction 330 shared by the first signal converter 40-1-2 and the second signal converter 40-2-2 is referred to as a reference potential junction 330-2.
  • the plurality of first signal junctions 310-1-1, the plurality of second signal junctions 310-2-1, and the plurality of reference potential junctions 330-1 are spaced apart from each other in the row direction.
  • the plurality of first signal junctions 310-1-2, the plurality of second signal junctions 310-2-2, and the plurality of reference potential junctions 330-2 are spaced apart from each other in the row direction.
  • a plurality of junctions 310-1-1, 310-2-1, 330-1 for the signal converters 40-1-1, 40-2-1 and the signal converters 40-1-2, 40-2- 2 are displaced in the column direction (so as not to overlap in the column direction). More specifically, for example, the plurality of first signal junctions 310-1-1 and the plurality of first signal junctions 310-1-2 are arranged with their positions shifted in the column direction.
  • the signal converters 40-1, 40-2 and the joints 310-1, 310-2, 330 are formed in different layers in the Z-axis direction. Therefore, even if the signal converters 40-1, 40-2 and the joints 310-1, 310-2, 330 appear to interfere with each other in the plan view of FIG. do not interfere. It is sufficient that the structures do not interfere with each other in the signal converters 40-1 and 40-2 and the structures in the joints 310-1, 310-2 and 330 do not interfere with each other.
  • the first signal junction 310-1-1 and the plurality of first signal junctions 310-1-2 are shifted in the column direction. are placed. Therefore, the first signal pad 311-1 and the second signal pad 312-1 forming the signal junctions 310-1-1 and 310-1-2 can be made wide in the row direction. Therefore, even if the first signal pad 311-1 is shifted in the row direction with respect to the second signal pad 312-1 when the substrates 100 and 200 are stacked, the two pads 311-1 and 312-1 face each other. The part to be done is easy to remain. Therefore, both pads 311-1 and 312-1 can be reliably connected by the first signal connection member, and the bonding yield of both pads 311-1 and 312-1 can be improved.
  • the imaging element 402 of the second modified example has one first signal junction section 310-1-1 for the first signal conversion section 40-1-1, and the second signal conversion section 40-2- For one use, it is sufficient to have one second signal junction 310-2-1.
  • One reference potential junction 330-1 may be provided for both the first signal conversion section 40-1-1 and the second signal conversion section 40-2-1. The same is true for the first signal junction 310-1-2, the second signal junction 310-2-2, and the reference potential junction 330-2.
  • the arrangement of the plurality of first signal junctions 310-1 is different from that of the imaging device 402 of the second modified example.
  • the plurality of first signal pads 311-1 are spaced apart from each other on a reference line M1 extending in the row direction.
  • the plurality of second signal pads 312-1 are spaced apart from each other in the row direction.
  • the plurality of second signal pads 312-1 are arranged such that any one of the plurality of first signal pads 311-1 and the other second signal pad 312-1 are , are shifted in the column direction by less than the length of the first signal pad 311-1 in the column direction.
  • a pair of second signal pads 312-1 adjacent in the row direction is the length of the first signal pad 311-1 in the column direction. are arranged in a staggered manner in the column direction. That is, the first signal pad 311-1 is likely to come into contact with at least one of the pair of second signal pads 312-1 adjacent in the row direction.
  • the plurality of first signal pads 311-1 are gradually arranged on the second side opposite to the first side in the column direction toward the second side opposite to the first side in the row direction. It is arranged so as to be inclined with respect to the row direction.
  • the imaging element 403 of the third modification configured as described above, for example, when the second substrate 200 is not displaced from the first substrate 100 in the row direction and the column direction, as shown in FIG. Assume that the plurality of first signal pads 311 - 1 of the first substrate 100 are bonded to the plurality of second signal pads 312 - 1 of the second substrate 200 . From the state shown in FIG. 19, for example, as shown in FIG. , and part of the plurality of first signal pads 311-1.
  • the imaging element 403 of the third modification configured as described above, even if the first substrate 100 is displaced in the column direction with respect to the second substrate 200, the plurality of second signal pads 312-1 and the plurality of first signal pads 312-1 The signal pad 311-1 can be more reliably connected.
  • the positions in the column direction of the plurality of first signal pads 311-1 may be equal to each other.
  • a plurality of second signal pads 312-1 may be arranged.
  • some of the plurality of second signal pads 312-1 are arranged obliquely with respect to the row direction so as to gradually move toward the second side in the column direction toward the second side in the row direction.
  • It is The rest of the plurality of second signal pads 312-1 are arranged at an angle with respect to the row direction so as to gradually move toward the first side in the column direction toward the second side in the row direction.
  • the first pad is the first signal pad 311-1
  • the second pad is the second signal pad 312-1.
  • the first pad may be the second signal pad 312-1 and the second pad may be the first signal pad 311-1.
  • one reference potential junction section 330 is arranged for a plurality of first signal conversion sections 40-1 adjacent in the row direction. More specifically, in the imaging device 404, one reference potential junction 330 is arranged for each pair of first signal conversion sections 40-1 and each pair of second signal conversion sections 40-2 adjacent in the row direction. ing.
  • the reference potential junction section 330 is arranged between the signal conversion sections 40-1 and 40-2 arranged at the end on the first side in the row direction of the pair of first signal conversion sections 40-1.
  • the reference potential junction 330 is arranged between the odd-numbered (hereinafter simply referred to as odd-numbered) signal converters 40-1 and 40-2 counted from the first end in the row direction. That is, the reference potential junctions 330 are arranged every other pair of the signal converters 40-1 and 40-2.
  • the imaging device 404 has a plurality of first signal junction sections 310-1 for the even-numbered (hereinafter simply referred to as even-numbered) first signal converters 40-1 counted from the end on the first side in the row direction. and a plurality of second signal junction sections 310-2 for even-numbered second signal conversion sections 40-2.
  • the plurality of first signal junctions 310-1 are spaced from each other in the column direction, and the plurality of second signal junctions 310-2 are spaced from each other in the column direction.
  • the even-numbered signal converters 40-1 and 40-2 are connected to the reference potential junction 330 via wiring (not shown).
  • one reference potential junction section 330 is arranged for a pair of signal conversion sections 40-1 and 40-2 adjacent in the row direction. For this reason, it is possible to secure a space for arranging a plurality of signal joining units 310-1 and 310-2, for example, between the signal conversion units 40-1 and 40-2.
  • a plurality of signal junctions 310-1 and 310-2 are arranged between pairs of even-numbered signal converters 40-1 and 40-2 in which no reference potential junction 330 is arranged.
  • both pads 311-1 and 312-1 can be reliably connected by the signal connection member, and the bonding yield of both pads 311-1 and 312-1 can be improved. Further, by arranging the reference potential junctions 330 at equal intervals in the row direction, the impedances of the wirings connected to the reference potential junctions 330 can be made equal to each other.
  • the reference potential junction 330 may be arranged between the even-numbered signal converters 40-1 and 40-2.
  • a reference potential junction 330 may be arranged every two or more pairs of the signal converters 40-1 and 40-2.
  • a reference A potential junction 330 is arranged in the image sensor 406 of the sixth modification shown in FIG. 26, a reference A potential junction 330 is arranged. More specifically, the reference potential junction 330 is arranged between the pair of the signal converters 40-1 and 40-2 at the end on the first side in the row direction. A plurality of first signal junctions 310-1 and a plurality of second signal junctions 310-2 are respectively arranged between the signal converters 40-1 and 40-2 where the reference potential junction 330 is not arranged. .
  • the image pickup device 404 of the fourth modification and the A similar effect can be obtained.
  • the position of the pair of signal converters 40-1 and 40-2 between which reference potential junction 330 is not arranged is not particularly limited.
  • the reference potential junction 330 is the first signal converter 40- It is placed at a position that does not overlap with 1.
  • the reference potential junction portion 330 is arranged at a position overlapping the pixel driving portion 20 on the junction surface 300 .
  • the reference potential junction section 330 is arranged at a position shifted in the column direction from the position between the pair of the signal conversion sections 40-1 and 40-2.
  • the reference potential junction 330 is connected to the reference potential wiring 240 .
  • the reference potential wiring 240 extends in the row direction between the first signal converter 40-1 and the second signal converter 40-2.
  • No reference potential junction 330 is arranged between the pair of signal converters 40-1 and 40-2, and a plurality of first signal junctions 310-1 and a plurality of second signal junctions 310-2 are respectively provided. are placed.
  • the first signal processing blocks 220-1 are arranged side by side in the row direction.
  • the first signal processing blocks 220 - 1 adjacent in the row direction are connected to each other by reference potential wirings 240 .
  • the reference potential junction 330 is in the row direction on the junction surface 300 in the first signal conversion It is arranged at a position not overlapping with the portion 40-1. For this reason, it is possible to secure a space for arranging a plurality of signal joining units 310-1 and 310-2, for example, between the signal conversion units 40-1 and 40-2. Furthermore, the bonding yield of both pads 311-1 and 312-1 can be improved.
  • the image sensor 407 of the seventh modification as in the image sensor 408 of the eighth modification shown in FIG. 300, it may be arranged at a position overlapping the first signal converter 40-1.
  • the imaging device 408 of the eighth modified example configured as described above can achieve the same effect as the imaging device 407 of the seventh modified example.
  • the imaging device 400 of the present embodiment is arranged at the end on the first side in the row direction and the end on the first side in the column direction.
  • the positions of the first signal junction 310-1 and the first control junction 325-1 are offset.
  • the first control junction 325-1 arranged at the end on the first side in the column direction is two points from the end on the first side in the row direction. 112-1 at the end on the first side in the column direction.
  • the second signal junction 310-1 from the end on the first side in the row direction is the second from the end on the first side in the column direction. and is arranged at a position overlapping the second first pixel 112-1 from the end on the first side in the row direction.
  • the length by which the positions of the joints 310-1 and 325-1 are shifted is small. That is, it is preferable to limit the length of the shift to approximately the length of one pixel 112-1 in the row direction and the length in the column direction.
  • the first pixel 112-1 when the first pixel 112-1 is miniaturized, only one junction can be arranged at a position overlapping one first pixel 112-1 when the imaging element 409 is viewed in the Z-axis direction. Even in such a case, in the imaging element 409 of the ninth modification, only the first signal junction 310-1 or the first control junction 325-1 is provided at a position overlapping one first pixel 112-1. It can be configured to be unplaced.
  • the first control junction 325-1 arranged at the end on the first side in the column direction is replaced by the second control junction from the end on the first side in the row direction.
  • the first signal junction 310-1 arranged at the end on the first side in the row direction is the second from the end on the first side in the column direction. and may be arranged at a position overlapping the first pixel 112-1 at the end on the first side in the row direction.
  • the imaging device may not include the reference potential junctions 315-1, 315-2, 330 and the load current sources 221-1, 221-2.

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Abstract

撮像素子は、第１画素を有する第１画素ブロックと、第２画素を有する第２画素ブロックと、第３画素を有する第３画素ブロックとを有する第１基板と、第１信号変換部を有する第１信号処理ブロックと、第２信号変換部を有する第２信号処理ブロックと、第３信号変換部を有する第３信号処理ブロックとを有する第２基板と、第１画素からの信号を第１信号変換部に出力し、第１基板と第２基板とを接合する第１信号接合部と、第２画素からの信号を第２信号変換部に出力し、第１基板と第２基板とを接合する第２信号接合部と、第３画素からの信号を第３信号変換部に出力し、第１基板と第２基板とを接合する第３信号接合部と、を備え、第２画素ブロックは、第１画素ブロックと第３画素ブロックとの間に設けられ、第１信号接合部と第２信号接合部との間隔は、第２信号接合部と第３信号接合部との間隔よりも狭い。

Description

撮像素子及び撮像装置
　本発明は、撮像素子及び撮像装置に関する。
　本願は、２０２１年８月２５日に出願された日本国特願２０２１－１３７５９０号に基づき優先権を主張し、その内容をここに援用する。
　複数の画素からなる画素ブロックからの画素信号を信号処理する信号処理回路を有する撮像装置が知られている（例えば、特許文献１参照）。
国際公開第２０１７／０１８１８８号
　本発明の第１の態様に係る撮像素子は、第１画素を有する第１画素ブロックと、第２画素を有する第２画素ブロックと、第３画素を有する第３画素ブロックとを有し、前記第１画素ブロックと前記第２画素ブロックと前記第３画素ブロックとが列方向に並んで設けられる第１基板と、前記第１画素からの信号を処理する第１信号変換部を有する第１信号処理ブロックと、前記第２画素からの信号を処理する第２信号変換部を有する第２信号処理ブロックと、前記第３画素からの信号を処理する第３信号変換部を有する第３信号処理ブロックとを有する第２基板と、前記第１画素からの信号を前記第１信号変換部に出力し、前記第１基板と前記第２基板とを接合する第１信号接合部と、前記第２画素からの信号を前記第２信号変換部に出力し、前記第１基板と前記第２基板とを接合する第２信号接合部と、前記第３画素からの信号を前記第３信号変換部に出力し、前記第１基板と前記第２基板とを接合する第３信号接合部と、を備え、前記第２画素ブロックは、前記第１画素ブロックと前記第３画素ブロックとの間に設けられ、前記第１信号接合部と前記第２信号接合部との間隔は、前記第２信号接合部と前記第３信号接合部との間隔よりも狭い。
　本発明の第２の態様に係る撮像装置は、第１の態様の撮像素子を備える。
本発明の一実施形態に係る撮像素子４００の概要を示す分解斜視図である。 画素部１１０の具体的な構成の一例を示す平面図である。 画素１１２の回路構成の一例を示す図である。 主回路部２１０のより具体的な構成の一例を示す図である。 信号処理ブロック２２０の具体的な構成の一例を示す平面図である。 実施例に係る複数の信号処理ブロック２２０の一例を示す平面図である。 実施例に係る複数の信号処理ブロック２２０の一例の詳細を示す平面図である。 図７中の切断線Ａ１－Ａ１の断面図である。 第１基板１００と第２基板２００の接合面３００の一例を示す断面図である。 第１信号接合部３１０－１及び第１制御接合部３２５－１の配置の一例を示す模式的な平面図である。 撮像素子４００の構成の一例を示す模式的な平面図である。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の配線方法の一例を説明するための図である。 実施例に係る撮像装置５００の構成例を示すブロック図である。 本発明の一実施形態の第１変形例に係る撮像素子４０１の信号処理ブロック２２０の一例を示す平面図である。 図１５中の切断線Ａ２－Ａ２の断面図である。 本発明の一実施形態の第２変形例に係る撮像素子４０２の信号処理ブロック２２０の一例を示す平面図である。 図１７中の切断線Ａ３－Ａ３の断面図である。 本発明の一実施形態の第３変形例に係る撮像素子４０３における、複数の第１信号接合部３１０－１の配置を示す平面図である。 第２基板２００に対して第１基板１００がズレた時の、複数の第１信号接合部３１０－１の配置の一例を示す平面図である。 第２基板２００に対して第１基板１００がズレた時の、複数の第１信号接合部３１０－１の配置の他の例を示す平面図である。 第２基板２００に対して第１基板１００がズレた時の、複数の第１信号接合部３１０－１の配置の他の例を示す平面図である。 複数の第１信号接合部３１０－１における複数の第２信号パッド３１２－１の他の配置を示す平面図である。 本発明の一実施形態の第４変形例に係る撮像素子４０４の信号処理ブロック２２０の一例を示す平面図である。 本発明の一実施形態の第５変形例に係る撮像素子４０５の信号処理ブロック２２０の一例を示す平面図である。 本発明の一実施形態の第６変形例に係る撮像素子４０６の信号処理ブロック２２０の一例を示す平面図である。 本発明の一実施形態の第７変形例に係る撮像素子４０７の信号処理ブロック２２０の一例を示す平面図である。 本発明の一実施形態の第８変形例に係る撮像素子４０８の信号処理ブロック２２０の一例を示す平面図である。 本発明の一実施形態の第９変形例に係る撮像素子４０９における、第１信号接合部３１０－１及び第１制御接合部３２５－１の配置の一例を示す模式的な平面図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向（Ｚ軸方向）を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。
　なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。
　図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板（画素チップ）１００及び第２基板（信号処理チップ）２００を備える。
　図１に示すように、第１基板１００は、第２基板２００に積層されている。
　第１基板１００は、画素部１１０を有する。後述するように、画素部１１０は、複数の画素１１２を有する。画素１１２は、入射された光に基づく画素信号を出力する。
　第２基板２００は、主回路部２１０及び周辺回路部２３０を有する。
　主回路部２１０は、第１基板１００から出力された画素信号が入力される。主回路部２１０は、入力された画素信号を処理する。本例の主回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。主回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。
　周辺回路部２３０は、主回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、主回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、第２基板２００の２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。
　なお、撮像素子４００は、第１基板１００及び第２基板２００に積層される第３基板を有してもよい。例えば、第３基板は、データ処理部を有する。例えば、データ処理部は、第２基板２００が出力した信号の加算処理や間引き処理、その他画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。
　図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。
　画素部１１０は、行方向（第２方向）及び列方向（第１方向）に沿って並んで配置された複数の画素群１１５を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。
　なお、第１方向が行方向であり、第２方向が列方向であるとしてもよい。
　画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。
　画素ブロック１２０では、複数の画素１１２が、行方向及び列方向にそれぞれ複数並べて配置されている。
　例えば、画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。
　一方、異なる画素ブロック１２０間において、一方の画素ブロック１２０は、他方の画素ブロック１２０とは異なる露光時間に設定されてよい。たとえば、一方の画素ブロック１２０と他方の画素ブロック１２０が同一行に配置されている場合、一方の画素ブロック１２０のｍ行目の複数の画素１１２は、他方の画素ブロック１２０のｍ行目の複数の画素１１２が接続される共通の制御線とは異なる制御線で共通に接続される。
　また例えば、一方の画素ブロック１２０と他方の画素ブロック１２０が同一列に配置されている場合、一方の画素ブロック１２０のｎ行目の複数の画素１１２は、他方の画素ブロック１２０のｎ行目の複数の画素１１２が接続される共通の信号線とは異なる信号線で共通に接続される。
　画素ブロック１２０は、１又は複数の画素１１２を有する。画素ブロック１２０は、後述する信号処理ブロック２２０に対応して配置される。即ち、１つの信号処理ブロック２２０に対して、１つの画素ブロック１２０が配置されている。１つの画素ブロック１２０において、列方向に沿って配置されたｍ個の画素１１２は、共通の信号線に接続されている。
　本例は、１つの信号処理ブロック２２０に対して１つの画素ブロック１２０が配置される。画素ブロック１２０は、ｍ×ｎ個の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。すなわち、画素ブロック１２０が、１つの画素１１２を有してもよい。
　なお、１つの信号処理ブロック２２０に対して、複数の画素ブロック１２０が配置される場合、それぞれの画素ブロック１２０が異なる露光時間に設定されてよい。この場合、画素ブロック１２０は、２ｍ×ｎ個の画素１１２を有する。具体的には、たとえば、画素ブロック１２０は、３２×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。
　画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。
　複数の画素ブロック１２０は、第１画素ブロック１２０－１と、第２画素ブロック１２０－２と、第３画素ブロック１２０－３とを有する。第１画素ブロック１２０－１は、ｍ×ｎ個の画素１１２である、複数の第１画素を有する。第２画素ブロック１２０－２は、ｍ×ｎ個の画素１１２である、複数の第２画素を有する。第３画素ブロック１２０－３は、ｍ×ｎ個の画素１１２である、複数の第３画素を有する。
　例えば、これら第１画素ブロック１２０－１、第２画素ブロック１２０－２、及び第３画素ブロック１２０－３は、列方向にこの順で並んで設けられる。すなわち、第２画素ブロック１２０－２は、第１画素ブロック１２０－１と第３画素ブロック１２０－３との間に設けられている。
　図３は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８及び選択部１２９を有する。
　本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８及び選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。
　光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、たとえば、フォトダイオードにより構成される。
　転送部１２３は、光電変換部１０４の電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４と蓄積部１２５との間の電気的な接続を制御する。転送部１２３は、たとえば、トランジスタにより構成される。転送部１２３は、ゲート端子を有し、光電変換部１０４の一部をソース端子、蓄積部１２５の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。転送部１２３のゲート端子は、転送制御信号φＴＸを入力するための転送制御線１４３に接続される。転送制御線１４３については後述する。
　排出部１２４は、光電変換部１０４と電源配線との間の接続を制御し、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、排出制御信号φＰＤＲＳＴを入力するための排出制御線に接続される。なお、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。
　蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、例えば、フローティングディフュージョン（ＦＤ）から構成される。
　リセット部１２６は、蓄積部１２５と電源配線との間の接続を制御し、光電変換部１０４の電位を基準電位である電源電圧ＶＤＤにリセットする。リセット部１２６は、蓄積部１２５と電源配線との間の電気的な接続を制御する。リセット部１２６は、たとえば、トランジスタにより構成される。リセット部１２６は、ゲート端子を有し、蓄積部１２５の一部をソース端子、電源配線に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するためのリセット制御線１４４に接続される。リセット制御線１４４については後述する。
　画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８及び選択部１２９を有する。増幅部１２８および選択部１２９は、それぞれトランジスタにより構成される。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。
　選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９は、ゲート端子を有し、増幅部１２８の一部をソース端子、信号線１２２に接続される拡散領域の一部をドレイン端子とするトランジスタの一部を構成する素子であってもよい。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたる選択制御線１４５に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。
　負荷電流源１２１は、信号線１２２に接続され、画素１１２から画素信号を読み出すための電流を供給する。これにより、増幅部１２８の動作を安定させることができる。また、負荷電流源１２１は、信号線１２２に接続されている。負荷電流源１２１は、第１半導体基板１００に設けられてもよいし、第２半導体基板２００に設けられてもよい。
　また、蓄積部１２５、画素出力部１２７を他の画素１１２と共有してもよい。また、画素１１２は複数の光電変換部１０４、転送部１２３で構成してもよい。
　図４は、主回路部２１０のより具体的な構成の一例を示す。本例では、主回路部２１０と、主回路部２１０に設けられた信号処理ブロック２２０の拡大図を示している。
　主回路部２１０は、行方向及び列方向に沿って配置された信号処理ブロック２２０を有する。本例の主回路部２１０は、Ｍ×Ｎ個の信号処理ブロック２２０を有する。主回路部２１０は、画素ブロック１２０の直下に信号処理ブロック２２０を有する。１つの画素ブロック１２０と１つの信号処理ブロック２２０とは、ほぼ同一形状および同一サイズである。本例では、主回路部２１０は、１つの画素ブロック１２０に対して１つの信号処理ブロック２２０を有している。
　信号処理ブロック２２０は、積層方向において画素ブロック１２０の直下に位置する。画素ブロック１２０の直下に位置する信号処理ブロック２２０は、転送制御線１４３や排出制御線のようなローカル制御線により積層方向において直上の画素ブロック１２０と電気的に接続されている。画素ブロック１２０は、直下の信号処理ブロック２２０に信号線１２２を介して画素信号を出力する。
　信号処理ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。信号処理ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、信号処理ブロック２２０は、画素ブロック１２０の露光時間を制御する。信号処理ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。
　また、信号処理ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、信号処理ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の信号処理ブロック２２０は、露光制御部１０と、画素駆動部２０と、信号処理部２５と、とを備える。
　露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミング又は終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。本例の露光制御部１０は、行方向に延伸して設けられる。
　画素駆動部２０は、第１基板１００と接合され、複数の画素１１２を駆動させる。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。本例の画素駆動部２０は、列方向に延伸して設けられる。これにより、画素駆動部２０は、列方向に配置されたｍ個の画素１１２と対応した位置に配置されている。露光制御部１０及び画素駆動部２０は、画素駆動部２０が列方向に延伸して、露光制御部１０が行方向に延伸することにより、Ｌ字型に配置されている。
　信号処理部２５は、信号入力部３０と、複数の信号変換部４０と、信号出力部５０と、とを備える。
　信号入力部３０は、第１基板１００と第２基板２００とを接合する。信号入力部３０は、第１基板１００から入力された画素信号を複数の信号変換部４０に入力する。信号入力部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、複数の信号変換部４０に画素信号を列毎に入力する。
　信号変換部４０は、ADC(Analog-to-Digital Converter)を含む。信号変換部４０は、ｎ個の画素１１２に対応して、ｎ個設けられている。複数の信号変換部４０は、画素部１１０が出力した画素１１２からのアナログ信号（信号）をデジタル変換（処理）する。本例の複数の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。各信号変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。複数の信号変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。
　なお、信号処理ブロック２２０は、１個の信号変換部４０を備えてもよい。
　信号出力部５０は、複数の信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。
　信号出力部５０は、列方向において、信号変換部４０と露光制御部１０との間に設けられ、デジタル信号を出力する。本例の信号出力部５０は、主回路部２１０の外部にデジタル信号を出力する。信号出力部５０は、行方向に延伸し、信号変換部４０及び露光制御部１０と隣接して設けられる。
　本例の撮像素子４００は、画素ブロック１２０毎に設けられた信号処理ブロック２２０によって、画素信号を並列に読み出す機能を有する。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間の設定が可能であるため、ダイナミックレンジを拡大することができる。
　図５は、信号処理ブロック２２０の具体的な構成の一例を示す。本例の信号変換部４０は、コンパレータ４２と記憶部４４とを備える。本例の信号処理ブロック２２０は、露光制御部１０を構成するローカル制御部１２及びレベルシフト部１４を備える。
　コンパレータ４２は、列方向に延伸して設けられる。ｎ個のコンパレータ４２は、行方向に配置されている。コンパレータ４２は、ｍ個の画素１１２に１つ設けられている。コンパレータ４２は、ｍ個の画素１１２の画素信号を順次読出してデジタル信号に変換する。
　記憶部４４は、コンパレータ４２からのデジタル信号を一時的に記憶する。本例の記憶部４４は、信号変換部４０において、コンパレータ４２よりもＹ軸方向の負側に設けられる。例えば、記憶部４４は、ラッチ回路を有する。記憶部４４は、ＳＲＡＭ等で構成されたメモリを有してよい。
　ローカル制御部１２は、転送部１２３及び排出部１２４の動作を制御するための制御信号を出力する。ローカル制御部１２は、第１転送制御信号φＴＸ１又は第２転送制御信号φＴＸ２のいずれかをローカル制御する。
　本明細書において、ローカル制御とは、画素ブロック１２０毎に駆動を制御することを指す。例えば、ローカル制御部１２は、第２転送制御信号φＴＸ２によってローカル制御する。ローカル制御部１２は、行方向に延伸して設けられている。ローカル制御部１２は、レベルシフト部１４と信号出力部５０との間に設けられる。
　レベルシフト部１４は、ローカル制御部１２が出力した制御信号の電圧レベルを変換して出力する。レベルシフト部１４は、行方向に延伸して設けられる。レベルシフト部１４は、ローカル制御部１２よりも信号処理ブロック２２０の外周側に設けられている。レベルシフト部１４のＸ軸方向の正側の端部と、Ｙ軸方向の負側の端部とが信号処理ブロック２２０の最も外側に位置している。レベルシフト部１４のＸ軸方向の負側の端部は、画素駆動部２０と接している。
　レベルシフト部１４及び画素駆動部２０は、レベルシフト後の信号を扱う。一方、ローカル制御部１２、レベルシフト部１４及び画素駆動部２０は、第１基板１００から出力された画素信号を扱う。
　図６は、実施例に係る複数の信号処理ブロック２２０の一例を示す。本例の複数の信号処理ブロック２２０は、隣接するもの同士で反転配置されている。同図は、主回路部２１０に設けられた複数の信号処理ブロック２２０のうち、１２個の信号処理ブロック２２０を例示している。
　反転配置とは、信号処理ブロック２２０の各構成（例えば、露光制御部１０、画素駆動部２０、及び信号処理部２５）の形成される領域が、ブロック同士の境界線に対して線対称となるよう配置されていることを示す。
　つまり、信号処理ブロック２２０の各構成の回路までもが反転配置されなくてもよい。また、信号処理ブロック２２０の各画素の読出し順も反転して読み出すものに限定されない。
　以下では、１２個の信号処理ブロック２２０のうち、Ｘ軸方向の負側の端にＹ軸方向に並べて配置された３個の信号処理ブロック２２０について説明する。
　なお本実施形態では、説明の便宜上、Ｘ軸方向の負側の端にＹ軸方向に並べて配置された３個の信号処理ブロック２２０を、以下に示すように第１信号処理ブロック２２０－１～第３信号処理ブロック２２０－３とするが、Ｙ軸方向に並ぶ任意の３つの信号処理ブロック２２０を、第１信号処理ブロック～第３信号処理ブロックとすることが可能である。
　図７に示すように、３個の信号処理ブロック２２０は、第１信号処理ブロック２２０－１と、第２信号処理ブロック２２０－２と、第３信号処理ブロック２２０－３と、を有する。なお、図７、及び後述する図１５，１７，２４～２８では、信号処理ブロック２２０（信号処理部２５）の構成に重点をおいて示している。
　ここで、複数の画素１１２において、第１信号処理ブロック２２０－１、第２信号処理ブロック２２０－２、第３信号処理ブロック２２０－３により信号を処理される画素１１２を、複数の第１画素、複数の第２画素、複数の第３画素とそれぞれ称する。
　第１信号処理ブロック２２０－１は、複数の第１画素からの信号を処理する複数の第１信号変換部４０－１を有する。複数の第１信号変換部４０－１は、行方向に並べて配置される。
　第２信号処理ブロック２２０－２は、複数の第２画素からの信号を処理する複数の第２信号変換部４０－２を有する。第３信号処理ブロック２２０－３は、複数の第３画素からの信号を処理する複数の第３信号変換部４０－３を有する。
　なお、信号処理ブロック２２０－１，２２０－２，２２０－３は、それぞれ１つの信号変換部４０－１，４０－２，４０－３を有してもよい。
　ここで図８に示すように、第１基板１００及び第２基板２００は、半導体層１５１，２４１と配線層１５２，２４２とをそれぞれ有する。第１基板１００において、画素部１１０は主に半導体層１５１に形成される。第２基板２００において、主回路部２１０は主に半導体層２４１に形成される。第１基板１００の半導体層１５１は、第１基板１００の配線層１５２をＺ軸方向に挟んで第２基板２００の反対側に位置する。第２基板２００の半導体層２４１は、第２基板２００の配線層２４２をＺ軸方向に挟んで第１基板１００の反対側に位置する。第１基板１００の配線層１５２は、第１基板１００の半導体層１５１と、第２基板２００の配線層２４２の間にある。第２基板２００の配線層２４２は、第１基板１００の配線層１５２と、第２基板２００の半導体層２４１の間にある。第１基板１００と第２基板２００とは、接合面３００で接合されている。第１基板１００の半導体層１５１と、第１基板１００の配線層１５２と、第２基板２００の配線層２４２と、第２基板２００の半導体層２４１とは、上記の順に積層される。
　なお、撮像素子４００は、マイクロレンズ１１３及びカラーフィルターを有する。マイクロレンズ１１３及びカラーフィルターは、画素１１２毎に設けられる。各画素１１２における光電変換部１０４は、マイクロレンズ１１３及びカラーフィルターを透過した光を受光する。光電変換部１０４の表面は、画素１１２の受光面１１２ａとして機能する。受光面１１２ａに直交する方向、及びマイクロレンズ１１３の光軸に沿う方向は、Ｚ軸に沿う方向（積層方向）となる。
　以下では、第１基板１００と第２基板２００との接合面３００における接合について説明する。特に、第１基板１００における第１画素ブロックから第３画素ブロック、及び、第２基板２００における第１信号処理ブロックから第３信号処理ブロックについての接合について説明する。
　図７及び図８に示すように、本例の撮像素子４００は、接合面３００において、複数の接合部３０５を有する。接合部３０５は、第１基板１００と第２基板２００とを接合する。接合部３０５は、第１基板１００からの画素信号を、第２基板２００の信号変換部４０に入力するための接合部である。例えば、撮像素子４００は、複数の接合部３０５として、複数の第１信号接合部３１０－１と、複数の第２信号接合部３１０－２と、複数の第３信号接合部３１０－３とを有する。また、撮像素子４００は、複数の接合部３０５として、複数の第１基準電位接合部３１５－１と、複数の第２基準電位接合部３１５－２と、複数の第３基準電位接合部３１５－３と、を有する。
　なお図７では、接合部３１０－１，３１０－２，３１０－３，３１５－１，３１５－２，３１５－３と信号変換部４０とを同一紙面上に記載しているが、実際には、図８に示すように、両者はＺ方向の位置が異なっている。
　以下では、信号処理ブロック２２０に関わらず信号接合部３１０－１，３１０－２，３１０－３を呼ぶときには、信号接合部３１０と称し、信号処理ブロック２２０に関わらず基準電位接合部３１５－１，３１５－２，３１５－３を呼ぶときには、基準電位接合部３１５と称する。
　信号接合部３１０は、各画素１１２からの信号を、信号入力部３０を介して信号変換部４０に出力する。基準電位接合部３１５は、信号処理ブロック２２０の基準電位用に用いられる。基準電位は、例えば、接地電圧である。
　図７に示すように、第１信号接合部３１０－１、第２信号接合部３１０－２、及び第３信号接合部３１０－３は、この順で列方向に並べられている。
　第１信号接合部３１０－１は、第１画素からの信号を第１信号変換部４０－１に出力する。
　図７に図示されているように、接合面３００において、第１信号接合部３１０－１、基準電位接合部３１５－１，３１５－２、第２信号接合部３１０－２、第３信号接合部３１０－３、及び第３基準電位接合部３１５－３が、この順で列方向に並べられている。特に、第１信号接合部３１０－１、基準電位接合部３１５－１，３１５－２、第２信号接合部３１０－２が、列方向において隣に並んで配置されている。
　さらに、Ｚ軸方向から見ると、第１信号変換部４０－１、第１信号接合部３１０－１、基準電位接合部３１５－１，３１５－２、第２信号接合部３１０－２、第２信号変換部４０－２、第３信号変換部４０－３、第３信号接合部３１０－３、及び第３基準電位接合部３１５－３が、この順に列方向に並べられている。なお、図７では、第２信号変換部４０－２と第３信号変換部４０－３の間において、信号出力部５０、ローカル制御部１２、及びレベルシフト部１４が省略されている。
　図８に示すように、第１信号接合部３１０－１は、第１信号パッド（第１パッド）３１１－１と、第２信号パッド（第２パッド）３１２－１と、を有する。第１信号パッド（第１パッド）３１１－１と、第２信号パッド（第２パッド）３１２－１とは電気的に接続される。
　第１信号パッド３１１－１及び第２信号パッド３１２－１は、銅または銅合金等の導電性を有する金属で形成されている。例えば、第１信号パッド３１１－１及び第２信号パッド３１２－１は、それぞれ平面視で矩形状である。
　第１信号パッド３１１－１は、第１基板１００における第２基板２００側の端面（接合面３００）に設けられている。第２信号パッド３１２－１は、第２基板２００における第１基板１００側の端面（接合面３００）に設けられている。
　第１信号パッド３１１－１は、信号線１２２により第１画素に接続されている。第２信号パッド３１２－１は、信号線１２２により信号入力部３０に接続されている。信号入力部３０は、第１画素からの信号を第１信号変換部４０－１に出力する。
　第２信号接合部３１０－２は、第２画素からの信号を第２信号変換部４０－２に出力する。第３信号接合部３１０－３は、第３画素からの信号を第３信号変換部４０－３に出力する。第２信号接合部３１０－２、第３信号接合部３１０－３は、第１信号接合部３１０－１と同様に構成されている。
　図７に示すように、第１信号接合部３１０－１と第２信号接合部３１０－２との列方向の間隔Ｌ１は、第２信号接合部３１０－２と第３信号接合部３１０－３との列方向の間隔Ｌ２よりも狭い。さらに、第１基準電位接合部３１５－１と第２基準電位接合部３１５－２との列方向の間隔が、第２基準電位接合部３１５－２と第３基準電位接合部３１５－３との列方向の間隔よりも狭い。
　図８に示すように、第１信号変換部４０－１、第２信号変換部４０－２、及び第３信号変換部４０－３は、それぞれ第２基板２００における半導体層２４１に配置されている。例えば、画素駆動部２０も半導体層２４１に配置されている。
　撮像素子４００をＺ軸方向に見たときに、第１信号変換部４０－１、第１信号接合部３１０－１、第２信号接合部３１０－２、及び第２信号変換部４０－２は、この第１信号変換部４０－１、第１信号接合部３１０－１、第２信号接合部３１０－２、及び第２信号変換部４０－２の順でＹ方向に並んで設けられている。
　第１基準電位接合部３１５－１は、第１信号処理ブロック２２０－１の基準電位用に用いられる。第１基準電位接合部３１５－１は、第１信号接合部３１０－１と同様に構成されている。第１基準電位接合部３１５－１は、第１信号接合部３１０－１の第１信号パッド３１１－１、第２信号パッド３１２－１、と同様に構成された第１基準電位パッド３１６－１、第２基準電位パッド３１７－１を有する。第１基準電位パッド３１６－１と第２基準電位パッド３１７－１とは、電気的に接続される。
　第１基準電位パッド３１６－１は、図示はしないが、第１基板１００における第２基板２００とは反対側の面に設けられた基準電位パッドに、基準電位線１４０により接続されている。第２基準電位パッド３１７－１は、基準電位線１４０により第１信号変換部４０－１のＧＮＤポート等に接続されている。
　第２基準電位接合部３１５－２、第３基準電位接合部３１５－３は、第２信号処理ブロック２２０－２、第３信号処理ブロック２２０－３の基準電位用にそれぞれ用いられる。第２基準電位接合部３１５－２、第３基準電位接合部３１５－３は、第１基準電位接合部３１５－１と同様にそれぞれ構成されている。
　第１信号接合部３１０－１、第２信号接合部３１０－２、第３信号接合部３１０－３は、それぞれ第１基板１００と第２基板２００とを接合する。同様に、第１基準電位接合部３１５－１、第２基準電位接合部３１５－２、第３基準電位接合部３１５－３は、それぞれ第１基板１００と第２基板２００とを接合する。
　図９に示すように、接合部３１０－１，３１０－２，３１０－３，３１５－１，３１５－２，３１５－３を含む基準接合部（バンプ）３２０は、接合面３００に行方向及び列方向に複数配置されている。なお、図９は、図６における範囲Ｒ１に対応する基準接合部３２０を示す。
　例えば、複数の基準接合部３２０は、複数の画素１１２に対応する位置に配置されている。なお、図９中には、第１信号接合部３１０－１及び第１基準電位接合部３１５－１を示す。
　複数の基準接合部３２０のうち、信号線１２２等により第１信号変換部４０－１等に接続された基準接合部３２０が、接合部３１０－１，３１０－２，３１０－３，３１５－１，３１５－２，３１５－３、及び後述する第１基準電位接合部３１５－１等となる。複数の基準接合部３２０は、接合面３００上であって、画素駆動部２０、複数の信号変換部４０等に対応する位置にも配置されている。
　図１０に示すように、例えば、撮像素子４００をＺ軸方向に見たときに、複数の第１信号接合部３１０－１は、列方向の第１側の端における１つの第１画素１１２－１に少なくとも一部が重なる位置であって、行方向に並べられた複数の第１画素１１２－１に少なくとも一部が重なる位置に並べて配置されている。
　第１信号接合部３１０－１には、第１画素１１２－１からの信号を伝達する第１信号線１２２－１が接続されている。第１信号線１２２－１は、第１基板１００と第２基板２００にそれぞれ設けられる。第１信号接合部３１０－１は、第１信号接合部３１０－１を介して、第１画素１１２－１からの信号を信号入力部３０に伝達する。第１基板１００に設けられる第１信号線１２２－１の一部は、列方向に延びている。
　本例の撮像素子４００は、接合面３００において、複数の制御接合部３２５を有する。制御接合部３２５は、画素ブロック１２０の画素１１２を制御する制御信号を、信号処理ブロック２２０の画素駆動部２０から複数の第１画素１１２に伝達するための接合部である。例えば、本例の撮像素子４００は、接合面３００において、複数の第１制御接合部３２５－１を有する。第１制御接合部３２５－１は、複数の第１画素１１２－１を制御する制御信号を、第１信号処理ブロック２２０－１から第１画素ブロック１２０－１の複数の第１画素１１２－１に伝達するための接合部である。複数の第１制御接合部３２５－１は、第１信号接合部３１０－１と同様に構成され、第１基板１００と第２基板２００とを接合している。複数の第１制御接合部３２５－１は、第１基板１００と第２基板２００との接合面３００であって、Ｚ軸方向に見たときに第１信号処理ブロック２２０－１の画素駆動部２０に重なる位置に配置されている。
　以下では、信号処理ブロック２２０に関わらず制御接合部を呼ぶときには、制御接合部３２５と称する。
　第１制御接合部３２５－１は、第１画素１１２－１を制御するための信号を伝達する第１制御線１３０－１が接続されている。第１制御線１３０－１は、第１制御接合部３２５－１を介して、画素駆動部２０からの制御信号を第１画素１１２－１に伝達する。第１制御線１３０－１は、第１制御接合部３２５－１から行方向に延びている。
　例えば、撮像素子４００をＺ軸方向に見たときに、複数の第１制御接合部３２５－１は、行方向の第１側の端における１つの第１画素１１２－１に少なくとも一部が重なる位置であって、列方向に並べられた複数の第１画素１１２－１に少なくとも一部が重なる位置に並べて配置されている。
　すなわち、行方向の第１側の端であって列方向の第１側の端に配置された第１画素１１２－１に対応する位置には、２つの接合部３１０－１，３２５－１が配置されている。
　図７に示すように、第１信号処理ブロック２２０－１は、第１負荷電流源２２１－１を有する。第１負荷電流源２２１－１は、複数の第１画素の信号を読み出すために用いる電流源である。第１負荷電流源２２１－１は、第１信号線１２２－１に接続され、第１信号接合部３１０－１を介して画素１１２－１に供給される。そのため、第１信号処理ブロック２２０－１において、負荷電流源２２１－１は、Ｚ軸方向に見たときに第１信号接合部３１０－１に重なる位置に配置されている。
　第２信号処理ブロック２２０－２、第３信号処理ブロック２２０－３は、第１負荷電流源２２１－１と同様に構成された、第２負荷電流源２２１－２、第３負荷電流源２２１－３を備える。
　図１１は、撮像素子４００の構成の一例を示す。本例では、撮像素子４００の配線方法の一例を示す。
　第１基板１００は、画素部１１０の両端に設けられた接続領域１３２を備える。第２基板２００は、周辺回路部２３０に設けられた接続領域２３２及びグローバル駆動部２３４を備える。
　グローバル駆動部２３４は、画素１１２の駆動用の制御信号を接続領域２３２に出力する。例えば、グローバル駆動部２３４は、リセット制御信号φＲＳＴ及び選択制御信号φＳＥＬを制御信号として出力する。
　接続領域２３２は、グローバル駆動部２３４からの制御信号を接続領域１３２に出力する。一例において、接続領域２３２は、導電性ビア等によって接続領域１３２と電気的に接続される。
　接続領域１３２は、画素部１１０に制御信号を出力して、画素部１１０の駆動を制御する。本例の接続領域１３２は、行方向に延伸した転送制御線１４３、リセット制御線１４４、選択制御線１４５によって、制御信号を画素部１１０に出力する。即ち、本例の撮像素子４００は、リセット制御信号φＲＳＴ及び選択制御信号φＳＥＬによって、画素部１１０をグローバル制御している。
　本例の撮像素子４００は、第２基板２００から第１基板１００に制御信号を出力して、その後、画素部１１０から主回路部２１０に画素信号を戻している。但し、撮像素子４００は、グローバル駆動部２３４を第１基板１００に配置してもよい。
　図１２は、撮像素子４００の配線方法の一例を説明するための図である。本例のグローバル駆動部２３４は、主回路部２１０の両端を挟んで配置された周辺回路部２３０に設けられている。
　ローカル制御線１４１－１は、第１画素ブロック１２０－１に接続される。本例のローカル制御線１４１は、第１画素ブロック１２０－１に設けられた転送部１２３及び排出部１２４のゲート端子に接続される。ローカル制御線１４１－１は、第１信号処理ブロック２２０－１から制御接合部３２５を介して出力された第１転送制御信号φＴＸ１及び第２転送制御信号φＴＸ２を、第１画素ブロック１２０－１に供給する。
　なお、ローカル制御線１４１－１は、画素ブロック１２０に対応して設けられてもよい。例えば、画素ブロック１２０において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１４１－１が接続される。
　ローカル制御線１４１－２は、第２画素ブロック１２０－２に接続される。本例のローカル制御線１４１－２は、第２画素ブロック１２０－２に設けられた転送部１２３及び排出部１２４のゲート端子に接続される。ローカル制御線１４１－２は、第２信号処理ブロック２２０－２から制御接合部３２５を介して出力された第１転送制御信号φＴＸ１及び第２転送制御信号φＴＸ２を、第２画素ブロック１２０－２に供給する。
　グローバル駆動部２３４は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬ及び転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するリセット制御線１４４、選択制御線１４５に接続されている。
　グローバル駆動部２３４は、リセット制御線１４４を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴを供給する。また、グローバル駆動部２３４は、選択制御線１４５を介して複数の画素ブロック１２０に選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、転送選択制御線を介して複数の信号処理ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。
　転送選択制御信号φＴＸＳＥＬは、画素ブロック１２０毎の露光時間を制御するために、グローバル駆動部２３４から信号処理ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された信号処理ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、第１転送制御信号φＴＸ１又は第２転送制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への第１転送制御信号φＴＸ１又は第２転送制御信号φＴＸ２の入力がスキップされる。
　例えば、信号処理ブロック２２０は、第１転送制御信号φＴＸ１が露光の終了時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。
　このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック１２０の露光時間を調整することができる。第２転送制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。
　転送制御線１４３は、複数の画素ブロック１２０に共通して設けられる。本例の転送制御線１４３は、行方向に第１基板１００を横断するように配線されている。転送制御線１４３は、列方向に第１基板１００を横断するように配線されてもよい。同様に、リセット制御線１４４、選択制御線１４５は、複数の画素ブロック１２０に共通して設けられる。
　例えば、転送制御線１４３は、画素ブロック１２０のリセット部１２６及び選択部１２９のゲート端子に接続され、リセット制御信号φＲＳＴ及び選択制御信号φＳＥＬを供給する。また、転送制御線１４３は、複数の信号処理ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬを供給する。
　図１３は、撮像素子４００の配線方法の一例を説明するための図である。本例では、画素１１２から信号処理ブロック２２０に画素信号を入力する配線を示している。
　グランド配線ＧＮＤは、予め定められた基準電位ＶＧＮＤに設定される。本例のグランド配線ＧＮＤは、行方向に画素チップ１００を横断するように配線されている。グランド配線ＧＮＤは、基準電位接合部３１５を介して信号処理ブロック２２０の信号入力部３０に接続されている。
　信号入力部３０は、電圧ＶＰＯＵＴの出力配線及び電圧ＶＤＤの電源配線に、信号接合部３１０を介して接続される。信号入力部３０は、基準電位ＶＧＮＤに設定されたグランド配線ＧＮＤに接続される。信号入力部３０は、画素信号を対応して設けられたコンパレータ４２に出力する。例えば、コンパレータ４２は、行方向にｎ個設けられる。
　図１４は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。
　撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。
　なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。
　駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。
　駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。
　撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。　生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。
　測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。
　演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部又は全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。
　以上説明したように、本実施形態の撮像素子４００では、第１信号接合部３１０－１と第２信号接合部３１０－２との間隔Ｌ１は、第２信号接合部３１０－２と第３信号接合部３１０－３との間隔Ｌ２よりも狭い。このため、第２信号接合部３１０－２及び第３信号接合部３１０－３に接続される信号線に比べて、第１信号接合部３１０－１及び第２信号接合部３１０－２に接続される信号線を、例えば列方向の狭い範囲に集めることで、列方向に要する回路面積を小さくできる。このため、第１信号接合部３１０－１及び第２信号接合部３１０－２の行方向（Ｘ軸方向）及び列方向（Ｙ軸方向）それぞれのレイアウト効率を向上させることができる。回路面積が縮小できるので、撮像素子４００を小型化できる。
　撮像素子４００をＺ軸方向に見たときに、第１信号変換部４０－１、第１信号接合部３１０－１、第２信号接合部３１０－２、及び第２信号変換部４０－２は、この順で並んで設けられる。従って、第１信号処理ブロック２２０－１及び第２信号処理ブロック２２０－２を、列方向に直交する基準面に対して反転配置（面対称に配置）することができる。これにより、信号処理ブロック２２０－１，２２０－２のレイアウト効率を、さらに向上させることができる。信号処理ブロック２２０－１，２２０－２の境界では、同一の構成が隣接して配置されることになる。
　信号処理ブロック２２０の各構成は、半導体基板に設けられたウェル領域に形成される。ウェル領域は、取り扱う信号に応じて分離して設けられる。ウェル領域は、使用される電源が、デジタル用電源かアナログ用電源かによって分離される。また、信号変換部４０は、同じアナログ電源を使用する場合であっても、ノイズの観点から他のアナログ電源を用いる領域と分離される場合がある。ウェル領域の分離には、製造プロセスルールに応じた間隔のウェル分離領域が必要となる。
　本実施形態の撮像素子４００は、アナログ用電源である画素電流源２２１とデジタル用電源を必要とする記憶部４４や信号出力部５０とが、反転配置により分離して配置できる。画素電流源２２１と記憶部４４や信号出力部５０と分離して配置できるよう、第１信号接合部３１０－１及び第２信号接合部３１０－２を集めることで、製造プロセスルールに応じた間隔のウェル分離領域を省略することができる。これにより、回路面積が縮小できるので、撮像素子４００を小型化できる。
　本実施形態の信号処理ブロック２２０は、レベルシフト部１４及び画素駆動部２０を形成するためのウェル領域を、他のウェル領域と分離している。例えば、レベルシフト部１４及び画素駆動部２０は、Ｌ字型に設けられることにより、レベルシフト部１４及び画素駆動部２０のウェル領域を共有することができる。ウェル領域の共有により、ウェル分離領域を省略することができるので、レイアウト効率が向上する。
　さらに、アナログ信号を伝達する信号線と、デジタル信号を伝送する信号線とを、物理的に遠ざけることができる。これにより、アナログ信号にデジタル信号が与えるノイズの影響を低減することができる。本実施形態の撮像素子４００は、アナログ信号が入力される信号入力部３０とデジタル信号を出力する信号出力部５０が、反転配置により物理的に離れて配置される。信号入力部３０と信号出力部５０と物理的に離して配置できるよう、第１信号接合部３１０－１及び第２信号接合部３１０－２に接続される信号線を集めることで、アナログ信号にデジタル信号が与えるノイズの影響を低減することができる。
　第１信号処理ブロック２２０－１は、第１信号変換部４０－１を行方向に並べて複数有する。このため、複数の第１画素１１２－１からの信号を、複数の第１信号変換部４０－１により、より短時間で処理することができる。
　第１画素ブロック１２０－１は、第１画素１１２－１を複数有する。従って、第１画素ブロック１２０－１において、複数の第１画素１１２－１により、さらに多くの信号を出力することができる。
　また、本実施形態の撮像装置５００では、レイアウト効率を向上させた撮像素子４００を用いて、撮像装置５００を構成することができる。
　なお、撮像素子４００は、基準電位接合部３１５－１，３１５－２，３１５－３を備えなくてもよい。この場合、信号接合部３１０－１，３１０－２，３１０－３のみが列方向に並んで設けられる。
　本実施形態の撮像素子４００は、以下に説明するようにその構成を様々に変形させることができる。
　図１５及び図１６に示す第１変形例の撮像素子４０１のように、本実施形態の撮像素子４００において、第１基準電位接合部３１５－１及び第２基準電位接合部３１５－２が、基準電位接合部３３０として一体化されてもよい。基準電位接合部３３０は、第１基準電位接合部３１５－１と同様に構成されている。
　基準電位接合部３３０は、第１信号処理ブロック２２０－１の基準電位用及び第２信号処理ブロック２２０－２の基準電位用にそれぞれ用いられる。基準電位接合部３３０は、第１基板１００と第２基板２００とを接合する。
　この第１変形例の撮像素子４０１では、基準電位接合部３３０のウェル領域を小さくできる。従って、撮像素子４０１を列方向に小型化し、撮像素子４０１の回路面積を縮小させることができる。
　図１７及び図１８に示す第２変形例の撮像素子４０２について説明する。撮像素子４０２において、行方向に隣り合う一対の第１信号変換部４０－１のうち、一方の第１信号変換部４０－１を第１信号変換部４０－１－１と称し、他方の第１信号変換部４０－１を第１信号変換部４０－１－２と称する。
　同様に、行方向に隣り合う一対の第２信号変換部４０－２のうち、一方の第２信号変換部４０－２を第２信号変換部４０－２－１と称し、他方の第２信号変換部４０－２を第２信号変換部４０－２－２と称する。
　第１信号変換部４０－１－１用の第１信号接合部３１０－１を第１信号接合部３１０－１－１と称し、第２信号変換部４０－２－１用の第２信号接合部３１０－２を第２信号接合部３１０－２－１と称する。第１信号変換部４０－１－１及び第２信号変換部４０－２－１共用の基準電位接合部３３０を、基準電位接合部３３０－１と称する。
　第１信号変換部４０－１－２用の第１信号接合部３１０－１を第１信号接合部３１０－１－２と称し、第２信号変換部４０－２－２用の第２信号接合部３１０－２を第２信号接合部３１０－２－２と称する。第１信号変換部４０－１－２及び第２信号変換部４０－２－２共用の基準電位接合部３３０を、基準電位接合部３３０－２と称する。
　複数の第１信号接合部３１０－１－１、複数の第２信号接合部３１０－２－１、及び複数の基準電位接合部３３０－１は、それぞれ行方向に互いに間隔を空けて配置されている。
　複数の第１信号接合部３１０－１－２、複数の第２信号接合部３１０－２－２、及び複数の基準電位接合部３３０－２は、それぞれ行方向に互いに間隔を空けて配置されている。
　信号変換部４０－１－１，４０－２－１用の複数の接合部３１０－１－１，３１０－２－１，３３０－１と、信号変換部４０－１－２，４０－２－２用の複数の接合部３１０－１－２，３１０－２－２，３３０－２とは、列方向に位置をずらして（列方向に重ならないように）配置されている。より具体的には、例えば、複数の第１信号接合部３１０－１－１と複数の第１信号接合部３１０－１－２とは、列方向に位置をずらして配置されている。
　なお、信号変換部４０－１，４０－２と、接合部３１０－１，３１０－２，３３０とは、Ｚ軸方向において互いに異なる層に形成されている。このため、図１７における平面図で、信号変換部４０－１，４０－２と、接合部３１０－１，３１０－２，３３０とが干渉しているように見えても、実際にはこれらは干渉しない。信号変換部４０－１，４０－２内で構成が互いに干渉せず、接合部３１０－１，３１０－２，３３０内で構成が互いに干渉しなければよい。
　以上のように構成された第２変形例の撮像素子４０２では、第１信号接合部３１０－１－１と複数の第１信号接合部３１０－１－２とは、列方向に位置をずらして配置されている。このため、信号接合部３１０－１－１，３１０－１－２を構成する第１信号パッド３１１－１及び第２信号パッド３１２－１を行方向に幅が広い形状とすることができる。このため、基板１００，２００を重ねる際に、例えば、第２信号パッド３１２－１に対して第１信号パッド３１１－１が行方向にズレても、両パッド３１１－１，３１２－１が対向する部分が残りやすい。従って、第１信号接続部材により両パッド３１１－１，３１２－１を確実に接続し、両パッド３１１－１，３１２－１の接合歩留まりを向上させることができる。
　なお、第２変形例の撮像素子４０２では、第１信号変換部４０－１－１用として、１の第１信号接合部３１０－１－１を有し、第２信号変換部４０－２－１用として、１の第２信号接合部３１０－２－１を有せばよい。第１信号変換部４０－１－１及び第２信号変換部４０－２－１共用として、１の基準電位接合部３３０－１を有せばよい。
　第１信号接合部３１０－１－２、第２信号接合部３１０－２－２、及び基準電位接合部３３０－２についても、同様である。
　図１９に示す第３変形例の撮像素子４０３では、第２変形例の撮像素子４０２に対して、複数の第１信号接合部３１０－１の配置を変えている。
　複数の第１信号パッド３１１－１は、行方向に延びる基準線Ｍ１上に互いに間隔を空けて配置されている。
　複数の第２信号パッド３１２－１は、行方向に互いに間隔を空けて配置されている。さらに、複数の第２信号パッド３１２－１は、複数の第１信号パッド３１１－１のうち、いずれか一の第２信号パッド３１２－１と他の一の第２信号パッド３１２－１とが、第１信号パッド３１１－１の列方向の長さ未満、列方向に位置をずらして配置されている。本例の撮像素子４０３は、さらに、複数の第２信号パッド３１２－１のうち、行方向に隣り合う一対の第２信号パッド３１２－１は、第１信号パッド３１１－１の列方向の長さ未満、列方向に位置をずらして配置されている。すなわち、行方向に隣り合う一対の第２信号パッド３１２－１の少なくとも一方に、第１信号パッド３１１－１が接触しやすい。
　この変形例では、複数の第１信号パッド３１１－１は、行方向における第１側とは反対側の第２側に向かうに従い漸次、列方向における第１側とは反対側の第２側に向かうように、行方向に対して傾斜して配置されている。
　以上のように構成された第３変形例の撮像素子４０３では、例えば、第１基板１００に対して第２基板２００が行方向及び列方向にそれぞれズレが無い時には、図１９に示すように、第２基板２００の複数の第２信号パッド３１２－１に対して、第１基板１００の複数の第１信号パッド３１１－１が接合されると仮定する。
　この図１９に示す状態から、例えば、図２０に示すように、第２基板２００に対して第１基板１００が行方向にのみズレても、複数の第２信号パッド３１２－１の一部と、複数の第１信号パッド３１１－１の一部とが接合される。
　この図１９に示す状態から、例えば、図２１に示すように、第２基板２００に対して第１基板１００が列方向にのみズレても、複数の第２信号パッド３１２－１の一部と、複数の第１信号パッド３１１－１の一部とが接合される。
　この図１９に示す状態から、例えば、図２２に示すように、第２基板２００に対して第１基板１００が行方向及び列方向にそれぞれズレても、複数の第２信号パッド３１２－１の一部と、複数の第１信号パッド３１１－１の一部とが接合される。
　以上のように構成された第３変形例の撮像素子４０３では、第２基板２００に対して第１基板１００が列方向にズレても、複数の第２信号パッド３１２－１と複数の第１信号パッド３１１－１とを、より確実に接続することができる。
　なお、複数の第１信号パッド３１１－１の列方向の位置は、互いに等しくてもよい。
　なお、第３変形例の撮像素子４０３では、図２３に示すように、複数の第２信号パッド３１２－１を配置してもよい。
　この変形例では、複数の第２信号パッド３１２－１の一部は、行方向の第２側に向かうに従い漸次、列方向の第２側に向かうように、行方向に対して傾斜して配置されている。複数の第２信号パッド３１２－１の残部は、行方向の第２側に向かうに従い漸次、列方向の第１側に向かうように、行方向に対して傾斜して配置されている。
　なお、第１パッドが第１信号パッド３１１－１であり、第２パッドが第２信号パッド３１２－１であるとした。しかし、第１パッドが第２信号パッド３１２－１であり、第２パッドが第１信号パッド３１１－１であるとしてもよい。
　図２４に示す第４変形例の撮像素子４０４では、基準電位接合部３３０は、行方向に隣り合う複数の第１信号変換部４０－１用に１つ配置されている。
　より詳しく説明すると、撮像素子４０４では、基準電位接合部３３０は、行方向に隣り合う一対の第１信号変換部４０－１用及び一対の第２信号変換部４０－２用に１つ配置されている。
　基準電位接合部３３０は、一対の第１信号変換部４０－１のうち、行方向の第１側の端に配置された信号変換部４０－１，４０－２の間に配置されている。基準電位接合部３３０は、行方向の第１側の端から数えて、奇数番目（以下、単に奇数番目と称する）の信号変換部４０－１，４０－２の間に配置されている。すなわち、信号変換部４０－１，４０－２の組１つ置きに、基準電位接合部３３０が配置されている。
　撮像素子４０４は、行方向の第１側の端から数えて、偶数番目（以下、単に偶数番目と称する）の第１信号変換部４０－１用の第１信号接合部３１０－１を複数有し、偶数番目の第２信号変換部４０－２用の第２信号接合部３１０－２を複数有している。複数の第１信号接合部３１０－１は、列方向に互いに間隔を空けて配置され、複数の第２信号接合部３１０－２は、列方向に互いに間隔を空けて配置されている。
　偶数番目の信号変換部４０－１，４０－２は、図示しない配線を介して基準電位接合部３３０に接続されている。
　以上のように構成された第４変形例の撮像素子４０４では、基準電位接合部３３０は、行方向に隣り合う一対の信号変換部４０－１，４０－２用に１つ配置されている。このため、信号変換部４０－１，４０－２の間に、例えば、信号接合部３１０－１，３１０－２を複数配置する空間を確保することができる。
　基準電位接合部３３０が配置されない偶数番目の信号変換部４０－１，４０－２の組の間に、信号接合部３１０－１，３１０－２を複数配置する。このことにより、例えば、第２信号パッド３１２－１に対して第１信号パッド３１１－１が列方向にズレても、両パッド３１１－１，３１２－１が対向する部分が残りやすい。従って、信号接続部材により両パッド３１１－１，３１２－１を確実に接続し、両パッド３１１－１，３１２－１の接合歩留まりを向上させることができる。
　また、基準電位接合部３３０を行方向に等間隔に配置することにより、基準電位接合部３３０に接続される配線のインピーダンスを互いに等しくすることができる。
　なお、第４変形例の撮像素子４０４では、図２５に示す第５変形例の撮像素子４０５のように、奇数番目の信号変換部４０－１，４０－２用の信号接合部３１０－１，３１０－２を複数有するとともに、偶数番目の信号変換部４０－１，４０－２の間に基準電位接合部３３０を配置してもよい。
　信号変換部４０－１，４０－２の組、２つ以上置きに、基準電位接合部３３０が配置されていてもよい。
　図２６に示す第６変形例の撮像素子４０６では、複数の第１信号変換部４０－１のうちの１つと、複数の第２信号変換部４０－２のうちの１つとの間に、基準電位接合部３３０が配置されている。より具体的には、基準電位接合部３３０は、行方向の第１側の端の信号変換部４０－１，４０－２の組の間に配置されている。
　基準電位接合部３３０が配置されない信号変換部４０－１，４０－２の間には、複数の第１信号接合部３１０－１及び複数の第２信号接合部３１０－２がそれぞれ配置されている。
　以上のように構成された第６変形例の撮像素子４０６では、間に基準電位接合部３３０が配置されない信号変換部４０－１，４０－２の間に、第４変形例の撮像素子４０４と同様の効果を奏することができる。
　なお、基準電位接合部３３０が間に配置されない信号変換部４０－１，４０－２の組の位置は、特に限定されない。
　図２７に示す第７変形例の撮像素子４０７では、撮像素子４０７をＺ軸方向に見たときに、基準電位接合部３３０は、接合面３００における、行方向において、第１信号変換部４０－１に重ならない位置に配置されている。本例では、基準電位接合部３３０は、接合面３００における、画素駆動部２０に重なる位置に配置されている。基準電位接合部３３０は、信号変換部４０－１，４０－２の組の間となる位置から、列方向にズレた位置に配置されている。
　基準電位接合部３３０は、基準電位配線２４０に接続されている。基準電位配線２４０は、第１信号変換部４０－１と第２信号変換部４０－２との間を、行方向に延びている。　信号変換部４０－１，４０－２の組の間には、基準電位接合部３３０が配置されず、複数の第１信号接合部３１０－１及び複数の第２信号接合部３１０－２がそれぞれ配置されている。
　第１信号処理ブロック２２０－１は、行方向に並べて配置されている。行方向に隣り合う第１信号処理ブロック２２０－１は、基準電位配線２４０により互いに接続されている。
　以上のように構成された第７変形例の撮像素子４０７では、撮像素子４０７をＺ軸方向に見たときに、基準電位接合部３３０は、接合面３００における、行方向において、第１信号変換部４０－１に重ならない位置に配置されている。このため、信号変換部４０－１，４０－２の間に、例えば、信号接合部３１０－１，３１０－２を複数配置する空間を確保することができる。
　さらに、両パッド３１１－１，３１２－１の接合歩留まりを向上させることができる。
　なお、図２８に示す第８変形例の撮像素子４０８のように、第７変形例の撮像素子４０７において、撮像素子４０８をＺ軸方向に見たときに、基準電位接合部３３０は、接合面３００における、第１信号変換部４０－１に重なる位置に配置されていてもよい。
　以上のように構成された第８変形例の撮像素子４０８では、第７変形例の撮像素子４０７と同様の効果を奏することができる。
　図２９に示す第９変形例の撮像素子４０９では、本実施形態の撮像素子４００に対して、行方向の第１側の端部であって、列方向の第１側の端部に配置された第１信号接合部３１０－１及び第１制御接合部３２５－１の位置がずらされている。
　具体的には、撮像素子４０９をＺ軸方向に見たときに、列方向の第１側の端に配置された第１制御接合部３２５－１は、行方向の第１側の端から２番目であって、列方向の第１側の端の第１画素１１２－１に重なる位置に配置されている。
　この例では、撮像素子４０９をＺ軸方向に見たときに、行方向の第１側の端から２番目の第１信号接合部３１０－１は、列方向の第１側の端から２番目であって、行方向の第１側の端から２番目の第１画素１１２－１に重なる位置に配置されている。
　接合部３１０－１，３２５－１の位置をずらす長さは、少ないことが好ましい。すなわち、ずらす長さを、第１画素１１２－１の１つ分の行方向の長さ、列方向の長さ程度に抑えることが好ましい。
　例えば、第１画素１１２－１が小型化されると、撮像素子４０９をＺ軸方向に見たときに、１つの第１画素１１２－１に重なる位置に１つの接合部しか配置できなくなる。
　このような場合であっても、第９変形例の撮像素子４０９では、１つの第１画素１１２－１に重なる位置に、第１信号接合部３１０－１又は第１制御接合部３２５－１しか配置されてないように構成することができる。
　なお、撮像素子４０９をＺ軸方向に見たときに、列方向の第１側の端に配置された第１制御接合部３２５－１を、行方向の第１側の端から２番目の第１画素１１２－１に重なる位置に配置するのに代えて、行方向の第１側の端に配置された第１信号接合部３１０－１が、列方向の第１側の端から２番目であって、行方向の第１側の端の第１画素１１２－１に重なる位置に配置されてもよい。
　以上、本発明の一実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の構成の変更、組み合わせ、削除等も含まれる。
　例えば、前記実施形態及び変形例では、撮像素子は、基準電位接合部３１５－１，３１５－２，３３０、負荷電流源２２１－１，２２１－２を備えなくてもよい。
　４０－１　第１信号変換部
　４０－２　第２信号変換部
　４０－３　第３信号変換部
　１００　第１基板
　１１２－１　第１画素
　１１２ａ　受光面
　１２０－１　第１画素ブロック
　１２０－２　第２画素ブロック
　１２０－３　第３画素ブロック
　２００　第２基板
　２２０－１　第１信号処理ブロック
　２２０－２　第２信号処理ブロック
　２２０－３　第３信号処理ブロック
　３００　接合面
　３１０－１　第１信号接合部
　３１０－２　第２信号接合部
　３１０－３　第３信号接合部
　３１１－１　第１信号パッド（第１パッド）
　３１２－１　第２信号パッド（第２パッド）
　３２５－１　第１制御接合部
　３３０　基準電位接合部
　４００，４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８，４０９　撮像素子
　５００　撮像装置
　Ｌ１，Ｌ２　間隔

Claims (13)

  1. 　第１画素を有する第１画素ブロックと、第２画素を有する第２画素ブロックと、第３画素を有する第３画素ブロックとを有し、前記第１画素ブロックと前記第２画素ブロックと前記第３画素ブロックとが列方向に並んで設けられる第１基板と、
    　前記第１画素からの信号を処理する第１信号変換部を有する第１信号処理ブロックと、前記第２画素からの信号を処理する第２信号変換部を有する第２信号処理ブロックと、前記第３画素からの信号を処理する第３信号変換部を有する第３信号処理ブロックとを有する第２基板と、
    　前記第１画素からの信号を前記第１信号変換部に出力し、前記第１基板と前記第２基板とを接合する第１信号接合部と、
    　前記第２画素からの信号を前記第２信号変換部に出力し、前記第１基板と前記第２基板とを接合する第２信号接合部と、
    　前記第３画素からの信号を前記第３信号変換部に出力し、前記第１基板と前記第２基板とを接合する第３信号接合部と、
    　を備え、
    　前記第２画素ブロックは、前記第１画素ブロックと前記第３画素ブロックとの間に設けられ、
    前記第１信号接合部と前記第２信号接合部との間隔は、前記第２信号接合部と前記第３信号接合部との間隔よりも狭い、撮像素子。
  2. 　前記第１画素、前記第２画素、及び前記第３画素それぞれの受光面に直交する方向を、直交方向と規定したときに、
    　前記撮像素子を前記直交方向に見たときに、前記第１信号変換部、前記第１信号接合部、前記第２信号接合部、及び前記第２信号変換部は、この順で並んで設けられる、請求項１に記載の撮像素子。
  3. 　前記第１基板と前記第２基板とを接合し、前記第１信号処理ブロックの基準電位用及び前記第２信号処理ブロックの基準電位用にそれぞれ用いられる基準電位接合部を備える、請求項１又は２に記載の撮像素子。
  4. 　前記第１信号接合部を複数備え、
    　それぞれの前記第１信号接合部は、
    　　前記第１基板及び前記第２基板の一方に設けられた第１パッドと、
    　　前記第１基板及び前記第２基板の他方に設けられ、前記第１パッドに電気的に接続された第２パッドと、
    　を有し、
    　複数の前記第１パッドは、行方向に互いに間隔を空けて配置され、
    　複数の前記第２パッドは、前記行方向に互いに間隔を空けて配置され、
    　複数の前記第２パッドのうち、いずれか一の前記第２パッドと他の一の前記第２パッドとが、前記第１パッドの前記列方向の長さ未満、前記列方向に位置をずらして配置されている、請求項１から３のいずれか一項に記載の撮像素子。
  5. 　前記第１信号処理ブロックは、前記第１信号変換部を行方向に並べて複数有する、請求項１から４のいずれか一項に記載の撮像素子。
  6. 　前記第１信号接合部を複数備え、
    　複数の前記第１信号変換部において、前記行方向に隣り合う一対の前記第１信号変換部のうち、一方の前記第１信号変換部用の前記第１信号接合部と、他方の前記第１信号変換部用の前記第１信号接合部とは、前記列方向に位置をずらして配置されている、請求項５に記載の撮像素子。
  7. 　前記一方の前記第１信号変換部用の複数の前記第１信号接合部は、前記行方向に互いに間隔を空けて配置され、
    　前記他方の前記第１信号変換部用の複数の前記第１信号接合部は、前記行方向に互いに間隔を空けて配置されている、請求項６に記載の撮像素子。
  8. 　前記第１基板と前記第２基板とを接合し、前記第１信号処理ブロックの基準電位用及び前記第２信号処理ブロックの基準電位用にそれぞれ用いられる基準電位接合部を備え、　前記第１信号接合部を複数備え、
    　前記基準電位接合部は、前記行方向に隣り合う複数の前記第１信号変換部用に１つ配置される、請求項５に記載の撮像素子。
  9. 　前記第１画素、前記第２画素、及び前記第３画素それぞれの受光面に直交する方向を、直交方向と規定したときに、
    　前記撮像素子を前記直交方向に見たときに、前記基準電位接合部は、前記第１基板と前記第２基板との接合面における、行方向において、前記第１信号変換部に重ならない位置に配置されている、請求項８に記載の撮像素子。
  10. 　前記第１画素、前記第２画素、及び前記第３画素それぞれの受光面に直交する方向を、直交方向と規定したときに、
    　前記撮像素子を前記直交方向に見たときに、前記基準電位接合部は、前記第１基板と前記第２基板との接合面における、前記第１信号変換部に重なる位置に配置されている、請求項８に記載の撮像素子。
  11. 　前記第１画素ブロックは前記第１画素を複数有する、請求項１から１０のいずれか一項に記載の撮像素子。
  12. 　前記第１信号接合部を複数備え、
    　複数の前記第１画素は、行方向及び前記列方向にそれぞれ複数並べて配置され、
    　複数の前記第１画素を制御する制御信号用であって、前記第１基板と前記第２基板とを接合する複数の第１制御接合部を備え、
    　前記第１画素、前記第２画素、及び前記第３画素それぞれの受光面に直交する方向を、直交方向と規定し、
    　前記撮像素子を前記直交方向に見たときに、
    　複数の前記第１信号接合部は、前記行方向及び前記列方向の一方である第１方向の第１側の端における１つの前記第１画素に重なる位置であって、前記行方向及び前記列方向の他方である第２方向に並べられた複数の前記第１画素に重なる位置に並べて配置され、　複数の前記第１制御接合部は、前記第２方向の第１側の端における１つの前記第１画素に重なる位置であって、前記第１方向に並べられた複数の前記第１画素に重なる位置に並べて配置され、
    　前記第２方向の前記第１側の端に配置された前記第１信号接合部が、前記第１方向の前記第１側の端から２番目の前記第１画素に重なる位置に配置されるか、前記第１方向の前記第１側の端に配置された前記第１制御接合部が、前記第２方向の前記第１側の端から２番目の前記第１画素に重なる位置に配置される、請求項１１に記載の撮像素子。
  13. 　請求項１から１２のいずれか一項に記載の撮像素子を備える撮像装置。
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