JP7272423B2 - 撮像素子および撮像装置 - Google Patents

Description

本発明は、撮像素子および撮像装置に関する。

複数の画素をブロックにまとめて、ブロック単位で信号を並列に読出す撮像素子が知られている（特許文献１参照）。このような撮像素子では、ブロック内に欠陥が生じた場合の補間処理が困難であった。

日本国特開２０１６－１７１４５５号公報

本発明の第１の態様による撮像素子は、第１領域、第２領域、および前記第１領域と前記第２領域との間にある第３領域にそれぞれ設けられ、光を光電変換して電荷を生成する複数の光電変換部と、前記第１領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号と、前記第２領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号との少なくとも一方を出力する第１出力部と、前記第３領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号を出力する第２出力部と、前記第１出力部から信号が出力され、第１方向に配線される第１配線と、前記第１方向と交差する第２方向に配線され、前記第１配線と異なる配線層に設けられる第２配線とを有する第１信号線と、を備える。
本発明の第２の態様による撮像装置は、第１の態様による撮像素子と、前記第１出力部および前記第２出力部の少なくとも一方から出力される信号に基づいて画像データを生成する生成部と、を備える。

デジタルカメラの構成例を示す図である。 撮像素子の概要を説明する図である。 撮像素子の断面を説明する図である。 ベイヤー配列を例示する図である。 ブロックの構成を説明する回路図である。 カラーフィルタの配置とブロックの関係性を例示する模式図である。 図７（ａ）～図７（ｄ）は、それぞれ第１ブロックから第４ブロックを説明する図である。 補間処理を説明する図である。 図９（ａ）、図９（ｂ）は出力信号線の配線例を説明する図である。 図１０（ａ）、図１０（ｂ）は出力信号線の他の配線例を説明する図である。 図１１（ａ）、図１１（ｂ）は出力信号線の別の配線例を説明する図である。 図１２（ａ）、図１２（ｂ）は変形例１によるカラーフィルタの配置とブロックの関係性等を説明する図である。 変形例２によるカラーフィルタの配置とブロックの関係性を例示する図である。 変形例３によるカラーフィルタの配置とブロックの関係性等を例示する図である。 変形例４によるカラーフィルタの配置とブロックの関係性等を例示する図である。 変形例５によるカラーフィルタの配置とブロックの関係性等を例示する図である。 図１７（ａ）～図１７（ｉ）は、それぞれ変形例６による第１ブロックから第９ブロックを説明する図である。 出力信号線の配線の一例を説明する図である。 制御信号線の配線の一例を説明する図である。 制御信号線の配線の一例を説明する図である。

本実施の形態による撮像素子は、光を光電変換する光電変換部が複数設けられた領域が、複数配置されている。以下、図面を参照して詳細に説明する。
図１は、一実施の形態による撮像素子１０１を備えるデジタルカメラの構成例を模式的に示す図である。デジタルカメラは、交換レンズ１１０とカメラボディ１００とから構成され、交換レンズ１１０がレンズ取り付け部１０５を介してカメラボディ１００に装着される。
なお、デジタルカメラをレンズ交換式ではなく、レンズ一体式のカメラとして構成してもよい。

図１において、互いに直交する座標系を構成するｘｙｚ軸を規定する。被写体からの光は、図１のｚ軸プラス方向に向かって入射するものとする。また、座標軸に示すように、ｚ軸に直交する紙面手前方向をｘ軸プラス方向、ｚ軸およびｘ軸に直交する上方向をｙ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

交換レンズ１１０は、例えば、レンズ制御部１１１、ズームレンズ１１２、フォーカスレンズ１１３、防振レンズ１１４、絞り部材１１５、レンズ操作部１１６などを備えている。レンズ制御部１１１は、ＣＰＵとメモリなどの周辺部品とを含む。レンズ制御部１１１は、フォーカスレンズ１１３、防振レンズ１１４、および絞り部材１１５の駆動制御、ズームレンズ１１２やフォーカスレンズ１１３の位置検出、カメラボディ１００への交換レンズ１１０の情報の送信およびカメラボディ１００からのカメラ情報の受信などを行う。

カメラボディ１００は、例えば、撮像素子１０１、ボディ制御部１０２、ボディ操作部１０３、および表示部１０４などを備えている。撮像素子１０１は、交換レンズ１１０の予定結像面（予定焦点面）に配置され、交換レンズ１１０により結像される被写体像を光電変換する。ボディ操作部１０３は、シャッターボタンや、各種設定のための操作部材などを含む。表示部１０４は、例えばカメラボディ１００の背面に搭載された液晶モニタ（背面モニタとも称される）によって構成される。

ボディ制御部１０２は、ＣＰＵとメモリなどの周辺部品とを含む。ボディ制御部１０２は、撮像素子１０１の駆動制御、撮像素子１０１からの信号の読み出し、焦点検出演算および交換レンズ１１０の焦点調節、画像信号の処理および記録などデジタルカメラの動作制御を行う。また、ボディ制御部１０２は、レンズ取り付け部１０５に設けられた電気接点１０６を介してレンズ制御部１１１と通信を行い、交換レンズ１１０の情報の受信およびカメラ情報（デフォーカス量や絞り値など）の送信を行う。

撮像素子１０１の受光面上には、交換レンズ１１０を通過した光束によって被写体像が形成される。この被写体像は撮像素子１０１によって光電変換され、光電変換後の信号がボディ制御部１０２へ送られる。

ボディ制御部１０２は、撮像素子１０１からの信号に基づいて公知の焦点検出演算を行うことにより、交換レンズ１１０のデフォーカス量を検出する。デフォーカス量は、交換レンズ１１０が形成した被写体像の位置（結像面）と撮像素子１０１の受光面位置とのずれ量である。
ボディ制御部１０２によって検出されたデフォーカス量は、レンズ制御部１１１へ送出される。レンズ制御部１１１は、受信したデフォーカス量に基づいてフォーカスレンズ１１３の駆動量を算出する。そして、算出した駆動量に基づいて不図示のモーター等を駆動することにより、フォーカスレンズ１１３を合焦位置へ移動させる。

また、ボディ制御部１０２は、撮像素子１０１からの信号を処理して画像データを生成する。画像データは、不図示のメモリカードに記録されたり、表示部１０４に画像を表示する際に用いられたりする。撮像素子１０１からの信号に対する画像処理には、後に詳述する補正処理と、色補間処理等が含まれる。ボディ制御部１０２はさらに、撮像素子１０１からの信号に基づくモニタ用画像（スルー画像とも称される）を表示部１０４に表示させる。

＜撮像素子の構成＞
図２は、撮像素子１０１の概要を説明する模式図である。撮像素子１０１は、ＣＭＯＳイメージセンサによって構成される。撮像素子１０１は、画素エリア２０１と、垂直制御部２０２と、水平制御部２０３と、センサ出力部２０４と、センサ制御部２０５とを有する。なお、図２では、電源部や詳細回路は省略している。

画素エリア２０１には、例えば、ｘ軸方向（第１方向）、および、ｙ軸方向（第２方向）に二次元状に配置された複数の画素を有する。各画素は、入射光量に応じた電荷を生成する、光電変換部としてのフォトダイオードを有する。複数の画素は、それぞれが垂直制御部２０２および水平制御部２０３によって制御され、各画素のフォトダイオードで生成された電荷に基づく信号が、信号線２１０を介して読出される（出力される）。

センサ出力部２０４は、各画素から出力された信号に対して相関二重サンプリング（ＣＤＳ）を行ったり、必要に応じてゲインをかけたりする。センサ出力部２０４で処理された信号は、後段の信号処理部（不図示）へ出力される。

なお、以上の説明では、センサ出力部２０４が後段の信号処理部へアナログ信号として出力する例を説明したが、センサ出力部２０４にＡ／Ｄコンバータを備え、Ａ／Ｄ変換後の信号をデジタル出力する構成にしてもよい。

本実施の形態では、画素エリア２０１が複数の領域に分けられている。各領域は、それぞれ複数（例えば４つ）のフォトダイオードを有する。複数の領域のうち所定数（例えば４つ）の領域が後述する領域間の信号線で接続される。領域間の信号線で接続された所定数の領域をブロックと称する。ブロック内のいずれかの領域のフォトダイオードで生成された信号は、ブロックの信号線２１０を介して出力される。そのため、信号線２１０の数はブロックの数と等しい。このように構成したので、センサ出力部２０４は、複数のブロックからの信号を並列に入力し、入力した複数のブロックからの信号に対して並列に処理を行い、後段の信号処理部（不図示）へ並列に出力することができる。
なお、１つのブロックに複数の信号線２１０を設けてもよい。

センサ制御部２０５は、上述した撮像素子１０１の各部を制御する。すなわち、以降に説明する撮像素子１０１の動作は、ボディ制御部１０２の指令を受けたセンサ制御部２０５の制御に基づいて行われる。
なお、本実施の形態では、フォトダイオードと、フォトダイオードで生成された電荷に基づく信号を出力する出力部とを含めて「画素」と呼ぶ。出力部は、後述する各転送トランジスタ、フローティングディフュージョン（ＦＤ）領域、増幅トランジスタ、および選択トランジスタ、および信号を出力する信号線を含む例を説明するが、出力部の範囲は、必ずしも本例の通りでなくてもよい。

図３は、撮像素子１０１の断面を説明する図である。なお図３では、撮像素子１０１の全体のうち、一部の断面のみを示している。撮像素子１０１は、いわゆる裏面照射型の撮像素子として構成されており、ｚ軸プラス方向に向かう入射光を光電変換する。撮像素子１０１は、例えば、第１半導体基板７０と、第２半導体基板８０とが積層して構成されている。

第１半導体基板７０は、少なくともＰＤ層７１と、配線層７２とを備える。ＰＤ層７１は、配線層７２の裏面側（ｚ軸マイナス側）に配置される。ＰＤ層７１には、複数のフォトダイオードＰＤが二次元状に配置される。配線層７２には、配線６１、配線６２、配線６３、配線６４によって信号線２１０、後述する領域内の信号線、後述する領域間の信号線、および、後述する制御線の配線が形成される。配線６１から配線６４は、それぞれ配線層７２の異なる層に形成される。上記の配線は、配線層７２において同層の配線のみを用いて形成してもよいし、配線層７２の異なる層の配線をそれぞれ用いて形成してもよい。
図３には４層の配線を例示したが、層数は適宜変更して構わない。配線層７２の層間は、例えば不図示のビア（via）によって接続することができる。第２半導体基板８０には、例えば、上記センサ出力部２０４等の各種回路が配置される。第２半導体基板８０についても、多層に構成して構わない。

ＰＤ層７１における入射光の入射側（ｚ軸マイナス側）には、複数のフォトダイオードＰＤの各々に対応する複数のカラーフィルタ７３が設けられる。カラーフィルタ７３には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）のいずれかが設けられる。カラーフィルタ７３には、入射した光のうち第１の波長域の光（赤（Ｒ）の光）を分光する分光特性を有するカラーフィルタと、入射した光のうち第２の波長域の光（緑（Ｇ）の光）を分光する分光特性を有するカラーフィルタと、入射した光のうち第３の波長域の光（青（Ｂ）の光）を分光する分光特性を有するカラーフィルタとが含まれる。カラーフィルタ７３は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する３種類が、図４に例示するベイヤー配列を為すように配列される。
なお、本実施の形態ではベイヤー配列を例に説明するが、カラーフィルタ７３をベイヤー配列以外の配列にしてもよい。

カラーフィルタ７３における入射光の入射側（ｚ軸マイナス側）には、複数のカラーフィルタ７３の各々に対応する複数のマイクロレンズ７４が設けられる。マイクロレンズ７４は、対応するフォトダイオードＰＤに向けて入射光を集光する。マイクロレンズ７４を通過した入射光は、カラーフィルタ７３により一部の波長領域のみが透過され、フォトダイオードＰＤに入射する。フォトダイオードＰＤは、入射光を光電変換して電荷を生成する。

配線層７２の表面（ｚ軸プラス側）には複数の接合パッド７５が配置される。第２半導体基板８０の、配線層７２に対向する面（ｚ軸マイナス側）には、複数の接合パッド７５に対向する複数の接合パッド７６が配置される。複数の接合パッド７５と複数の接合パッド７６とが互いに接合されると、複数の接合パッド７５と複数の接合パッド７６とを介して、第１半導体基板７０と第２半導体基板８０とが電気的に接続される。
接合パッド７５および複数の接合パッド７６の数は、それぞれ上述したブロックの数と等しくすることができる。すなわち、１つのブロックに対応して一組の接合パッド７５、接合パッド７６が設けられる。

本実施の形態では、撮像素子１０１の１つの画素が、第１半導体基板７０に設けられた第１画素部３０ｘと、第２半導体基板８０に設けられた第２画素部３０ｙとによって構成される。第１画素部３０ｘには、マイクロレンズ７４、カラーフィルタ７３、フォトダイオードＰＤの他に、後に詳述するトランジスタや、画素部３０Ｐ間を接続する配線６１から配線６４等を含めることができる。第２画素部３０ｙには、上記センサ出力部２０４等の回路を含めることができる。

＜ブロックの説明＞
図５は、撮像素子１０１のブロックの構成を説明する回路図である。図５に示す例では、ブロック１つ当たり４つの領域Ａ～領域Ｄを有する。領域Ａに、４つの第１画素部３０ｘ－１～３０ｘ－４が配置される。領域Ｂに、４つの第１画素部３０ｘ－５～３０ｘ－８が配置される。領域Ｃに、４つの第１画素部３０ｘ－９～３０ｘ－１２が配置される。領域Ｄに、４つの第１画素部３０ｘ－１３～３０ｘ－１６が配置される。

第１画素部３０ｘは、それぞれ、光電変換部としてのフォトダイオードＰＤと、４つのトランジスタ（転送部として機能する転送トランジスタＴｘ、リセット部として機能するリセットトランジスタＲＳＴ、増幅部として機能する増幅トランジスタＳＦ、スイッチとして機能する選択トランジスタＳＥＬ）と、ＦＤ領域とを有する。
第１画素部３０ｘの各部は、図５に示すように接続されている。図５において符号ＶＤＤは、電源電圧を示す。
転送トランジスタＴｘは、フォトダイオードＰＤで生成された電荷をＦＤ領域へ転送する。転送トランジスタＴｘは、対応する制御信号φＴｘがＨｉｇｈレベルになるとオンして電荷を転送し、対応する制御信号φＴｘがＬｏｗレベルになるとオフする。

ＦＤ領域は、転送された電荷を蓄積するとともに、転送された電荷を電圧に変換する。増幅トランジスタＳＦは、ソースフォロワ回路を形成し、ＦＤ領域の電位に応じた信号を出力する。リセットトランジスタＲＳＴは、ＦＤ領域やフォトダイオードＰＤの電荷をリセット（排出）する。リセットトランジスタＲＳＴは、対応する制御信号φＲＳＴがＨｉｇｈレベルになるとオンし、対応する制御信号φＲＳＴがＬｏｗレベルになるとオフする。

選択トランジスタＳＥＬは、増幅トランジスタＳＦから出力された信号を領域内の信号線６０へ出力する。選択トランジスタＳＥＬは、対応する制御信号φＳＥＬがＨｉｇｈレベルになるとオンして信号を出力し、対応する制御信号φＳＥＬがＬｏｗレベルになるとオフする。

領域内の信号線６０は、領域Ａ～領域Ｄのそれぞれにおいて、領域内の複数（本例では４つ）の選択トランジスタＳＥＬの出力部（ドレイン）を接続する。領域間の信号線９０は、ブロック内の複数（本例では４つ）の領域Ａ～領域Ｄの出力部、すなわち、領域Ａ内の信号線６０、領域Ｂ内の信号線６０、領域Ｃ内の信号線６０、および、領域Ｄ内の信号線６０を接続する。
ブロックにおける信号線をこのように接続したので、ブロック内のいずれかの領域のフォトダイオードＰＤで生成された信号は、領域内の信号線６０、領域間の信号線９０、および、信号線２１０を介して出力される。

センサ制御部２０５は、ブロック内の１６個の第１画素部３０ｘの選択トランジスタＳＥＬに、それぞれ独立した制御信号φＳＥＬ－１～φＳＥＬ－１６を供給することができる。例えば、センサ制御部２０５がＨｉｇｈレベルの制御信号φＳＥＬ－１～φＳＥＬ－１６を順番に供給することで、１６個の選択トランジスタＳＥＬが順番にオンになり信号線２１０へ信号が出力される。このように、ブロック内の１６個の第１画素部３０ｘによって生成された信号は、個別に出力することも可能である。

なお、センサ制御部２０５は、１６個の選択トランジスタＳＥＬのうちの複数個を組み合わせて信号線２１０へ信号を出力させてもよい。例えば、センサ制御部２０５は、第１画素部３０ｘ－１～３０ｘ－１６のうち複数の第１画素部３０ｘへＨｉｇｈレベルの制御信号φＳＥＬを供給する。このように、Ｈｉｇｈレベルの制御信号φＳＥＬが供給された複数の第１画素部３０ｘからそれぞれ出力された信号が領域内の信号線６０、領域間の信号線９０および信号線２１０において加算され、ビニングを行うことも可能である。

また、センサ制御部２０５は、ブロック内の１６個の第１画素部３０ｘの転送トランジスタＴｘに、それぞれ独立した制御信号φＴｘ－１～φＴｘ－１６を供給することができる。例えば、センサ制御部２０５によってＨｉｇｈレベルの制御信号φＴｘ－１～φＴｘ－１６を順番に供給することで、１６個の転送トランジスタＴｘが順番にオンになりフォトダイオードＰＤで生成された電荷がＦＤ領域へ転送される。このように、ブロック内の１６個の第１画素部３０ｘによって生成された電荷は、個別に転送することも可能である。

なお、センサ制御部２０５は、１６個の転送トランジスタＴｘのうちの複数個を同じタイミングでオンさせてもよい。例えば、センサ制御部２０５は、第１画素部３０ｘ－１～３０ｘ－１６のうち複数の第１画素部３０ｘへＨｉｇｈレベルの制御信号φＴｘを供給する。このように、Ｈｉｇｈレベルの制御信号φＴｘが供給された複数の第１画素部３０ｘにおいて生成された電荷がそれぞれのＦＤ領域へ転送される。

図６は、カラーフィルタの配置とブロックの関係性を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０１を示す。画素エリア２０１には、構成３０１が、例えばｘ軸方向およびｙ軸方向に繰り返し配置されている。

＜配置＞
本実施の形態では、複数の領域に、それぞれ４つの画素が配置されている。図６の例では、構成３０１に含まれる６４画素が１６個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。
すなわち、赤（Ｒ）に対応する波長領域の光を透過するカラーフィルタ７３を有する画素（Ｒ画素と称する）と、青（Ｂ）に対応する波長領域の光を透過するカラーフィルタ７３を有する画素（Ｂ画素と称する）と、ＧＲ列上に位置して緑（Ｇ）に対応する波長領域の光を透過するカラーフィルタ７３を有する画素（Ｇ画素と称する）と、ＧＢ列上に位置して緑（Ｇ）に対応する波長領域の光を透過するカラーフィルタ７３を有する画素（Ｇ画素と称する）とによって、１つの領域が構成される。
そして、１つのブロックは、互いに離間して配置されている４つの領域により構成される。これにより、構成３０１は４つのブロックを有する。

図７（ａ）は第１ブロックを説明する図である。第１ブロックは互いに離間して配置されている４つの領域１１～領域１４を有する。領域１１～領域１４は、図５の領域Ａ～領域Ｄに対応する。図７（ｂ）は第２ブロックを説明する図である。第２ブロックは互いに離間して配置されている４つの領域２１～領域２４を有する。領域２１～領域２４は、図５の領域Ａ～領域Ｄに対応する。図７（ｃ）は第３ブロックを説明する図である。第３ブロックは互いに離間して配置されている４つの領域３１～領域３４を有する。領域３１～領域３４は、図５の領域Ａ～領域Ｄに対応する。図７（ｄ）は第４ブロックを説明する図である。第４ブロックは互いに離間して配置されている４つの領域４１～領域４４を有する。領域４１～領域４４は、図５の領域Ａ～領域Ｄに対応する。

図６および図７において、第１ブロックが有する１６個の画素を網掛けで示す。また、第２ブロックが有する１６個の画素をドットで示す。さらに、第３ブロックが有する１６個の画素を縦縞で示す。さらにまた、第４ブロックが有する１６個の画素を横縞で示す。

１つのブロックが、互いに隣接して配置されている領域ではなく、互いに離間した領域を有する理由を説明する。一般に、撮像素子１０１に生じた欠陥によってある画素からの信号を出力させることができない場合、撮像素子１０１は信号を出力できない画素の周囲に配置されている他の画素からの信号を用いた補間処理によって、信号を出力できない画素位置における信号を生成する。また、撮像素子１０１に生じた欠陥によってある画素からの信号に基づく画像データを生成できない場合、撮像素子１０１は画像データを生成できない画素位置の周囲に配置されている他の画素からの信号に基づいた画像データを補正する補正処理によって、画像データを生成できなかった画素位置における画像データを生成する。

本実施の形態では、例えば、第１ブロックに生じた欠陥により、第１ブロック内の画素（注目画素と称する）からの信号を出力できなくなると、例えばボディ制御部１０２またはセンサ制御部２０５が、注目画素の周囲に配置されている他の画素からの信号を用いて補間処理を行う。第１ブロックの欠陥には、第１ブロックの信号線２１０に故障が生じた場合、第１ブロックの領域間の信号線９０に故障が生じた場合、第１ブロックの領域内の信号線６０に故障が生じた場合、上記注目画素そのものに故障が生じた場合が含まれる。

図８は、補間処理を説明する図である。図８において、実線の円で囲んだＲ画素であって、図７（ａ）の第１ブロックを構成する領域１４に含まれるＲ画素を注目画素とする。ボディ制御部１０２またはセンサ制御部２０５は、例えば、破線の円で囲んだ４つのＲ画素であって、図７（ｂ）の第２ブロックを構成する領域２３、２４にそれぞれ含まれるＲ画素と、図７（ｃ）の第３ブロックを構成する領域３２、３４にそれぞれ含まれるＲ画素からの信号を用いて、注目画素の位置における信号を補間する。

このような補間処理を行う場合、注目画素の位置から近い位置に配置されている画素からの信号を用いる方が、注目画素の位置から遠い位置に配置されている画素からの信号を用いるよりも、補間処理の精度が高まる点で有利である。仮に、１つのブロックが、互いに隣接した領域を有するとすれば、注目画素を含む領域の周囲に位置する領域も、注目画素と同じ欠陥ブロックに含まれる可能性が高まる。注目画素を含む領域の周囲の領域が欠陥であると、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置からさらに離れた位置に配置されている他のブロックに含まれる画素からの信号を用いて補間しなければならず、補間処理の精度が低くなってしまう。

しかしながら、本実施の形態によれば、１つのブロックが、互いに離間した領域を有する構成にしたので、注目画素を含む第１ブロックの領域１４の隣に位置する領域３２、３４、２３、２４は、いずれも第１ブロックと異なる第３ブロックまたは第２ブロックに含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理を精度よく行うことができる。
なお、例えば、第２ブロックの領域２４の画素を注目画素とする場合、構成３０１のｘ軸プラス方向側に位置する他の構成（不図示）に含まれる画素からの信号を用いればよい。

＜配線＞
図９（ａ）～図９（ｂ）は、構成３０１の出力信号線のうち領域間の信号線９０の配線と領域内の信号線６０の配線の一例を説明する模式図である。図９（ａ）は、第１ブロックの領域間の信号線９０－１、第２ブロックの領域間の信号線９０－２、第３および第４ブロックの領域内の信号線６０の配線を例示する図である。第１ブロックの領域間の信号線９０－１は、網掛けで示される。第２ブロックの領域間の信号線９０－２は、ドットで示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）出力部とが接続されることを示す。

また、図９（ｂ）は、第３ブロックの領域間の信号線９０－３、第４ブロックの領域間の信号線９０－４、第１および第２ブロックの領域内の信号線６０の配線を例示する図である。第３ブロックの領域間の信号線９０－３は、縦縞で示される。第４ブロックの領域間の信号線９０－４は、横縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

以上説明したように、領域内の信号線６０の配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線９０の配線は、各ブロックが有する４つの領域の領域内の信号線６０を互いに接続する。
図９（ａ）、図９（ｂ）の配線例によれば、上記配線を配線層７２のうちの２層に納めることができる。換言すれば、領域内の信号線６０と領域間の信号線９０とが、配線層７２で占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。

＜他の配線の例示（１）＞
図１０（ａ）～図１０（ｂ）は、構成３０１における出力信号線の他の配線例を説明する模式図である。図１０（ａ）は、第１ブロックの領域間の信号線９０－１、第４ブロックの領域間の信号線、第３および第４ブロックの領域内の信号線６０の配線を例示する図である。第１ブロックの領域間の信号線９０－１は、網掛けで示される。第４ブロックの領域間の信号線は、横縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

また、図１０（ｂ）は、第２ブロックの領域間の信号線９０－２、第３ブロックの領域間の信号線９０－３、第１および第２ブロックの領域内の信号線６０の配線を例示する図である。第２ブロックの領域間の信号線９０－２は、ドットで示される。第３ブロックの領域間の信号線は、縦縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

領域内の信号線６０の配線が、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する点と、領域間の信号線９０の配線が、各ブロックが有する４つの領域の領域内の信号線６０を互いに接続する点は、図９（ａ）、図９（ｂ）に例示した配線と同様である。図１０（ａ）、図１０（ｂ）の配線例でも、図９（ａ）、図９（ｂ）に例示した配線と同様に、上記配線を配線層７２のうちの２層に納めることができる。換言すれば、領域内の信号線６０と領域間の信号線９０とが、配線層７２で占有する層の数を少なくすることができる。

＜他の配線の例示（２）＞
図１１（ａ）～図１１（ｂ）は、構成３０１における出力信号線の別の配線例を説明する模式図である。図１１（ａ）は、第１ブロックの領域間の信号線９０－１、第２ブロックの領域間の信号線９０－２、第３ブロックの領域間の信号線９０－３、および、第４ブロックの領域間の信号線９０－４の配線のうちｘ軸方向の第１配線、第３配線と、第１ブロックから第４ブロックの領域内の信号線６０の配線の一部とを例示する図である。第１ブロックの領域間の信号線９０－１は、網掛けで示される。第２ブロックの領域間の信号線９０－２は、ドットで示される。第３ブロックの領域間の信号線９０－３は、縦縞で示される。第４ブロックの領域間の信号線９０－４は、横縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

また、図１１（ｂ）は、第１ブロックの領域間の信号線９０－１、第２ブロックの領域間の信号線９０－２、第３ブロックの領域間の信号線９０－３、および、第４ブロックの領域間の信号線９０－４の配線のうちｙ軸方向の第２配線、第４配線と、第１ブロックから第４ブロックの領域内の信号線６０の配線の残り部分とを例示する図である。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

領域内の信号線６０の配線が、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する点と、領域間の信号線９０の配線が、各ブロックが有する４つの領域の領域内の信号線６０の配線を互いに接続する点は、図９（ａ）、図９（ｂ）および図１０（ａ）、図１０（ｂ）に例示した配線と同様である。 図１１（ａ）、図１１（ｂ）に例示した配線例でも、図９（ａ）、図９（ｂ）および図１０（ａ）、図１０（ｂ）に例示した配線と同様に、上記配線を配線層７２のうちの２層に納めることができる。換言すれば、領域内の信号線６０と領域間の信号線９０とが、配線層７２で占有する層の数を少なくすることができる。

以上説明した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子１０１は、第１領域としての領域１１、第２領域としての領域１２、および領域１１と領域１２との間にある第３領域としての領域２１にそれぞれ設けられ、光を光電変換して電荷を生成する複数の第１画素部３０ｘと、領域１１に設けられる複数の第１画素部３０ｘで生成された電荷に基づく信号と、領域１２に設けられる複数の第１画素部３０ｘで生成された電荷に基づく信号との少なくとも一方を出力する第１出力部（第１ブロックの領域内の信号線６０、領域間の信号線９０－１、信号線２１０）と、領域２１に設けられる複数の第１画素部３０ｘで生成された電荷に基づく信号を出力する第２出力部（第２ブロックの領域内の信号線６０、領域間の信号線９０－２、信号線２１０）とを備える。このように、領域１１と領域１２との間に領域２１を配置したため、仮に、領域１１または領域１２が欠陥になった場合に、領域１１、領域１２における第１画素部３０ｘから得られるべき信号を、領域１１、領域１２の間に位置する領域２１における第１画素部３０ｘから得られた信号を用いて生成する補間処理、補正処理を精度よく行うことができる。

（２）複数の第１画素部３０ｘは、第１方向および第２方向に、領域１１、領域１２および領域２１においてそれぞれ設けられる。このように構成したので、各領域において第１方向および第２方向の位置が対応する第１画素部３０ｘから得られる信号を用いることで、補間処理、補正処理を精度よく行うことができる。

（３）上記（１）の第１出力部は、第１方向および第２方向の少なくとも一方に配線され、第１画素部３０ｘで生成された電荷に基づく信号を出力する第１信号線としての領域間の信号線９０－１を有し、上記（１）の第２出力部は、第１方向および第２方向の少なくとも一方に配線され、第１画素部３０ｘで生成された電荷に基づく信号を出力する第２信号線としての領域間の信号線９０－２を有する。このように構成したので、仮に、領域１１または領域１２が欠陥になって領域間の信号線９０－１から信号が出力されない場合でも、領域２１における第１画素部３０ｘから得られる信号を領域間の信号線９０－２から出力させることができる。

（４）領域間の信号線９０－１と領域間の信号線９０－２とは、配線層７２の異なる層に設けたので、１つの層において第１方向および第２方向の配線を交差させずに適切に配線することができる。また、配線層７２で領域間の信号線９０が占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。

（５）領域間の信号線９０－１と領域間の信号線９０－２とは、配線層７２の同じ層に設けられ、交差しないよう配線されるので、１つの層において第１方向および第２方向の配線を交差させずに適切に配線することができる。また、配線層７２で領域間の信号線９０が占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。

（６）領域間の信号線９０－１は、図１１（ａ）の第１方向に配線される第１配線と、図１１（ｂ）の第２方向に配線される第２配線とを有し、上記第１配線と上記第２配線とは、配線層７２の異なる層に設けられる。このように構成したので、１つの層において第１方向および第２方向の配線を交差させずに適切に配線することができる。また、配線層７２で領域間の信号線９０が占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。

（７）領域間の信号線９０－２は、図１１（ａ）の第１方向に配線される第３配線と、図１１（ｂ）の第２方向に配線される第４配線とを有し、上記第１配線と上記第３配線とは、配線層７２の同じ層（図１１（ａ））に設けられ、上記第２配線と上記第４配線とは、配線層７２の同じ層（図１１（ｂ））に設けられる。このように構成したので、１つの層において第１方向および第２方向の配線を交差させずに適切に配線することができる。また、配線層７２で領域間の信号線９０が占有する層の数を少なくすることができる。配線の層数を少なくすることで、コスト抑制の効果を得ることができる。

（８）領域１１、領域１２および領域２１と異なる、第４領域としての領域２２に設けられる複数の第１画素部３０ｘを備え、上記（１）の第２出力部は、領域２１に設けられる複数の第１画素部３０ｘで生成された電荷に基づく信号と、領域２２に設けられる複数の第１画素部３０ｘで生成された電荷に基づく信号との少なくとも一方を出力する。このように構成したので、仮に、領域１２が欠陥になって領域間の信号線９０－１から信号が出力されない場合でも、領域２１または領域２２における第１画素部３０ｘで得られる信号を第２信号線としての領域間の信号線９０－２から出力させることができる。

（９）複数の第１画素部３０ｘは、第１波長の光を光電変換する光電変換部と、第１波長と異なる第２波長の光を光電変換する光電変換部とを有する。このように構成したので、異なる波長の光をそれぞれ光電変換することができる。

（１０）上記（１）の第１出力部および第２出力部の少なくとも一方から出力される信号に基づいて画像データを生成する生成部としてのボディ制御部１０２とを備える。このように構成したので、記録用の画像、モニタ用の画像を生成することができる。

（１１）ボディ制御部１０２は、上記（１）の第２出力部から出力される信号に基づいて、上記（１）の第１出力部から出力される信号を補正して、画像データを生成する。このように構成したので、記録用の画像、モニタ用の画像を適切に生成することができる。

（１２）ボディ制御部１０２は、上記（１）の第１出力部から信号が出力されない場合、上記（１）の第２出力部から出力される信号に基づいて画像データを補正して、画像データを生成する。このように構成したので、記録用の画像、モニタ用の画像を適切に生成することができる。

（１３）ボディ制御部１０２は、は、上記（１）の第１出力部から信号が出力されない場合、画像データにおいて第１出力部から出力される信号に対応するデータを、第２出力部から出力される信号に基づいて生成する。このように構成したので、記録用の画像、モニタ用の画像を適切に生成することができる。

次のような変形も本発明の範囲内であり、変形例の１つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
上述した実施の形態では、１つのブロックが４つの領域（１６画素）を有する例を説明した。この代わりに、１つのブロックが９つの領域（３６画素）を有する構成にしてもよい。
図１２（ａ）、図１２（ｂ）は、変形例１によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０２を示す。画素エリア２０１には、構成３０２が、例えばｘ軸方向（第１方向）およびｙ軸方向（第２方向）に繰り返し配置されている。

＜配置＞
変形例１の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１２（ａ）、図１２（ｂ）の例では、構成３０２に含まれる１４４画素が３６個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、互いに離間して配置されている９つの領域により、１つのブロックを構成する。これにより、構成３０２は４つのブロックを有する。

図１２（ａ）、図１２（ｂ）において、第１ブロックが有する３６個の画素を網掛けで示す。また、第２ブロックが有する３６個の画素をドットで示す。さらに、第３ブロックが有する３６個の画素を縦縞で示す。さらにまた、第４ブロックが有する３６個の画素を横縞で示す。

変形例１においても、１つのブロックが、互いに隣接して配置されている領域ではなく、互いに離間した領域を有する。このように構成したので、例えば、注目画素を含む第１ブロックの領域の隣に位置する領域は、いずれも第１ブロックと異なる他のブロック（第２ブロック～第４ブロックのいずれか）に含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理、補正処理を精度よく行うことができる。

＜配線＞
図１２（ａ）には、第１ブロックの領域間の信号線、第２ブロックの領域間の信号線、第３および第４ブロックの領域内の信号線の配線を例示する。第１ブロックの領域間の信号線は、網掛けで示される。第２ブロックの領域間の信号線は、ドットで示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

また、図１２（ｂ）には、第３ブロックの領域間の信号線、第４ブロックの領域間の信号線、第１および第２ブロックの領域内の信号線の配線を例示する。第３ブロックの領域間の信号線は、縦縞で示される。第２ブロックの領域間の信号線は、横縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

領域内の信号線の配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線の配線は、各ブロックが有する９つの領域の領域内の信号線を互いに接続する。
図１２（ａ）、図１２（ｂ）に例示するように、変形例１の場合にも上記配線を２層に納めることができる。そのため、第１ブロック～第４ブロックの配線を配線層７２の異なる４つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を４から２へ減らしてコストを抑えることができる。

（変形例２）
１つのブロックが６４画素を有する構成にしてもよい。図１３は、変形例２によるカラーフィルタの配置とブロックの関係性を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０３を示す。画素エリア２０１には、構成３０３が、例えばｘ軸方向（第１方向）およびｙ軸方向（第２方向）に繰り返し配置されている。

＜配置＞
変形例２の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１３の例では、構成３０３に含まれる２５６画素が６４個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、１つのブロックは、互いに離間して配置されている１６個の領域により構成される。これにより、構成３０３は４つのブロックを有する。

図１３において、第１ブロックが有する６４個の画素を網掛けで示す。また、第２ブロックが有する６４個の画素をドットで示す。さらに、第３ブロックが有する６４個の画素を縦縞で示す。さらにまた、第４ブロックが有する６４個の画素を横縞で示す。

変形例２においても、１つのブロックは、互いに隣接して配置されている領域ではなく、互いに離間した領域を有する。このように構成したので、例えば、注目画素を含む第１ブロックの領域の隣に位置する領域は、いずれも第１ブロックと異なる他のブロック（第２ブロック～第４ブロックのいずれか）に含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理、補正処理を精度よく行うことができる。

＜配線＞
図示を省略するが、変形例２における信号線の配線は、上記実施の形態の説明で参照した図９（ａ）、図９（ｂ）、変形例１の説明で参照した図１２（ａ）、図１２（ｂ）にならって配線することができる。すなわち、配線層７２の１つの層において、第１ブロックの領域間の信号線、第２ブロックの領域間の信号線、第３および第４ブロックの領域内の信号線は、配線層７２の１つの層に配線され、配線層７２の他の層において、第３ブロックの領域間の信号線、第４ブロックの領域間の信号線、第１および第２ブロックの領域内の信号線は、配線層７２の他の層に配線される。

このように配線することにより、変形例２の場合にも上記配線を２層に納めることができる。そのため、第１ブロック～第４ブロックの配線を配線層７２の異なる４つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を４から２へ減らしてコストを抑えることができる。

（変形例３）
ブロックが有する複数の領域の領域内の信号線を互いに接続する領域間の信号線を、ｘ軸およびｙ軸に挟まれる方向に配線してもよい。図１４は、変形例３によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０４を示す。画素エリア２０１には、構成３０４が、例えばｘ軸方向およびｙ軸方向に繰り返し配置されている。

＜配置＞
変形例３の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１４の例では、構成３０４に含まれる３２画素が８個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、１つのブロックは、互いに離間して配置されている４個の領域により構成される。これにより、構成３０４は２つのブロックを有する。
図１４において、第１ブロックが有する１６個の画素を網掛けで示す。また、第２ブロックが有する１６個の画素をドットで示す。

変形例３においても、１つのブロックは、互いに隣接して配置されている領域ではなく、互いに離間した領域によって構成される。このように構成したので、例えば、注目画素を含む第１ブロックの領域の隣に位置する領域は、いずれも第１ブロックと異なる第２ブロックに含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理、補正処理を精度よく行うことができる。

＜配線＞
図１４には、第１ブロックの領域間の信号線、第２ブロックの領域間の信号線、第１および第２ブロックの領域内の信号線の配線を例示する。配線方向は、ｘ軸とｙ軸に挟まれる方向である。例えば、ｘ軸プラス方向およびｙ軸プラス方向に挟まれる方向を第１方向とすると、ｘ軸プラス方向およびｙ軸マイナス方向に挟まれる方向は第２方向である。第１ブロックの領域間の信号線および領域内の信号線の配線は、網掛けで示される。第２ブロックの領域間の信号線および領域内の信号線の配線は、ドットで示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。
領域内の信号線の配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する４つの領域の領域内の信号線を互いに接続する。

図１４に示すように、変形例３の場合の出力信号線の配線は、配線層７２の１つの層に納めることができる。そのため、第１ブロック～第２ブロックの領域間の信号線、領域内の信号線の配線を配線層７２の異なる２つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を２から１へ減らしてコストを抑えることができる。

（変形例４）
上述した変形例３では、１つのブロックが１６画素を有する例を説明した。この代わりに、１つのブロックが３６画素を有する構成にしてもよい。図１５は、変形例４によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０５を示す。画素エリア２０１には、構成３０５が、例えばｘ軸方向およびｙ軸方向に繰り返し配置されている。

＜配置＞
変形例４の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１５の例では、構成３０５に含まれる７２画素が１８個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、１つのブロックは、互いに離間して配置されている９個の領域により構成される。これにより、構成３０５は２つのブロックを有する。
図１５において、第１ブロックが有する３６個の画素を網掛けで示す。また、第２ブロックが有する３６個の画素をドットで示す。

変形例４においても、１つのブロックは、互いに隣接して配置されている領域ではなく、互いに離間した領域によって構成され。このように構成したので、例えば、注目画素を含む第１ブロックの領域の隣に位置する領域は、いずれも第１ブロックと異なる第２ブロックに含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理、補正処理を精度よく行うことができる。

＜配線＞
図１５には、第１ブロックの領域間の信号線、第２ブロックの領域間の信号線、第１および第２ブロックの領域内の信号線の配線を例示する。配線方向は、ｘ軸とｙ軸に挟まれる方向である。例えば、ｘ軸プラス方向およびｙ軸プラス方向に挟まれる方向を第１方向とすると、ｘ軸プラス方向およびｙ軸マイナス方向に挟まれる方向は第２方向である。第１ブロックの領域間の信号線および領域内の信号線の配線は、網掛けで示される。第２ブロックの領域間の信号線および領域内の信号線の配線は、ドットで示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。
領域配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する９つの領域の領域内の信号線を互いに接続する。

図１５に示すように、変形例４の場合にも、出力信号線の配線を配線層７２の１つの層に納めることができる。そのため、第１ブロック～第２ブロックの領域間の信号線、領域内の信号線の配線を配線層７２の異なる２つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を２から１へ減らしてコストを抑えることができる。

（変形例５）
出力信号線の配線を、配線層７２の１つの層に納める他の例を説明する。図１６は、変形例５によるカラーフィルタの配置とブロックの関係性、および、出力信号線の配線を例示する模式図であり、画素エリア２０１（図２）の一部の構成３０６を示す。画素エリア２０１には、構成３０６が、例えばｘ軸方向（第１方向）およびｙ軸方向（第２方向）に繰り返し配置されている。

＜配置＞
変形例５の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１６の例では、構成３０６に含まれる２５６画素が６４個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、互いに離間して配置されている９つの領域により、１つのブロックを構成する。

図１６において、第１ブロックが有する３６個の画素を網掛けで示す。また、第２ブロックが有する３６個の画素をドットで示す。さらに、第３ブロックが有する３６個の画素を縦縞で示す。さらにまた、第４ブロックが有する３６個の画素を横縞で示す。
変形例５では、第１ブロックと第２ブロックとが互いにブロックのｘ軸方向に一部が重なり合う。また、第１ブロックと第３ブロックとが互いにブロックのｙ軸方向に一部で重なり合う。さらに、第２ブロックと第４ブロックとが互いにブロックのｙ軸方向に一部が重なり合う。さらにまた、第３ブロックと第４ブロックとが互いにブロックのｘ軸方向に一部が重なり合う。
このように、変形例５の場合は構成３０６に４つのブロックが収まるわけではなく、４つのブロックがｘ軸またはｙ軸方向に部分的に重なるように配置される。

変形例５においても、１つのブロックは、互いに隣接して配置されている領域ではなく、互いに離間した領域によって構成される。このように構成したので、例えば、注目画素を含む第１ブロックの領域の隣に位置する領域は、いずれも第１ブロックと異なる他のブロック（第２ブロック～第４ブロックのいずれか）に含まれる。すなわち、注目画素を含む領域の周囲の領域は欠陥ブロックと異なるブロックに含まれるので、ボディ制御部１０２またはセンサ制御部２０５は、注目画素の位置から近い位置に配置されている画素からの信号を用いて、補間処理、補正処理を精度よく行うことができる。

＜配線＞
図１６には、第１ブロックの領域間の信号線、第２ブロックの領域間の信号線、第３ブロックの領域間の信号線、第４ブロックの領域間の信号線、第１～第４ブロックの領域内の信号線の配線を例示する。第１ブロックの領域間の信号線は、網掛けで示される。第２ブロックの領域間の信号線は、ドットで示される。第３ブロックの領域間の信号線は、縦縞で示される。第４ブロックの領域間の信号線は、横縞で示される。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）とが接続されることを示す。

領域内の信号線の配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する９つの領域の領域内の信号線を互いに接続する。

図１６において、例えば破線で囲む第１ブロックを例にすると、網掛けで示す第１ブロックの中心に位置する領域の第１画素部３０ｘを起点に、渦巻き状に第１ブロックの領域をつないで配線する。例えば、第１ブロックの中心に位置する領域のＲ画素から、ｙ軸プラス方向に１領域離れた領域のＲ画素まで網掛けで示す領域間の信号線でつなぎ、さらにｘ軸プラス方向に１領域離れたＧ画素まで網掛けで示す領域間の信号線でつなぐ。続いて、上記第１ブロックの中心に位置する領域のＧ画素（ＲＧ列）から、ｘ軸プラス方向に１領域離れた領域のＧ画素まで網掛けで示す領域間の信号線でつなぎ、さらにｙ軸マイナス方向に１領域離れた領域のＲ画素まで網掛けで示す領域間の信号線でつなぐ。

同様に、第１ブロックの中心に位置する領域のＢ画素から、ｙ軸マイナス方向に１領域離れた領域のＢ画素まで網掛けで示す領域間の信号線でつなぎ、さらにｘ軸マイナス方向に１領域離れたＧ画素まで網掛けで示す領域間の信号線でつなぐ。続いて、上記第１ブロックの中心に位置する領域のＧ画素（ＧＢ列）から、ｘ軸マイナス方向に１領域離れた領域のＧ画素まで網掛けで示す領域間の信号線でつなぎ、さらにｙ軸プラス方向に１領域離れた領域のＢ画素まで網掛けで示す領域間の信号線でつなぐ。

ドットで示す第２ブロック、縦縞で示す第３ブロック、および横縞で示す第４ブロックについても、同様に、各ブロックの中心に位置する領域の第１画素部３０ｘを起点に、渦巻き状に各ブロックを構成する領域の第１画素部３０ｘをつないで配線する。

図１６に示すように、変形例５の場合の出力信号線の配線は、配線層７２の１つの層に納めることができる。そのため、第１ブロック～第４ブロックの領域間の信号線、領域内の信号線の配線を配線層７２の異なる４つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を４から１へ減らしてコストを抑えることができる。

（変形例６）
上述した実施の形態および変形例では、ブロックが有する領域が、１領域離間して配置される場合を例示した。この代わりに、ブロックが有する領域を、２領域以上離間して配置してもよい。

＜配置＞
図１７（ａ）は変形例６における第１ブロックを説明する図であり、第１ブロックは互いに２領域離して配置されている４つの領域１１、１４、２９、３２を有する。符号３０７で示す枠は、画素エリア２０１（図２）の一部として、例えば１４４画素（ｘ軸方向１２×ｙ軸方向１２）を含む構成３０７である。
図１７（ｂ）は変形例６における第２ブロックを説明する図であり、第２ブロックは互いに２領域離して配置されている４つの領域１２、１５、３０、３３を有する。

図１７（ｃ）は変形例６における第３ブロックを説明する図であり、第３ブロックは互いに２領域離して配置されている４つの領域１３、１６、３１、３４を有する。図１７（ｄ）は変形例６における第４ブロックを説明する図であり、第４ブロックは互いに２領域離して配置されている４つの領域１７、２０、３５、３８を有する。

図１７（ｅ）は変形例６における第５ブロックを説明する図であり、第５ブロックは互いに２領域離して配置されている４つの領域１８、２１、３６、３９を有する。図１７（ｆ）は変形例６における第６ブロックを説明する図であり、第６ブロックは互いに２領域離して配置されている４つの領域１９、２２、３７、４０を有する。

図１７（ｇ）は変形例６における第７ブロックを説明する図であり、第７ブロックは互いに２領域離して配置されている４つの領域２３、２６、４１、４４を有する。図１７（ｈ）は変形例６における第８ブロックを説明する図であり、第８ブロックは互いに２領域離して配置されている４つの領域２４、２７、４２、４５を有する。

図１７（ｉ）は変形例６における第９ブロックを説明する図であり、第９ブロックは互いに２領域離して配置されている４つの領域２５、２８、４３、４６を有する。
図１７（ａ）～図１７（ｉ）に示すように、各ブロックを構成する領域は、２領域離して配置される。変形例６の場合も、画素エリア２０１を４画素ごとに区分けすることにより複数の領域に分ける。図１７の例では、構成３０７に含まれる１４４画素が３６個の領域に分けられている。１つの領域は、ベイヤー配列の４画素によって構成される。そして、互いに２領域おきに離間して配置されている４つの領域により、１つのブロックを構成する。これにより、構成３０７は図１７（ａ）～図１７（ｉ）に示す９つのブロックを有する。

＜配線＞
図１８は、構成３０７における出力信号線の配線の一例を説明する模式図である。網掛けで示す配線は、第１ブロックから第９ブロックまでの領域間の信号線の配線のうちｘ軸方向（第１方向）の配線と、第１－７、９領域の領域内の信号線の配線の一部とを例示する図である。
ドットで示す配線は、第１ブロックから第９ブロックまでの領域間の信号線のうちｙ軸方向（第２方向）の配線と、上記以外の領域内の信号線の配線とを例示する図である。 例えば、配線層７２の１つの層において網掛けで示す配線を行い、配線層７２の他の層においてドットで示す配線を行う。二重丸は、上記配線と第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）との間、異なる層間の配線が接続されることを示す。

領域内の信号線の配線は、各領域を構成する４つの第１画素部３０ｘの選択トランジスタＳＥＬの出力部（ドレイン）を互いに接続する。
また、領域間の信号線の配線は、各ブロックを構成する４つの領域の領域内の信号線を、第１画素部３０ｘにおける選択トランジスタＳＥＬの出力部（ドレイン）または二重丸で示す接続点を介して互いに接続する。

このように配線することにより、変形例６の場合にも出力信号線の配線を２層に納めることができる。そのため、第１ブロック～第９ブロックの領域間の信号線の配線を配線層７２の異なる９つの層にそれぞれ形成する場合と比べて、配線層７２における配線の層数を９から２へ減らしてコストを抑えることができる。

（変形例７）
上述した実施の形態および変形例では、ブロックを構成する領域の数が、ｘ軸方向にＮ個、ｙ軸方向にＮ個配置される場合を例示した。この代わりに、ブロックを構成する領域の数が、ｘ軸方向にＮ個、ｙ軸方向にＭ個配置されるようにしてもよい。ＭとＮの大小関係は、Ｎ＜Ｍでも、Ｎ＞Ｍでもよい。

＜制御信号φＳＥＬ－１～φＳＥＬ－Ｎを供給するための配線＞
上記の実施の形態および変形例では、出力信号線の配線を中心に説明したが、各ブロックを構成する複数の第１画素部３０ｘの選択トランジスタＳＥＬのそれぞれに対し、制御信号φＳＥＬ－１～φＳＥＬ－Ｎを供給するための制御線も、上記配線層７２に配線してよい。制御線を配線する層は、出力信号線を配線する層と分けてもよいし、制御線の一部を出力信号線と同じ層に配線してもよい。

また、制御線は、ブロック間で共通にしてもよい。例えば、図６、図７を参照して説明した構成３０１の場合、図１９に例示するように制御線を配線することができる。
図１９の場合、構成３０１の第１および第２ブロックに対する制御線の配線として配線１－１～１－１６を設け、構成３０１の第３および第４ブロックに対する制御線の配線として配線２－１～２－１６を設ける。二重丸は、上記配線と第１画素部３０ｘ－１～３０ｘ－１６の選択トランジスタＳＥＬの制御部（ゲート）とが接続されることを示す。

センサ制御部２０５は、領域１１に含まれるＧＢ列上のＧ画素と、領域２１に含まれるＧＢ列上のＧ画素とに、配線１－１を介して同じタイミングで制御信号φＳＥＬ－１（第１ブロック）、φＳＥＬ－１（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１の制御線を共通にする。
センサ制御部２０５はまた、領域１１に含まれるＲ画素と、領域２１に含まれるＲ画素とに、配線１－２を介して同じタイミングで制御信号φＳＥＬ－２（第１ブロック）、φＳＥＬ－２（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－２の制御線を共通にする。

さらにセンサ制御部２０５は、領域１２に含まれるＧＢ列上のＧ画素と、領域２２に含まれるＧＢ列上のＧ画素とに、配線１－３を介して同じタイミングで制御信号φＳＥＬ－３（第１ブロック）、φＳＥＬ－３（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－３の制御線を共通にする。
センサ制御部２０５はまた、領域１２に含まれるＲ画素と、領域２２に含まれるＲ画素とに、配線１－４を介して同じタイミングで制御信号φＳＥＬ－４（第１ブロック）、φＳＥＬ－４（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－４の制御線を共通にする。

そして、センサ制御部２０５は、領域１１に含まれるＢ画素と、領域２１に含まれるＢ画素とに、配線１－５を介して同じタイミングで制御信号φＳＥＬ－５（第１ブロック）、φＳＥＬ－５（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－５の制御線を共通にする。
センサ制御部２０５はまた、領域１１に含まれるＲＧ列上のＧ画素と、領域２１に含まれるＲＧ列上のＧ画素とに、配線１－６を介して同じタイミングで制御信号φＳＥＬ－６（第１ブロック）、φＳＥＬ－６（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－６の制御線を共通にする。

さらにセンサ制御部２０５は、領域１２に含まれるＢ画素と、領域２２に含まれるＢ画素とに、配線１－７を介して同じタイミングで制御信号φＳＥＬ－７（第１ブロック）、φＳＥＬ－７（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－７の制御線を共通にする。
センサ制御部２０５はまた、領域１２に含まれるＲＧ列上のＧ画素と、領域２２に含まれるＲＧ列上のＧ画素とに、配線１－８を介して同じタイミングで制御信号φＳＥＬ－８（第１ブロック）、φＳＥＬ－８（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－８の制御線を共通にする。

そして、センサ制御部２０５は、領域１３に含まれるＧＢ列上のＧ画素と、領域２３に含まれるＧＢ列上のＧ画素とに、配線１－９を介して同じタイミングで制御信号φＳＥＬ－９（第１ブロック）、φＳＥＬ－９（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－９の制御線を共通にする。
センサ制御部２０５はまた、領域１３に含まれるＲ画素と、領域２３に含まれるＲ画素とに、配線１－１０を介して同じタイミングで制御信号φＳＥＬ－１０（第１ブロック）、φＳＥＬ－１０（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１０の制御線を共通にする。

さらにセンサ制御部２０５は、領域１４に含まれるＧＢ列上のＧ画素と、領域２４に含まれるＧＢ列上のＧ画素とに、配線１－１１を介して同じタイミングで制御信号φＳＥＬ－１１（第１ブロック）、φＳＥＬ－１１（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１１の制御線を共通にする。
センサ制御部２０５はまた、領域１４に含まれるＲ画素と、領域２４に含まれるＲ画素とに、配線１－１２を介して同じタイミングで制御信号φＳＥＬ－１２（第１ブロック）、φＳＥＬ－１２（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１２の制御線を共通にする。

そして、センサ制御部２０５は、領域１３に含まれるＢ画素と、領域２３に含まれるＢ画素とに、配線１－１３を介して同じタイミングで制御信号φＳＥＬ－１３（第１ブロック）、φＳＥＬ－１３（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１３の制御線を共通にする。
センサ制御部２０５はまた、領域１３に含まれるＲＧ列上のＧ画素と、領域２３に含まれるＲＧ列上のＧ画素とに、配線１－１４を介して同じタイミングで制御信号φＳＥＬ－１４（第１ブロック）、φＳＥＬ－１４（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１４の制御線を共通にする。

さらにセンサ制御部２０５は、領域１４に含まれるＢ画素と、領域２４に含まれるＢ画素とに、配線１－１５を介して同じタイミングで制御信号φＳＥＬ－１５（第１ブロック）、φＳＥＬ－１５（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１５の制御線を共通にする。
センサ制御部２０５はまた、領域１４に含まれるＲＧ列上のＧ画素と、領域２４に含まれるＲＧ列上のＧ画素とに、配線１－１６を介して同じタイミングで制御信号φＳＥＬ－１６（第１ブロック）、φＳＥＬ－１６（第２ブロック）を供給する。すなわち、第１および第２ブロックの制御信号φＳＥＬ－１６の制御線を共通にする。

以上説明したように、第１ブロックの領域１１または領域１２に設けられる複数の第１画素部３０ｘは、第１方向または第２方向に設けられる第１画素部３０ｘ－１と第１画素部３０ｘ－２とを有し、第２ブロックの領域２１に設けられる複数の第１画素部３０ｘは、第１方向または第２方向に設けられる第１画素部３０ｘ－１と第１画素部３０ｘ－２とを有し、第１出力部は、第１ブロックの第１画素部３０ｘ－１で生成された電荷に基づく信号を領域間の信号線９０－１に出力するための第１スイッチとしての選択トランジスタＳＥＬ－１（第１ブロック）と、第１ブロックの第１画素部３０ｘ－２で生成された電荷に基づく信号を領域間の信号線９０－１に出力するための第２スイッチとしての選択トランジスタＳＥＬ－２（第１ブロック）とを有し、第２出力部は、第２ブロックの第１画素部３０ｘ－１で生成された電荷に基づく信号を領域間の信号線９０－２に出力するための第３スイッチとしての選択トランジスタＳＥＬ－１（第２ブロック）と、第２ブロックの第１画素部３０ｘ－２で生成された電荷に基づく信号を領域間の信号線９０－２に出力するための第４スイッチとしての選択トランジスタＳＥＬ－２（第２ブロック）と、を有し、第１方向行または第２方向に配線され、第１スイッチとしての選択トランジスタＳＥＬ－１（第１ブロック）と第３スイッチとしての選択トランジスタＳＥＬ－１（第２ブロック）とを制御するための第１制御線（配線１－１）と、第１方向または第２方向に配線され、第２スイッチとしての選択トランジスタＳＥＬ－２（第１ブロック）と第４スイッチとしての選択トランジスタＳＥＬ－２（第２ブロック）とを制御するための第２制御線（配線１－２）と、を有する。このように構成したので、ブロック間の制御線を共通にすることにより、制御線を共通にしない場合と比べて、制御線の配線をシンプルにすることができる。

上記の説明では、第１および第２ブロックに対する制御線の配線１－１～１－１６を説明したが、第３および第４ブロックに対する制御線の配線２－１～２－１６についても同様である。
なお、ブロックが有する領域の数、すなわち画素の数を増やす場合は、画素の数に応じて制御線の数を増やせばよい。

＜制御信号φＴｘ－１～φＴｘ－Ｎを供給するための配線＞
各ブロックを構成する複数の第１画素部３０ｘの転送トランジスタＴｘのそれぞれに対し、制御信号φＴｘ－１～φＴｘ－Ｎを供給するための制御線も、図１９を参照して説明した制御信号φＳＥＬ－１～φＳＥＬ－Ｎを供給するための制御線と同様に、上記配線層７２に配線してもよい。
また、制御信号φＴｘ－１～φＴｘ－Ｎを供給するための制御線も、ブロック間で共通にしてもよい。ブロック間の制御線を共通にすることにより、制御線を共通にしない場合と比べて、制御線の配線をシンプルにすることができる。

＜マトリクス状の配線＞
図６、図７を参照して説明した構成３０１の場合、図２０に例示するようなマトリクス状に制御線を配線してもよい。図２０の場合、構成３０１の第１－第４ブロックに対する制御信号φＳＥＬ－１～φＳＥＬ－Ｎの配線として、ｘ軸方向の配線ａ１～ａ８およびｙ軸方向の配線ｂ１～ｂ８を設ける。各第１画素部３０ｘには、２つの選択トランジスタＳＥＬが設けられているものとする。各第１画素部３０ｘにおいて、一方の選択トランジスタＳＥＬの制御部（ゲート）に配線ａ１～ａ８のいずれかが接続され、他方の選択トランジスタＳＥＬの制御部（ゲート）に配線ｂ１～ｂ８のいずれかが接続される。

センサ制御部２０５は、交差する配線ａ１～ａ８、ｂ１～ｂ８を介して、信号読出しの対象（信号を出力させる対象）とする第１画素部３０ｘへ制御信号φＳＥＬを供給する。このように構成することにより、配線ａ１～ａ８、配線ｂ１～ｂ８により供給された制御信号φＳＥＬによって２つの選択トランジスタＳＥＬがともにオンする第１画素部３０ｘで生成された信号が、信号線２１０へ出力される。

以上の説明では、撮像素子１０１をデジタルカメラに搭載する例を説明したが、撮像素子１０１は、デジタルカメラ以外にもスマートフォンやタブレット端末、ウェアラブル端末等の電子機器に搭載してもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特願２０１９－０６９１４４号（２０１９年３月２９日出願）

１１－４６…領域、３０Ｐ…画素部、３０ｘ－１～３０ｘ－Ｎ…第１画素部、６０…領域内の信号線、６１～６４…配線、７１…ＰＤ層、７２…配線層、７３…カラーフィルタ、９０、９０－１～４－…領域間の信号線、１００…カメラボディ、１０１…撮像素子、１０２…ボディ制御部、２０１…画素エリア、２０４…出力部、２０５…制御部、２１０…信号線、ＰＤ…フォトダイオード、ＳＥＬ…選択トランジスタ、ＳＦ…増幅トランジスタ、Ｔｘ…転送トランジスタ

Claims (14)

1. 第１領域、第２領域、および前記第１領域と前記第２領域との間にある第３領域にそれぞれ設けられ、光を光電変換して電荷を生成する複数の光電変換部と、
   前記第１領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号と、前記第２領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号との少なくとも一方を出力する第１出力部と、
   前記第３領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号を出力する第２出力部と、
   前記第１出力部から信号が出力され、第１方向に配線される第１配線と、前記第１方向と交差する第２方向に配線され、前記第１配線と異なる配線層に設けられる第２配線とを有する第１信号線と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   複数の前記光電変換部は、前記第１方向および前記第２方向に、前記第１領域、前記第２領域、および前記第３領域にそれぞれ設けられる撮像素子。
3. 請求項２に記載の撮像素子において、
   前記第２出力部から信号が出力され、前記第１方向および前記第２方向の少なくとも一方に配線される第２信号線を備える撮像素子。
4. 請求項３に記載の撮像素子において、
   前記第１信号線と前記第２信号線とは、異なる配線層に設けられる撮像素子。
5. 請求項３に記載の撮像素子において、
   前記第１信号線と前記第２信号線とは、同じ配線層に設けられ、交差しないよう配線される撮像素子。
6. 請求項３から５のいずれか一項に記載の撮像素子において、
   前記第２信号線は、前記第１方向に配線される第３配線と、前記第２方向に配線される第４配線と、を有し、
   前記第１配線と前記第３配線とは、同じ配線層に設けられ、
   前記第２配線と前記第４配線とは、同じ配線層に設けられる撮像素子。
7. 請求項３から６のいずれか一項に記載の撮像素子において、
   前記第１領域または前記第２領域に設けられる複数の前記光電変換部は、前記第１方向または前記第２方向に設けられる第１光電変換部と第２光電変換部とを有し、
   前記第３領域に設けられる複数の前記光電変換部は、前記第１方向または前記第２方向に設けられる第３光電変換部と第４光電変換部とを有し、
   前記第１出力部は、前記第１光電変換部で生成された電荷を第１蓄積部に転送する第１転送部と、前記第２光電変換部で生成された電荷を第２蓄積部に転送する第２転送部と、を有し、
   前記第２出力部は、前記第３光電変換部で生成された電荷を第３蓄積部に転送する第３転送部と、前記第４光電変換部で生成された電荷を第４蓄積部に転送する第４転送部と、を有し、
   前記第１方向または前記第２方向に配線され、前記第１転送部と前記第３転送部とを制御するための第１制御線と、
   前記第１方向または前記第２方向に配線され、前記第２転送部と前記第４転送部とを制御するための第２制御線と、
   を備える撮像素子。
8. 請求項３から６のいずれか一項に記載の撮像素子において、
   前記第１領域または前記第２領域に設けられる複数の前記光電変換部は、前記第１方向または前記第２方向に設けられる第１光電変換部と第２光電変換部とを有し、
   前記第３領域に設けられる複数の前記光電変換部は、前記第１方向または前記第２方向に設けられる第３光電変換部と第４光電変換部とを有し、
   前記第１出力部は、前記第１光電変換部で生成された電荷に基づく信号を前記第１信号線に出力するための第１スイッチと、前記第２光電変換部で生成された電荷に基づく信号を前記第１信号線に出力するための第２スイッチとを有し、
   前記第２出力部は、前記第３光電変換部で生成された電荷に基づく信号を前記第２信号線に出力するための第３スイッチと、前記第４光電変換部で生成された電荷に基づく信号を前記第２信号線に出力するための第４スイッチと、を有し、
   前記第１方向または前記第２方向に配線され、前記第１スイッチと前記第３スイッチとを制御するための第１制御線と、
   前記第１方向または前記第２方向に配線され、前記第２スイッチと前記第４スイッチとを制御するための第２制御線と、
   を備える撮像素子。
9. 請求項１から８のいずれか一項に記載の撮像素子において、
   前記第１領域、前記第２領域および前記第３領域と異なる、第４領域に設けられる複数の前記光電変換部を備え、
   前記第２出力部は、前記第３領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号と、前記第４領域に設けられる複数の前記光電変換部で生成された電荷に基づく信号との少なくとも一方を出力する撮像素子。
10. 請求項１から９のいずれか一項に記載の撮像素子において、
    複数の前記光電変換部は、第１波長の光を光電変換する光電変換部と、前記第１波長と異なる第２波長の光を光電変換する光電変換部とを有する撮像素子。
11. 請求項１から１０のいずれか一項に記載の撮像素子と、
    前記第１出力部および前記第２出力部の少なくとも一方から出力される信号に基づいて画像データを生成する生成部と、を備える撮像装置。
12. 請求項１１に記載の撮像装置において、
    前記生成部は、前記第２出力部から出力される信号に基づいて、前記第１出力部から出力される信号を補正して、前記画像データを生成する撮像装置。
13. 請求項１１または１２に記載の撮像装置において、
    前記生成部は、前記第１出力部から信号が出力されない場合、前記第２出力部から出力される信号に基づいて前記画像データを補正して、前記画像データを生成する撮像装置。
14. 請求項１３に記載の撮像装置において、
    前記生成部は、前記第１出力部から信号が出力されない場合、前記画像データにおいて前記第１出力部から出力される信号に対応するデータを、前記第２出力部から出力される信号に基づいて生成する撮像装置。

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