JP2022172353A - 撮像素子 - Google Patents
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Abstract
Description
図1は、第1の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置1は、撮像光学系2、撮像素子3、制御部4、レンズ移動部5、および表示部6を備える。
図2(a)は、本発明の実施形態の撮像素子3を撮像面側から、すなわち図1の-Z側から見た図である。撮像素子3は、図2のx方向およびy方向に配列される複数の画素30を有している。図2では一部を省略して描いているが、画素30は、x方向およびy方向にそれぞれ例えば1000個以上に渡って多数配列されていてもよい。
複数の画素30が配列された領域(撮像領域)の、図中の左端には水平制御部HCが設けられ、図中の上端には垂直制御部VCが設けられている。水平制御部HCと垂直制御部VCを合わせて、制御部CUとも呼ぶ。
撮像素子3は、複数の画素ブロックBCを有する。図2では、1つの画素ブロックBCは、破線で示した境界線BBにより囲まれる領域に、x方向およびy方向に配列された複数の画素30を有する。境界線BBで囲まれた領域は1つの画素ブロックBCを構成する。各画素ブロックBCのそれぞれの中の複数の画素30は、後述するようにそれぞれの出力部が1つの出力線に接続され、各画素30が1つの読出部に接続されている。なお、画素ブロックBCのそれぞれの中の複数の画素30は、複数の出力線に接続され、複数の読出部に接続されていてもよい。
図2では、説明を容易にするために1つの画素ブロックBCに相当する部分にハッチング付している。ただし、破線で示した各境界線BBにより囲まれる各領域がそれぞれ画素ブロックBCである。複数の画素30は分割されて、複数の画素ブロックBCの中に配列されている。
また、画素ブロックBCの外郭形状は図2に示した長方形に限られるものではなく、複数の画素30を包含する任意の形状であってもよい。この場合、境界線BBの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。
特殊画素ZZは、AF画素に限らず、感度が上述の撮像画素30cのいずれとも異なる画素であってもよい。また、分光特性が上述の撮像画素30cのいずれとも異なるカラーフィルタを有する画素であってもよい。
複数の画素ブロックBCのうち少なくとも1つの画素ブロックBCは、画素ブロックBC2のように少なくとも1つの特殊画素ZZと複数の撮像画素30cで構成される。撮像素子3の複数の画素ブロックBCが全て特殊画素ZZを含む画素ブロックBC2で構成されていてもよい。撮像素子3の複数の画素ブロックBCのうち少なくとも一つが特殊画素ZZを含む画素ブロックBC2、他の画素ブロックBCが全て撮像画素30cで構成される画素ブロックBCであってもよい。
水平制御部HCからは、各画素30の後述するリセット部に接続されているリセット電圧線HR1~HR4(総称して、リセット電圧線HRとも呼ぶ)がx方向に延びている。
4つの画素(Gb,Z2,R,Gr)は、いずれも基本的には4トランジスタ型のCMOS型撮像素子であるが、後述するとおり、いわゆる選択トランジスタの構成が通常の4トランジスタ型のCMOS型撮像素子とは異なっている。
実施形態の撮像素子3の撮像画素(Gb,R,Gr)において、増幅トランジスタTA、垂直選択トランジスタTV、および水平選択トランジスタTH1を一体として、あるいはそのいずれかを、出力部と解釈することができる。
実施形態の撮像素子3の特殊画素Z2の増幅トランジスタTA、垂直選択トランジスタTV、および特殊水平選択トランジスタTH2を一体として、あるいはそのいずれかを、出力部と解釈することができる。
特殊水平選択線ZSは、水平制御部HCにおいて特殊切替スイッチSZに接続されている。特殊切替スイッチSZにより、特殊水平選択線ZSは、高電圧線SHか低電圧線SLかのいずれかに、切替可能に接続される。例えば、特殊水平選択線ZSが、高電圧線SHに接続された場合、特殊水平選択線ZSが接続される画素30内の水平選択トランジスタTH2は導通状態となる。特殊水平選択線ZSが、低電圧線SLに接続された場合、その水平選択トランジスタTH2は非導通状態となる。
選択線切替スイッチSS、特殊切替スイッチSZ、リセット線切替スイッチSRは、いずれも、半導体スイッチ、たとえばMOSトランジスタ回路で構成することができる。
これらの各スイッチの切替え、すなわち垂直選択線VS、水平選択線HS、特殊水平選択線ZS、およびリセット電圧線HRのそれぞれにどのような電圧の信号を送るかは、制御部CU内の制御回路により制御することができる。
なお、制御部CUは、撮像素子が実装される各種装置、機器からの指示に基づき切替スイッチを移動制御することもできる。
ビニング読出しにより、撮像素子3を、例えば撮像素子の総画素数よりも少ない画素数の画像データを出力する低解像度モードでの使用に、容易に適用することができる。ビニング読出しでは、1つの画素ブロックBC内の2つ以上の画素30を、読出部により合算して読み出すことにより各画素30の信号に混入するノイズが平滑化されるため、よりノイズの少ない画像を得ることができる。
信号を読み出す際に、読出部の入力側における信号の電圧が所定の値を下回った場合のように読出部に異常値が出力される場合、画素ブロックBC内の出力線RWに繋がる電流源CSや読出部に過剰な電流が流れる等により、電流源CSや読出部が損傷する恐れがある。
これを防止するために、本実施形態の撮像素子3では、以下のようにして過剰な電流を抑制することができる。すなわち、1つの画素ブロックBC内の任意の1つ以上の読出し画素の読み出し時に、1つの画素ブロックBC内の他の任意の画素30をクリップ動作画素とし、読出し画素とクリップ動作画素の信号を合算して読み出すことにより、過剰な電流を抑制することができる。
クリップ動作画素は、クリップのための一定の信号を出力するだけの画素として機能するで、読出し画素と同色の画素である必要はない。
露光後に、露光によりフォトダイオードPDに生じた電荷に基づく信号を、いわゆる相関二重サンプリングを用いて読み出す。制御部CUは、水平選択線HS3、水平選択線HS4、および垂直選択線VS7にハイレベルの電圧を印加し、読出し画素Gbとクリップ動作画素Rのそれぞれの垂直選択トランジスタTVおよび水平選択トランジスタTH1を導通状態とする。これにより、読出し画素Gbとクリップ動作画素Rのそれぞれの増幅トランジスタTAの出力は、出力線RWに出力され、合算されることとなる。
図5に示すタイミングチャートにおいて、横軸は時刻を示しており、TXおよびTRは、各画素30の転送トランジスタTXおよびリセットトランジスタTRのゲートに入力される制御信号の電圧を示している。一例として、各画素30内の各トランジスタをnMOS型としているので、図5において、制御信号がハイレベル(例えば電源電圧)の場合に制御信号が入力されるトランジスタが導通状態となり、制御信号がローレベル(例えば接地電圧)の場合に制御信号が入力されるトランジスタが非導通状態となる。
図5の、HR電圧は、各画素30に接続されるリセット電圧線HRに供給される電圧を示し、FD電圧は、各画素30のFD領域の電圧を示している。
なお、読出し画素Gbおよびクリップ動作画素RのFD領域FDは、前述のリセット動作において第1電圧にリセットされているが、その後ノイズ等の影響により、時刻t0におけるFD領域FDの電圧は不確定である。
従って、クリップ動作画素RのリセットトランジスタTRに印加する第2電圧VC2は以下のように設定される。すなわち、仮にクリップ動作画素Rのみが接続されたときの読出部の出力電圧値が、仮にダーク信号を出力する読出し画素Grのみが接続されたときの読出部の出力電圧値の想定値を上回らない値となるように、第2電圧VC2は設定される。
制御部CUは、読出部に信号の読出しを指令し、この状態で読出部の入力部に加わる電圧がAD変換され、ダークサンプリングが行われる。
第3電圧VC3も以下のように設定される。すなわち、仮にクリップ動作画素Rのみが接続された読出部の出力電圧値が、仮に読出し画素Grのみが接続された読出部の出力電圧の想定値を上回らない値となるように、第3電圧VC3は設定される。
なお、各画素30内の増幅トランジスタTAがpMOS型である場合、上記の第1電圧、第2電圧、および第3電圧の高低関係は逆転する。
各画素ブロックBC内の読出部で読み出された出力は、不図示の出力制御回路を経て、撮像素子3から出力される。
次に、制御部CUが垂直選択線VS、水平選択線HS、および特殊水平選択線ZSの信号レベルを制御することにより行われる読出し画素およびクリップ動作画素の選択動作について、図2(b)および図3を参照して説明する。
この場合、制御部CUは、4つのG画素Gbおよび2つのR画素Rに接続されている垂直選択線VS5、VS7に、垂直選択トランジスタTVを導通させるハイレベルの電圧を供給し、これらの画素に接続されている水平選択線HS1、HS3、HS4に、水平選択トランジスタTH1を導通させるハイレベルの電圧を供給する。
これにより、各画素ブロックBC2内の画素30のうち、読出し画素である4つのG画素Gbと水平選択線HS4に接続される2つのR画素Rからの信号のみを、出力線RWに接続し、読出部により読み出すことができる。
具体的には、4つのG画素Gbのリセット部に接続されるリセット電圧線HR1、HR3には、常に第1電圧VC1を印加し、リセットトランジスタTRおよび転送トランジスタTXには、図5に示した所定のタイミング(読出し画素の所定のタイミング)でハイレベルの電圧を印加する。
これにより、画素ブロックBC2内において、2つのR画素Rをクリップ動作画素とし、4つのG画素Gbを読み出し画素として、ビニング読出しを行うことができる。
また、垂直選択線VS5にもローレベルの電圧を印加することで、画素ブロックBC2内の、水平選択線HS3と垂直選択線VS7に接続している1つのG画素Gbを読み出し画素とし、1つのR画素Rをクリップ動作画素として、ビニング読出しを行うこともできる。
例えば、画素ブロックBC2内で、垂直選択線VS5にのみハイレベルの電圧を印加し、他の垂直選択線VSにはローレベルの電圧を印加し、水平選択線HS1、HS3にハイレベルの電圧を印加し、水平選択線HS2、HS4にはローレベルの電圧を印加する。
これにより、垂直選択線VS5と接続されている2つのG画素Gbの信号のみを、出力線RWに接続することができる。これは、一方のG画素Gbを読出し画素、他方のG画素Gbをクリップ動作画素とする一例であり、水平制御部HCは、次のようにリセット電圧線HRおよび水平選択線HSに供給する信号レベルを制御する。
その場合、クリップ動作画素としても、同様に、読出し画素と同色の画素を使用することもでき、あるいは読出し画素と異なる色の画素を使用することもできる。
図2(b)に示す画素ブロックBC2においては、青色光に対して感度の高いB画素Bの一部が特殊画素Z1、Z2で置き換わっているが、画素ブロックBC2におけるB画素Bからの読み出し動作も、上述のG画素Grからの読み出し動作とほぼ同様に行うことができる。
ただし、水平選択線HS3は、画素ブロックBC2とx方向に隣接する画素ブロックBC1等の他の画素ブロックBCにおいても共用されているので、水平選択線HS3に加える信号は、他の画素ブロックBCでの読み出しに適した信号を加えることが好ましい。
一例として、領域PB内の特殊画素Z2を読出し画素、領域PB内のG画素Grをクリップ動作画素として読み出す場合は、垂直選択線VS8、水平選択線HS4、および特殊水平選択線ZSにハイレベルの電圧を印加する。そして、他の垂直選択線VSおよび水平選択線HSにはローレベルの電圧を印加する。
そして、以上の例と同様に、領域PB内の特殊画素Z2が読出し画素に、領域PB内のG画素Grがクリップ動作画素となるようにリセット電圧線HR等に所定の電圧を印加して、上述の相関2重サンプリングを行えばよい。
また、1つの画素ブロックBCに、2つの読出部を設けてもよい。1つの出力線RWに2つの読出部を接続させることで、2つの読出部それぞれが特殊画素ZZの信号と撮像画素(Gb、Gr、R、B)の信号とを読み出すようにしてもよい。これにより、読出部は、特殊画素ZZの信号と撮像画素(Gb、Gr、R、B)の信号とをそれぞれ最適の読出しゲイン等の条件で読み出すことができる。
従って、以上で説明した読出し画素とクリップ動作画素の組合せによる読出しが終了した後に、クリップ動作画素として使用した画素の少なくとも一つを読出し画素として、その信号を読み出すことができる。
この場合、第2電圧VC2は、接地電圧を基準として第1電圧VC1の2~4割程度の電圧とすればよい。
また、各画素30のFD領域FDは、フォトダイオードPDで光電変換された電荷が転送されここに蓄積されるので、蓄積部と解釈することもできる。そして、読出し画素(第1画素)のFD領域FDは第1蓄積部と解釈することもでき、クリップ動作画素(第2画素)のFD領域FDは第2蓄積部と解釈することもできる。
画素上部30xは、入射光を光電変換する部分である受光部31を含むので、撮像部と解釈することもできる。
第2半導体基板8には、画素下部30yに含まれる垂直選択トランジスタTV、水平選択トランジスタTH1、特殊水平選択トランジスタTH2、垂直選択線VS、水平選択線HS、特殊水平選択線ZSと、読出部および電流源CSなどが配置されている。
なお、複数の画素30からの信号を読み出す読出部は、第2半導体基板8に配置されているため、第1半導体基板7に配置されている撮像部に積層されていると解釈することもできる。
フォトダイオードPDの受光部31を含む受光層71と、転送トランジスタTX、増幅トランジスタTA、および垂直選択トランジスタTV、水平選択トランジスタTH2、水平選択トランジスタTH1、特殊水平選択トランジスタTH2、水平選択線HS3,HS4、特殊水平選択線ZSを第1半導体基板7に形成し、読出部および電流源CSを第2半導体基板8に配置してもよい。
垂直制御部VCおよび水平制御部HCは、第1半導体基板7および第2半導体基板8のどちらに配置してもよい。
ただし、第1半導体基板7に多くの回路要素を配置すると、第1半導体基板7に受光部31を配置する面積または体積が十分に確保できなくなるので、読出部および電流源CSは、第2半導体基板8に配置することが好ましい。
また、画素30のうち特殊画素ZZにも、カラーフィルタ73が配置される。特殊画素ZZがAF画素である場合、Gのカラーフィルタがカラーフィルタ73として設けられる。なお、特殊画素ZZに設けられるカラーフィルタ73は、入射光の全波長域を透過するフィルタであってもよい。また、特殊画素ZZに設けられるカラーフィルタ73は、撮像画素30cに配置されるカラーフィルタ73のいずれとも、分光特性が異なるカラーフィルタ73であってもよい。
特殊画素ZZの感度は、特殊画素ZZの受光部31の面積を撮像画素30cの受光部31の面積と異ならせる、または受光部31へのイオン注入の条件を異ならせることによって、撮像画素30cの感度と異ならせてもよい。
特殊画素Z1は、カラーフィルタ73と第1半導体基板7の境界部に、受光部31の右側を遮光する遮光部75Rが設けられる。一方、特殊画素Z2は、その境界部に、受光部31の左側を遮光する遮光部75Lが設けられる。
この結果、特殊画素Z1およびZ2は、それぞれ異なる入射方向から入射する光に対する感度が低下し、逆に言えば、それぞれ異なる入射方向から入射する光に対する感度が相対的に高くなる。
なお、遮光部75R、75Lを設ける位置は、上述のカラーフィルタ73と第1半導体基板7の境界部に限られるわけではなく、マイクロレンズ74から第1半導体基板7までの間のどこかに設ければよい。
また、各画素30の信号の出力を制御する水平選択線HS、特殊水平選択線ZS、および垂直選択線VSは、必ずしも水平方向(x方向)および垂直方向(y方向)に延在するものでなくてもよい。そして、水平選択線HS、特殊水平選択線ZS、および垂直選択線VSは、複数の画素30で共有されていなくてもよい。
(1)以上の実施形態の撮像素子3は、第1画素および第2画素を有している。そして、第1画素は、光を光電変換して電荷を生成するフォトダイオード(第1光電変換部)PD、フォトダイオードPDで生成された電荷を蓄積するFD領域(第1蓄積部)FD、およびFD領域FDの電圧に基づく第1信号を出力する選択トランジスタ(第1出力部)TH1を有し、第2画素は、光を光電変換して電荷を生成するフォトダイオード(第2光電変換部)PD、フォトダイオードPDで生成された電荷を蓄積するFD領域(第2蓄積部)FD、およびFD領域FDの電圧に基づく第2信号を出力する選択トランジスタ(第2出力部)TH1もしくはTH2を有している。以上の実施形態の撮像素子3は、さらに、第1画素の選択トランジスタTH1と第2画素の選択トランジスタTH1もしくはTH2とが接続され、第1信号および第2信号が出力される出力線RWと、第1画素のFD領域FDの電圧を第1電圧に制御し、第2画素のFD領域FDの電圧を第1電圧と異なる第2電圧または第1電圧に制御可能な制御部CUとを備えている。
このような構成としたので、出力線RWに接続された複数の画素のうち、任意の1つまたは複数の画素30の出力を選択して、出力線RWに出力させることができるという効果を有している。
日本国特願2018-185635号(2018年9月28日出願)
Claims (1)
- 光を光電変換して電荷を生成する第1光電変換部、前記第1光電変換部で生成された電荷を蓄積する第1蓄積部、および前記第1蓄積部の電圧に基づく第1信号を出力する第1出力部、を有する第1画素と、
光を光電変換して電荷を生成する第2光電変換部、前記第2光電変換部で生成された電荷を蓄積する第2蓄積部、および前記第2蓄積部の電圧に基づく第2信号を出力する第2出力部、を有する第2画素と、
前記第1出力部と前記第2出力部とが接続され、前記第1信号および前記第2信号が出力される出力線と、
前記第1蓄積部の電圧を第1電圧に制御可能であり、前記第2蓄積部の電圧を前記第1電圧と異なる第2電圧または前記第1電圧に制御可能な制御部と、
を備える撮像素子。
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