WO2011058684A1 - 固体撮像装置 - Google Patents

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WO2011058684A1
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reset
feedback
photoelectric conversion
solid
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松長誠之
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パナソニック株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device.
  • a photodiode is provided inside a semiconductor substrate made of crystalline silicon, and a pixel of a CCD type or MOS type solid-state imaging device using a CCD (Charge Coupled Device) or a MOS (Metal OxideconductorSemiconductor) as a scanning circuit has rapidly become finer. It has become.
  • the pixel size which was 3 ⁇ m around 2000, became 2 ⁇ m or less in 2007.
  • a solid-state imaging device with a pixel size of 1.4 ⁇ m is scheduled to be put into practical use in 2010, and it is expected that a pixel size of 1 ⁇ m or less can be realized within a few years as the pixel size becomes finer at this pace.
  • the light absorption coefficient of crystalline silicon depends on the wavelength of light. In order to absorb the green light near the wavelength of 550 nm, which determines the sensitivity of the solid-state imaging device, almost completely and to perform photoelectric conversion, crystalline silicon having a thickness of about 3.5 ⁇ is required. Therefore, the depth of the photodiode formed inside the semiconductor substrate needs to be about 3.5 ⁇ m.
  • the planar pixel size is 1 ⁇ m, it is very difficult to form a photodiode with a depth of about 3.5 ⁇ m. Assuming that a photodiode with a depth of about 3.5 ⁇ m could be formed However, there is a high possibility that a problem that light incident obliquely enters a photodiode of an adjacent pixel will occur. When light incident obliquely enters a photodiode of an adjacent pixel, color mixing (crosstalk) occurs, which is a big problem in a color solid-state imaging device. If the photodiode is formed to be shallower than this in order to prevent color mixing, the green light absorption efficiency deteriorates and the sensitivity of the image sensor deteriorates. In pixel miniaturization, since the pixel size is reduced, the sensitivity of one pixel is lowered. In addition to this, it is fatal that the light absorption efficiency is lowered.
  • the amount of signal to be handled is determined by the saturation charge amount of the embedded photodiode which is a photodiode structure used in a general solid-state imaging device.
  • the embedded photodiode has an advantage that the signal charge accumulated inside can be transferred almost completely to the adjacent charge detection section (complete transfer). For this reason, noise related to charge transfer hardly occurs, and the embedded photodiode is widely used in solid-state imaging devices.
  • the capacity per unit area of the photodiode cannot be increased in order to realize complete transfer. For this reason, when the pixel is miniaturized, a decrease in saturation charge becomes a problem.
  • a saturation electron number of 10,000 electrons per pixel is required, but when the pixel size is about 1.4 ⁇ m, the saturation electron number is limited to about 5000 electrons.
  • a saturation electron number of about 30000 electrons per pixel is necessary.
  • a stacked solid-state imaging device has a configuration in which a photoelectric conversion film is formed on a semiconductor substrate on which a pixel circuit is formed via an insulating film. For this reason, it is possible to use a material having a large light absorption coefficient such as amorphous silicon for the photoelectric conversion film. For example, in the case of amorphous silicon, green light having a wavelength of 550 nm can be almost absorbed with a thickness of about 0.4 nm.
  • a structure like a stack cell in a dynamic random access memory may be used.
  • the conventional stacked solid-state imaging device has a problem that random noise is large and a dark current is large.
  • noise is generated when the signal charge is reset. Since the next signal charge is added in a state where noise is generated, the signal charge superimposed with the reset noise is read out. For this reason, random noise increases.
  • the photoelectric conversion film is formed at a distance from the surface of the semiconductor substrate, and it is necessary to electrically couple the photoelectric conversion film and the semiconductor surface. For this reason, the value of the dark current that has not been a problem in the embedded photodiode increases.
  • a method of suppressing noise to 1 / ⁇ 2 by combining a strong inversion operation and a weak inversion operation of a reset transistor when resetting a signal is known.
  • a method of suppressing random noise by applying feedback when resetting a signal is employed.
  • a rolling reset that repeatedly feeds back only one column of pixels arranged in a matrix and suppresses noise is employed.
  • a global reset is also possible in which pixels arranged in a matrix are reset while simultaneously suppressing noise, but the power consumption is very large and not realistic.
  • a current of about 5 ⁇ A per pixel when suppressing noise and resetting, it is necessary to pass a current of about 5 ⁇ A per pixel.
  • a current of about 5 mA is required because a current is simultaneously supplied to 1000 pixels for one column. It is possible enough.
  • a current of 5 A is required, which is not realistic.
  • a global reset is essential.
  • capturing of incident light is started by opening a mechanical shutter, and capturing of incident light is terminated by closing the mechanical shutter. For this reason, a global reset is not essential.
  • capturing of incident light is started by performing an electronic shutter, that is, global reset, and capturing of incident light is terminated by closing a mechanical shutter. For this reason, a global reset is essential for a compact digital camera.
  • the present disclosure is configured so that the solid-state imaging device is combined with a hard reset and a soft reset, and the potential of the reset transistor is once set to a level lower than the ground potential at the time of the soft reset.
  • the first solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, and vertical signal lines formed for each column.
  • a reset transistor, an address transistor, an amplification transistor, and a photoelectric conversion unit, and the photoelectric conversion unit is formed on a surface of the photoelectric conversion film on the substrate side of the photoelectric conversion film formed on the semiconductor substrate.
  • a transparent electrode formed on the surface of the photoelectric conversion film opposite to the pixel electrode.
  • the amplification transistor has a gate connected to the pixel electrode
  • the reset transistor has a source connected to the pixel electrode.
  • a hard reset operation for turning on the reset transistor and the drain of the reset transistor After applying the second reset voltage of a high level than the first reset voltage, it performs a soft reset operation of applying a negative going pulse through a capacitor to the source of the reset transistor.
  • the first solid-state imaging device applies a negative pulse to the source of the reset transistor via the capacitor after applying a second reset voltage having a higher level than the first reset voltage to the drain of the reset transistor. Performs a soft reset operation. For this reason, even when the pixels are miniaturized, the noise can be suppressed to 1 / ⁇ 2 compared with the case of only a hard reset.
  • the first solid-state imaging device may be configured such that the first reset voltage is 0V or a positive voltage near 0V, and the soft reset operation is performed after the reset transistor is turned off.
  • the source of the reset transistor has a negative voltage of 0 V or less, and electrons inside the source are emitted into the semiconductor substrate.
  • the capacitor may be formed using a photoelectric conversion film as a capacitor film.
  • the first solid-state imaging device includes a reset drain control line formed for each column and connected to a drain of a reset transistor, one input terminal connected to a vertical signal line, and an output terminal controlled via a switch. And a differential amplifier connected to the line. With this configuration, it is possible to easily switch between the global reset operation and the rolling reset operation.
  • a second solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, and a vertical signal line fixing switch that fixes a potential of the vertical signal line
  • the pixel includes a first feedback transistor formed on a semiconductor substrate, a second feedback transistor, an address transistor, an amplification transistor, a photoelectric conversion unit, a feedback capacitor, and a zero bias capacitor.
  • the photoelectric conversion unit has a photoelectric conversion film formed on the semiconductor substrate, a pixel electrode formed on the substrate side surface of the photoelectric conversion film, and a surface opposite to the pixel electrode of the photoelectric conversion film.
  • the amplification transistor has a gate connected to the pixel electrode, a source connected to the vertical signal line, and a drain connected to the source of the address transistor.
  • the second feedback transistor has a source connected to the pixel electrode, a drain connected to the source of the first feedback transistor, a first feedback transistor connected to the source of the address transistor, and a zero bias capacitance Is connected to the gate of the amplifying transistor, and the feedback capacitor is connected between the source and drain of the second feedback transistor.
  • the second solid-state imaging device has a first feedback transistor and a second feedback transistor. For this reason, a large noise generated during the first feedback operation performed when the first feedback transistor and the second feedback transistor are on is caused by the feedback capacitance due to the second feedback operation performed by the second feedback transistor. Can be converted into small noise.
  • a third solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, and a vertical signal line fixing switch that fixes a potential of the vertical signal line
  • the pixel includes a first feedback transistor, a second feedback transistor, an address transistor and an amplification transistor formed on the semiconductor substrate, a photoelectric conversion unit, a zero bias capacitor, and a feedback capacitor.
  • the photoelectric conversion unit is formed on the surface of the photoelectric conversion film formed on the semiconductor substrate, the pixel electrode formed on the substrate side surface of the photoelectric conversion film, and the surface of the photoelectric conversion film opposite to the pixel electrode.
  • the amplification transistor has a gate connected to the pixel electrode, a source connected to the vertical signal line, and a drain connected to the source of the address transistor.
  • the second feedback transistor has a source connected to the pixel electrode and a drain connected to the source of the address transistor.
  • the first feedback transistor has a source connected to the pixel electrode through a feedback capacitor and a drain connected to the address transistor.
  • the zero bias capacitance is connected to the gate of the amplification transistor.
  • the third solid-state imaging device has a first feedback transistor and a second feedback transistor. For this reason, a large noise generated during the first feedback operation performed when the first feedback transistor and the second feedback transistor are on is caused by the feedback capacitance due to the second feedback operation performed by the second feedback transistor. Can be converted into small noise.
  • the vertical signal line fixing switch is turned on to fix the voltage of the vertical signal line, apply a high level voltage to the zero bias capacitor, and the first feedback transistor and the second The feedback transistor is turned on, the address transistor is turned on and then turned off, and the vertical signal line fixing switch is turned on to fix the vertical signal line voltage, and the zero bias capacity is high.
  • a second feedback operation in which a voltage of a level is applied, the first feedback transistor is turned on, the second feedback transistor is turned off, the address transistor is once turned on, and then returned to the off state; A low level voltage is applied to the first feedback transistor
  • the static and the second feedback transistor may be configured to have a storage operation to the OFF state.
  • the gate length of the amplification transistor may be longer than the gate lengths of the first feedback transistor, the second feedback transistor, and the address transistor.
  • the fourth solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, a reset drain control line formed for each column, and a vertical
  • the pixel includes a vertical signal line fixing switch that fixes the potential of the signal line, and a differential amplifier in which one of the input terminals is connected to the vertical signal line and the output terminal is connected to the reset drain control line through the switch.
  • the amplification transistor has a gate connected to the pixel electrode, a source connected to the vertical signal line, a drain connected to the source of the address transistor, and a feedback transistor, the source of which is connected to the pixel electrode via the feedback capacitor
  • the drain is connected to the source of the address transistor, the reset transistor is connected to the pixel electrode, the drain is connected to the reset drain control line, and the zero bias capacitance is connected to the gate of the amplification transistor .
  • the fourth solid-state imaging device has a reset transistor and a feedback transistor. For this reason, large noise generated during the reset operation can be converted into small noise caused by the feedback capacitance by the feedback operation. It is also possible to perform a rolling reset operation.
  • the fourth solid-state imaging device applies a reset voltage to the reset drain control line to turn on the reset transistor, and turns on the vertical signal line fixing switch to fix the vertical signal line voltage to zero. Applying a high level voltage to the bias capacitor, turning on the feedback transistor, turning the address transistor on once, then returning it to the off state, applying a low level voltage to the zero bias capacitor, What is necessary is just to set it as the structure which has the accumulation
  • the gate length of the amplification transistor is preferably longer than the gate lengths of the feedback transistor, the reset transistor, and the address transistor.
  • the fifth solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, and feedback means.
  • the pixels are arranged on the semiconductor substrate.
  • the pixel electrode formed on the surface of the substrate side and the transparent electrode formed on the surface opposite to the pixel electrode of the photoelectric conversion film, the amplification transistor has a gate connected to the pixel electrode, and the reset transistor
  • the source is connected to the pixel electrode
  • the feedback means is connected to the drain of the reset transistor and feeds back an inverted voltage output with respect to the input of the amplification transistor.
  • the fifth solid-state imaging device feeds back the voltage output inverted with respect to the input of the amplification transistor to the drain of the reset transistor. Therefore, noise can be reduced by negative feedback.
  • the feedback means may be provided for each pixel or may be provided for each column corresponding to the vertical signal line.
  • the input of the amplification transistor when the feedback means operates may be a positive voltage in the vicinity of 0 V at the DC level.
  • the fifth solid-state imaging device may further include a zero bias capacitor that is capacitively coupled to the pixel electrode and sets the voltage of the pixel electrode to a positive voltage near 0V.
  • the first to fifth solid-state imaging devices preferably have a function of switching between a global reset and a rolling reset.
  • the camera system according to the present disclosure includes the solid-state imaging device according to the present disclosure.
  • the solid-state imaging device can realize a stacked solid-state imaging device that can be globally reset and has low noise and dark current.
  • FIG. 1 is a circuit diagram illustrating a solid-state imaging device according to a first embodiment. It is sectional drawing which shows 1 pixel of the solid-state imaging device which concerns on 1st Embodiment.
  • FIG. 3 is a diagram showing a potential state in a portion along line III-III in FIG. 2.
  • (A) is a circuit diagram showing a circuit configuration in the vicinity of a general reset transistor, and (b) to (f) are diagrams showing states of potentials in the vicinity of the reset transistor during a general reset operation. It is a figure which shows the voltage-current characteristic in the transistor of a weak inversion state.
  • (A) is a circuit diagram showing a circuit configuration in the vicinity of the reset transistor according to the first embodiment, and (b) to (g) are potentials in the vicinity of the reset transistor during the reset operation according to the first embodiment. It is a figure which shows a state. It is sectional drawing of the reset transistor for demonstrating the bipolar operation in 1st Embodiment. It is a figure which shows the structure of the camera which concerns on 1st Embodiment. 3 is a timing chart showing drive timing of the solid-state imaging device according to the first embodiment. 6 is a timing chart illustrating drive timings in a modification of the solid-state imaging device according to the first embodiment. It is a circuit diagram which shows the solid-state imaging device which concerns on the modification of 1st Embodiment.
  • (A) And (b) shows the state of the transistor in weak inversion operation
  • movement (a) is a circuit diagram, (b) is a figure which shows the state of an electric potential.
  • (A) And (b) shows the state of the transistor in weak inversion feedback operation
  • movement (a) is a circuit diagram, (b) is a figure which shows the state of an electric potential.
  • A) And (b) shows the state of the transistor at the time of capacitive insertion weak inversion feedback operation, (a) is a circuit diagram, (b) is a figure which shows the state of an electric potential.
  • FIG. 1 shows a circuit configuration of a solid-state imaging device according to this embodiment.
  • a plurality of pixels 11 arranged in a matrix, a vertical scanning unit 13 for supplying various timing signals to the pixels 11, and a horizontal signal reading unit for sequentially reading the signals of the pixels 11 to a horizontal output 142 15.
  • the pixel 11 describes only two rows and two columns, but the number of rows and the number of columns may be arbitrarily set.
  • the pixel 11 includes a photoelectric conversion unit 111, an amplification transistor 113 whose gate is connected to the photoelectric conversion unit 111, a reset transistor 117 whose source is connected to the photoelectric conversion unit 111, and a drain that is connected to the source of the amplification transistor 113.
  • Address transistor 115 The photoelectric conversion unit 111 is connected between the gate of the amplification transistor 113 and the source of the reset transistor 117 and the photoelectric conversion unit control line 131.
  • the source of the address transistor 115 is connected to the corresponding vertical signal line 141.
  • the gate of the address transistor 115 is connected to the vertical scanning unit 13 via the address control line 121.
  • the drain of the reset transistor 117 is connected to the reset drain control line 133, and the gate is connected to the vertical scanning unit 13 via the reset control line 123.
  • a reset control capacitor 119 is connected between the source of the reset transistor 117 and the bipolar operation control line 125.
  • the bipolar operation control line 125 is connected to the vertical scanning unit 13.
  • the vertical signal line 141 is provided for each column and is connected to the horizontal signal reading unit 15 via the column signal processing unit 21.
  • the column signal processing unit 21 performs noise suppression signal processing represented by correlated double sampling, analog-digital conversion, and the like.
  • the load unit 23 is connected to the vertical signal line 141.
  • the address control line 121, the reset control line 123, and the bipolar operation control line 125 are provided for each row.
  • the photoelectric conversion unit control line 131 and the reset drain control line 133 are common to all pixels.
  • the solid-state imaging device of this embodiment is a stacked solid-state imaging device, and each pixel 11 has the following configuration.
  • FIG. 2 shows a cross-sectional configuration of the pixel 11 in the solid-state imaging device of the present embodiment.
  • the amplification transistor includes a gate electrode 41, a diffusion layer 51 that is a drain, and a diffusion layer 52 that is a source.
  • the address transistor 115 includes a gate electrode 42, a diffusion layer 52 that is a drain, and a diffusion layer 53 that is a source.
  • the source of the amplification transistor and the drain of the address transistor are a common diffusion layer.
  • the reset transistor includes a gate electrode 43, a diffusion layer 54 that is a source, and a diffusion layer 55 that is a drain.
  • the diffusion layer 51 and the diffusion layer 54 are separated by the element isolation region 33.
  • An insulating film 35 is formed on the semiconductor substrate 31 so as to cover each transistor.
  • a photoelectric conversion unit 111 is formed on the insulating film 35.
  • the photoelectric conversion unit 111 includes a photoelectric conversion film 45 made of amorphous silicon or the like, a pixel electrode 46 formed on the lower surface of the photoelectric conversion film 45, and a transparent electrode 47 formed on the upper surface of the photoelectric conversion film 45. .
  • the pixel electrode 46 is connected to the gate electrode 41 of the amplification transistor 113 and the diffusion layer 54 that is the source of the reset transistor 117 via the contact 36.
  • the diffusion layer 54 connected to the pixel electrode 46 functions as a storage diode.
  • the amplification transistor 113, the address transistor 115, and the reset transistor 117 are n-channel transistors that are formed on a p-type semiconductor substrate and have an n-type diffusion layer. Accordingly, a high level voltage means a voltage having a higher potential than the reference voltage, and a low level voltage or signal means a potential lower than the reference voltage.
  • the amplification transistor 113, the address transistor 115, and the reset transistor 117 can be p-channel transistors.
  • FIG. 3 shows the potential along the line III-III in FIG.
  • the potential of the diffusion layer 54 which is a storage diode
  • the reverse bias is about 25 mV caused by thermal noise, part of the charge of the storage diode may escape to the substrate side. For this reason, it is preferable that the reverse bias applied during the period for accumulating signal charges is about 0.1 V or more.
  • the reverse leakage current dark current flowing between the storage diode and the semiconductor substrate 31 can be reduced.
  • a positive voltage is applied to the transparent electrode 47.
  • the voltage changed to the + side by the holes accumulated in the diffusion layer 54 is transmitted to the gate electrode 41 of the amplification transistor 113, and the signal amplified by the amplification transistor 113 is output to the vertical signal line 141 via the address transistor 115.
  • FIG. 4A shows a circuit configuration around the reset transistor
  • FIGS. 4B to 4F show potentials at positions corresponding to the circuit of FIG. 4A for each step of the reset operation.
  • the hatched portion indicates that electrons are present.
  • a signal storage capacitor C is connected to the source S of the reset transistor.
  • a first reset voltage Vr1 is applied to the drain D of the reset transistor.
  • the gate G of the reset transistor is in an OFF state, and the signal charge is stored in the signal storage capacitor, so that the signal voltage Vs is indicated.
  • the gate G of the reset transistor is turned on, and the voltage of the source S is reset to the first reset voltage Vr1. As a result, part of the signal charge is discharged to the drain D. This series of operations is a hard reset.
  • the gate G After performing a hard reset, the gate G is turned off again. At this time, reset noise remains in the source S and the signal storage capacitor. This is because the thermal noise of the channel when the gate G is turned on is fixed and remains when the gate G is turned off.
  • the residual noise has a value of ⁇ kTC in the charge region and a value of ⁇ (kT / C) in the voltage region, where C is the capacitance value of the signal storage capacitor.
  • k represents Boltzmann constant and T represents absolute temperature.
  • the second reset voltage Vr2 is applied to the drain D as shown in FIG.
  • FIG. 4E when the gate G is turned on so that the channel potential Vc of the gate G is between the first reset voltage Vr1 and the second reset voltage Vr2, signal accumulation is performed. The signal charge remaining in the capacitor is discharged. At this time, the channel of the gate G is in a weak inversion state.
  • This series of operations is a soft reset. After the soft reset, the potential of the source S takes a value near the channel potential Vc. However, as shown in FIG. 4F, the potential of the source S gradually increases with time.
  • noise generated in the source S and the signal storage capacitor has a value of ⁇ (kTC / 2) in the charge region and a value of ⁇ (kT / 2C) in the voltage region.
  • Noise is suppressed to ⁇ (1 ⁇ 2) compared to the case of only hard reset.
  • FIG. 5 shows voltage-current characteristics in the weak inversion region of the transistor.
  • the horizontal axis represents the source voltage Vs, and the vertical axis represents the drain current Id.
  • the drain current Id is proportional to exp ( ⁇ qVs / kT) (q is a charge amount).
  • the soft reset noise is ⁇ (kTC / 2) in the charge domain and ⁇ (kT / 2C) in the voltage domain.
  • the drain current Id becomes exp ( ⁇ qVs / nkT) (n is a positive number) due to the short channel effect.
  • the soft reset noise in this case is ⁇ (nkTC / 2) in the charge domain and ⁇ (nkT / 2C) in the voltage domain.
  • n may exceed 2, in which case the noise at the soft reset becomes larger than that at the hard reset.
  • the weak inversion current is only the diffusion current, n is 1.
  • the channel length is shortened and the drift current is increased, n approaches 2.
  • n increases further and exceeds 2.
  • a noise reduction effect by soft reset cannot be expected.
  • noise can be reduced even when a transistor miniaturized in a pixel is used by performing the following operation.
  • FIG. 6A shows a circuit configuration around the reset transistor 117 in the present embodiment
  • FIGS. 6B to 6G show potentials at positions corresponding to the circuit for each step of the reset operation.
  • a signal storage capacitor C1 and a reset control capacitor C2 are connected to the source S of the reset transistor 117.
  • the capacitance value of the reset control capacitor C2 is preferably sufficiently smaller than the capacitance value of the signal storage capacitor C1.
  • the reset control capacitor C ⁇ b> 2 may use the photoelectric conversion film 45 sandwiched between the pixel electrode 46 and the transparent electrode 47 as a capacitor element. Further, a capacitor element may be separately formed.
  • a first reset voltage Vr1 is applied to the drain D of the reset transistor.
  • Vr1 is set to 0 V or a value in the vicinity thereof.
  • a positive signal is stored in the signal storage capacitor C1.
  • the gate G of the reset transistor is turned on, and the source S of the reset transistor is hard reset to near 0V.
  • the gate G is turned off, and the second reset voltage Vr2 is applied to the drain D.
  • a negative pulse is applied to the reset control capacitor C2, thereby inducing the potential of the source S to the negative voltage Vs1.
  • the potential of the source S tends to return to 0V as shown in FIG.
  • This state is a reset state in which signal charge accumulation is started.
  • FIG. 7 shows a cross-sectional configuration of the reset transistor 117.
  • the semiconductor substrate 31 is p-type, and when the n-type diffusion layer 54 that is a source becomes a negative voltage, the semiconductor substrate 31 is in a forward bias state, so that source electrons are emitted into the semiconductor substrate 31. Since there is no channel under the gate electrode 43, electrons cannot pass therethrough. Some of the emitted electrons recombine with holes in the deep part of the semiconductor substrate 31 and the rest are transferred to the diffusion layer 55 which is a drain. With the mechanism as described above, the potential of the source of the reset transistor tries to return to 0V.
  • the noise is almost completely ⁇ (kTC / 2) in the charge region and almost completely ⁇ (kT / 2C) in the voltage region. / ⁇ 2 to be suppressed.
  • the operation in which electrons are emitted to the substrate is a bipolar operation. Therefore, the majority carrier holes gather around the emitted minority carrier electrons and are locally electrically neutralized. Therefore, electrons flow by diffusion, and a phenomenon such as a short channel effect of a transistor does not occur.
  • FIG. 8 shows the configuration of an imaging system incorporating the solid-state imaging device of this embodiment.
  • the incident light 61 passes through the lens 63 and is condensed on the solid-state imaging device 65.
  • the mechanical shutter 67 controls whether the incident light 61 is allowed to pass or is blocked.
  • the opening / closing of the mechanical shutter is controlled by a signal applied to the mechanical shutter control line 69.
  • the electrical signal converted in the solid-state imaging device is processed in the signal processing chip 71 and stored in the memory 73.
  • FIG. 9 shows the operation timing of the imaging system.
  • a subscript indicating a row or a column is added.
  • 121 (n) means the address control line of the nth row.
  • the mechanical shutter control line 69 is in a high level state and the mechanical shutter is in an open state, and the reset drain control line 133 is in a low level state near 0V.
  • the reset control line 123 of each row is set to a high level state, and the reset transistor 117 is turned on to reset the gate of the amplification transistor 113 to which the photoelectric conversion unit 111 is connected.
  • a negative-direction pulse having a small amplitude is applied to the bipolar operation control line 125 at timing t2, thereby inducing the source of the reset transistor 117 to a negative potential. Thereby, all the pixels 11 are reset by discharging electrons into the semiconductor substrate.
  • the mechanical shutter control line 69 is set to a low level state, the mechanical shutter is closed, and then the address control line 121 (1) in the first row is set to a high level state.
  • the output signal of the amplification transistor 113 in one row is read, and the signal is taken into the column signal processing unit 21 shown in FIG. 1 at timing t3.
  • the reset drain control line 133 is set to a low level, the reset control line 123 (1) of the first row is set to a high level, and the reset transistor 117 of the first row is turned on. Thereby, the gate of the amplification transistor 113 to which the photoelectric conversion unit 111 is connected is reset.
  • a small-amplitude negative pulse is applied to the bipolar operation control line 125 (1) of the first row at the timing t5, and the source of the reset transistor 117 is turned on. Induces to negative potential. As a result, electrons are emitted into the semiconductor substrate, and the pixels 11 in the first row are reset.
  • the output of the amplification transistor 113 in the first row is taken into the column signal processing unit 21 at timing t6. After performing signal processing such as calculating a difference from the signal taken into the column signal processing unit 21 at the timing t3, the signal 81 in the first row is read from the horizontal output 142. The same operation is repeated in the second and subsequent rows to sequentially read out signals.
  • the shutter time 85 for using all incident light as a signal is from the rising time of a small-amplitude negative pulse applied to the bipolar operation control line 125 to the time when the mechanical shutter is closed.
  • FIG. 1 shows a configuration including a reset control capacitor 119 and a bipolar operation control line 125.
  • the capacitance of the photoelectric conversion unit 111 can be used as the reset control capacitance.
  • an operation as shown in FIG. 10 may be performed.
  • a similar small negative amplitude pulse may be applied to the photoelectric conversion unit control line 131. Since the photoelectric conversion unit control lines 131 are not separated for each row, a pulse is simultaneously applied to all the pixels. Note that the negative small-amplitude pulse applied to the photoelectric conversion unit control line 131 does not mean a negative voltage pulse.
  • a positive voltage is applied to the photoelectric conversion unit control line 131, and a small voltage pulse is applied in the negative direction.
  • the solid-state imaging device that performs global reset has been described. In recent years, it has been required to perform moving image shooting with a digital camera, and there are cases where not only a global reset but also a rolling reset is required.
  • FIG. 11 shows a circuit configuration of a solid-state imaging device capable of switching between global reset and rolling reset.
  • FIG. 11 the same components as those in FIG. 11
  • the solid-state imaging device of this modification is provided with feedback means for feeding back the voltage output inverted with respect to the input of the amplification transistor 113 to the drain of the reset transistor 117.
  • a differential amplifier 25 having a negative input terminal connected to the vertical signal line 141 is connected.
  • the output of the differential amplifier 25 is connected to the reset drain control line 133 via the feedback switch 26.
  • the reset drain control line can be made independent for each column by the reset drain connection switch 27. If the feedback switch 26 is turned off and the reset drain connection switch 27 is turned on, a global reset can be performed by the same operation as the solid-state imaging device of the first embodiment.
  • the feedback switch 26 is turned on and the reset drain connection switch 27 is turned off, a noise suppression operation can be performed and a rolling reset can be performed. Since it is desirable that the reset drain line operates in the vicinity of 0 V even during a rolling reset, it is desirable to supply both positive and negative power supplies to the differential amplifier 25.
  • the vertical signal line 141 and the power source may be connected via a vertical signal line fixed switch. In this case, if the vertical signal line fixing switch is turned on to fix the potential of the vertical signal line, a constant voltage can be applied to the reset drain control line 133 via the differential amplifier 25.
  • FIG. 12 shows a circuit configuration of the solid-state imaging device according to the second embodiment.
  • a first feedback transistor 211 and a second feedback transistor 212 are connected in series between the photoelectric conversion unit 111 and the address transistor 115 instead of the reset transistor.
  • the source of the amplification transistor 113 is connected to the vertical signal line 141, and the drain is connected to the source of the address transistor 115.
  • the first feedback transistor 211 has a gate connected to the first feedback control line 221, a source connected to the drain of the second feedback transistor 212, and a drain connected to the source of the address transistor 115.
  • the second feedback transistor 212 has a gate connected to the second feedback control line 222 and a source connected to the photoelectric conversion unit 111.
  • a feedback capacitor 215 is connected between the source and drain of the second feedback transistor 212, and a zero bias capacitor 216 is connected between the source of the second feedback transistor 212 and the zero bias control line 225.
  • the vertical signal line 141 is connected to a vertical signal line fixing switch 28 for fixing the voltage of the vertical signal line 141 to a constant voltage.
  • FIG. 13A shows a transistor in which the capacitor C is connected to the source S, the bias voltage Vd is applied to the drain D, and the voltage of the gate G is fixed
  • FIG. 13B shows the potential of each part. Since the source S is in a floating state, the potential gradually increases when electrons flow to the drain D. When the potential of the channel formed under the gate G and the potential of the source are approximately the same, a current flows due to thermal diffusion of electrons called weak inversion current. The noise in this case is ⁇ (kTC / 2) in the charge region. This is due to the fact that when one electron jumps from the source, the potential of the source rises by q / C, so that the probability of the next jumping electron becomes exp (q 2 / kTC) times smaller.
  • FIG. 14A shows a transistor in which the bias voltage Vs is applied to the source S and the drain D and the gate G are connected to the capacitor C
  • FIG. 14B shows the potential of each part.
  • electrons flow from the source S to the drain D, and when the potential of the drain D decreases, the voltage of the gate G also decreases, so the inflow of electrons from the source S gradually decreases.
  • the noise in this case becomes ⁇ (kTC / 2) because when one electron jumps out, the probability of the next electron jumping becomes exp (q 2 / kTC) times smaller.
  • a bias voltage Vs is applied to the source S, a capacitor Cp is connected to the gate G, a gate G and a drain D are connected to the capacitor C, and a minute capacitor C0 is connected between the drain D and the gate G.
  • (B) shows the potential of each part.
  • the capacitor Cp connected to the gate G imagines the capacitance of the photoelectric conversion film.
  • the noise at the gate G is reduced to ⁇ (kTC ⁇ C0 / 2Cp).
  • the noise becomes ⁇ (kTC0 / 2), and is converted into a small noise by a minute capacitance C0.
  • the transistor used for feedback corresponds to the amplification transistor of the pixel 11 as described later. Therefore, if the gate length of the amplification transistor is made as long as possible, the short channel effect can be suppressed and noise can be suppressed efficiently.
  • a transistor other than the amplification transistor may be made as small as possible and the gate length of the amplification transistor may be increased.
  • the vertical signal line fixing switch 28 is turned on to fix the source voltage of the amplification transistor 113.
  • the first feedback transistor 211 and the second feedback transistor 212 are turned on, and the address transistor 115 is once turned on and then turned off again.
  • a large noise due to a large capacitance connected to the gate and the drain remains in the gate and the drain.
  • the second feedback transistor 212 is turned off, and the address transistor 115 is once turned on and then turned off again.
  • the noise remaining in the gate and drain becomes noise ⁇ (kTC0 / 2) due to the sufficiently small feedback capacitor 215.
  • the feedback transistor also functions as a reset transistor that resets the signal charge. That is, the solid-state imaging device of this embodiment can be regarded as a solid-state imaging device having feedback means that feeds back a voltage obtained by inverting the input of the amplification transistor to the reset transistor for each pixel.
  • the amplification transistor 113 needs to be an enhancement type as shown in FIG. For this reason, the voltage of the diffusion layer connected to the photoelectric conversion unit 111 is always a positive voltage with a certain value and cannot be in the vicinity of 0V. Accordingly, the zero bias capacitor 216 is provided to make the voltage positive during feedback operation and signal readout, and to make the voltage close to 0 V when accumulating signals.
  • FIG. 16 shows the operation timing of the solid-state imaging device of the present embodiment.
  • the mechanical shutter control line 69 is in the high level state and the shutter is in the open state
  • the vertical signal line fixing switch 28 is in the on state
  • the zero bias control line 225 is in the high level state.
  • the first feedback control line 221 and the second feedback control line 222 are set to a high level state
  • the first feedback transistor 211 and the second feedback transistor 212 are all turned on in all the pixels 11.
  • the address control line 121 is once turned on, and then turned off again at the timing t2 to perform the first feedback.
  • the address control line 121 is once turned on again, and then turned off again at timing t3 to perform second feedback.
  • the feedback operation is completed by setting the first feedback control line 221 to a low level state.
  • a reset state in which noise is reduced can be realized by a series of operations, and signal accumulation is started from the timing when the first feedback control line 221 is in a low level state.
  • the zero bias control line 225 is in a low level state to lower the voltage of the signal accumulation unit.
  • the zero bias control line 225 (1) in the first row and the address control line 121 (1) in the first row are in a high level state.
  • the output signal from the amplification transistor 113 in the first row is taken into the column signal processing unit 21 at timing t4.
  • the vertical signal line fixing switch 28 is turned on.
  • the first feedback operation is performed for the first row, and at timing t6, the second feedback operation is performed.
  • the address control line 121 (1) in the first row is set to the high level again, and the output of the amplification transistor 113 in the first row is taken into the column signal processing unit 21 at timing t7.
  • the signal 81 in the first row is read from the horizontal signal reading unit 15.
  • the same operation is repeated for the second and subsequent rows to read out signals. In this way, the still image signal when the global reset is performed is read out.
  • the shutter time 85 as the signal accumulation time is from the timing when the first feedback control line 221 is in the low level state to the timing when the mechanical shutter is closed.
  • FIG. 17 illustrates a circuit configuration of the pixel 11 of the solid-state imaging device according to a modification of the second embodiment.
  • the drain of the second feedback transistor 212 is connected to the drain of the amplification transistor 113
  • the feedback capacitor 215 is connected to the source of the second feedback transistor 212 and the first feedback transistor 212. It is connected between the source of the feedback transistor 211. Even with such a configuration, it is possible to perform the same operation as the solid-state imaging device of the second embodiment.
  • FIG. 18 shows a circuit configuration of a solid-state imaging device according to the third embodiment.
  • the solid-state imaging device of the present embodiment is shown in a variation of the first embodiment as a solid-state imaging device configured to suppress noise using the zero bias capacitance shown in the second embodiment and the variation thereof.
  • This is a configuration to which a configuration enabling a rolling reset operation is added. Therefore, feedback means for feeding back the voltage output inverted with respect to the input of the amplification transistor 113 to the drain of the reset transistor 117 is provided for each column.
  • the reset transistor 117 is connected between the gate of the amplification transistor 113 and the reset drain control line 133, and the gate of the reset transistor 117 is connected to the reset control line 123.
  • the reset drain control line 133 is connected via the feedback switch 26 to the output terminal of the differential amplifier 25 whose negative input terminal is connected to the vertical signal line 141.
  • the reset drain control line can be made independent for each column by the reset drain connection switch 27.
  • a vertical signal line fixing switch 28 for fixing the voltage of the vertical signal line 141 to a constant voltage is connected to the vertical signal line 141. The provision of the reset transistor 117 eliminates the need for the second feedback transistor.
  • the reset drain connection switch 27 When performing a global reset operation, the reset drain connection switch 27 is turned on and the feedback switch 26 is turned off. In this state, all the pixels 11 are reset by the reset transistor 117. Thereafter, the vertical signal line fixed switch 28 is turned on, and the feedback operation is performed using the first feedback transistor 211 in the same manner as in the second embodiment and its modification to suppress noise. Note that when the reset drain control line 133 is operated near 0 V, the zero bias capacitor 216 is not necessary.
  • the feedback switch 26 When performing a rolling reset, the feedback switch 26 is turned on, and the reset drain connection switch 27 and the vertical signal line fixed switch 28 are turned off.
  • the address transistor 115 is inserted between the amplification transistor 113 and the power supply line, the address transistor 115 can be operated in the same manner as when the address transistor 115 is inserted between the vertical signal line 141 and the amplification transistor 113.
  • the solid-state imaging device can suppress noise generated when the signal charge is reset in the stacked solid-state imaging device. Further, it is not necessary to flow a large current, and a global reset can be performed.
  • a so-called 1-pixel 1-cell structure in which a photoelectric conversion element, a transfer transistor, a floating diffusion, a reset transistor, and an amplification transistor are provided in each pixel is shown.
  • a so-called multi-pixel 1-cell structure in which a plurality of photoelectric conversion elements are included in a pixel and any or all of the floating diffusion, the reset transistor, and the amplification transistor are shared in the pixel may be employed.
  • the solid-state imaging device can realize a stacked solid-state imaging device that can be globally reset and has low noise and dark current, and is particularly useful as a small-sized image pickup device or the like.

Abstract

　固体撮像装置は、半導体基板３１に行列状に配置された複数の画素１１を備えている。画素１１の光電変換部１１１は、画素電極４６と透明電極４７との間に挟まれた光電変換膜４５を有している。増幅トランジスタ１１３は、ゲートが画素電極４６と接続され、リセットトランジスタ１１７は、ソースが画素電極４６と接続されている。リセットトランジスタ１１７のドレインに第１のリセット電圧を印加した後、リセットトランジスタ１１７をオン状態とするハードリセット動作と、リセットトランジスタ１１７のドレインに第１のリセット電圧よりもレベルが高い第２のリセット電圧を印加した後、リセットトランジスタ１１７のソースに容量を介して負方向のパルスを印加するソフトリセット動作とを行う。

Description

固体撮像装置
　本開示は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
　近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。
　しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなるので１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。
　第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、電荷転送に関わる雑音がほとんど発生せず、埋め込みフォトダイオードは広く固体撮像装置に採用されている。しかし、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジカメにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。
　なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。
　これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。
　また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
特開昭５８－０５００３０号公報
　しかしながら、従来の積層型の固体撮像装置は、ランダム雑音が大きいという問題及び暗電流が大きいという問題を有している。従来の積層型の固体撮像装置は、信号電荷をリセットするときに雑音が発生する。雑音が発生した状態において次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷を読み出す。このため、ランダム雑音が大きくなる。
　また、従来の積層型の固体撮像装置は、光電変換膜が半導体基板の表面と間隔をおいて形成されており、光電変換膜と半導体表面を電気的に結合する必要がある。このため、埋め込みフォトダイオードにおいては問題とならなかった暗電流の値が大きくなる。
　信号をリセットする際にリセットトランジスタの強反転動作と弱反転動作とを組み合わせることにより、雑音を１／√２に抑圧する方法が知られている。しかし、固体撮像装置の微細化が進むと、このような方法では雑音を抑圧することが困難となる。また、信号をリセットする際にフィードバックをかけることによりランダム雑音を抑圧する方法も提案されている。しかし、一般には行列状に配列された画素のうち一列分のみをフィードバックし雑音を抑圧することを繰り返すローリングリセットが採用されている。行列状に配置された画素を同時に雑音を抑圧しながらリセットするグローバルリセットも可能ではあるが、消費電力が非常に大きく現実的ではない。具体的な数値を示すと、雑音を抑圧してリセットする場合には１画素あたり５μＡ程度の電流を流す必要がある。１０００×１０００画素の固体撮像装置の場合、ローリングリセットを行う場合には、１列分の１０００画素に同時に電流を流すことになるため５ｍＡ程度の電流が必要となるが、この程度の電流を流すことは十分可能である。しかし、１０００×１０００画素の固体撮像装置の全画素を同時にグローバルリセットするためには、５Ａの電流が必要となり、現実的ではない。
　しかし、コンパクト型のデジタルカメラに固体撮像装置を用いるためには、グローバルリセットが必須となる。一眼レフ型のデジタルカメラにおいてはメカニカルシャッタを開くことにより入射光の取り込みを開始し、メカニカルシャッタを閉じることにより入射光の取り込みを終了する。このため、グローバルリセットは必須ではない。一方、コンパクト型のデジタルカメラにおいては電子シャッタすなわちグローバルリセットを行うことにより入射光の取り込みを開始し、メカニカルシャッタを閉じることにより入射光の取り込みを終了する。このため、コンパクト型のデジタルカメラにおいては、グローバルリセットは必須となる。
　本開示は、前記の問題を解決し、グローバルリセットが可能で且つ雑音及び暗電流が小さい積層型の固体撮像装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は固体撮像装置を、ハードリセットとソフトリセットとを組み合わせると共に、ソフトリセットの際にはリセットトランジスタの電位を一旦接地電位よりもローレベルとする構成とする。
　具体的に、第１の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線とを備え、画素は、半導体基板の上に形成されたリセットトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部とを有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有し、増幅トランジスタは、ゲートが画素電極と接続され、リセットトランジスタは、ソースが画素電極と接続され、リセットトランジスタのドレインに第１のリセット電圧を印加した後、リセットトランジスタをオン状態とするハードリセット動作と、リセットトランジスタのドレインに第１のリセット電圧よりもハイレベルの第２のリセット電圧を印加した後、リセットトランジスタのソースに容量を介して負方向のパルスを印加するソフトリセット動作とを行う。
　第１の固体撮像装置は、リセットトランジスタのドレインに第１のリセット電圧よりもハイレベルの高い第２のリセット電圧を印加した後、リセットトランジスタのソースに容量を介して負方向のパルスを印加するソフトリセット動作とを行う。このため、画素が微細化されている場合においても、雑音をハードリセットだけの場合の１／√２に抑制することができる。
　第１の固体撮像装置は、第１のリセット電圧が０Ｖ又は０Ｖ近傍の正電圧であり、リセットトランジスタをオフ状態とした後、ソフトリセット動作を行う構成とすればよい。このような構成とすれば、リセットトランジスタのソースは０Ｖ以下のマイナス電圧となり、ソース内部の電子は半導体基板内部に放出される。
　第１の固体撮像装置において、容量は、光電変換膜を容量膜として形成されていてもよい。
　第１の固体撮像装置は、列ごとに形成され、リセットトランジスタのドレインと接続されたリセットドレイン制御線と、入力端子の一方が垂直信号線と接続され、出力端子がスイッチを介してリセットドレイン制御線と接続された差動増幅器とをさらに備えていてもよい。このような構成とすることにより、グローバルリセット動作とローリングリセット動作とを切り換えることが容易にできる。
　第２の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、垂直信号線の電位を固定する垂直信号線固定スイッチとを備え、画素は、半導体基板の上に形成された第１のフィードバックトランジスタと、第２のフィードバックトランジスタと、アドレストランジスタと、増幅トランジスタと、光電変換部と、フィードバック容量と、ゼロバイアス容量とを有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有し、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインがアドレストランジスタのソースと接続され、第２のフィードバックトランジスタは、ソースが画素電極と接続され、ドレインが第１のフィードバックトランジスタのソースと接続され、第１のフィードバックトランジスタは、ドレインがアドレストランジスタのソースと接続され、ゼロバイアス容量は、増幅トランジスタのゲートと接続され、フィードバック容量は、第２のフィードバックトランジスタのソースとドレインとの間に接続されている。
　第２の固体撮像装置は、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタを有している。このため、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタがオン状態において行う第１のフィードバック動作の際に生じる大きな雑音を、第２のフィードバックトランジスタを行う第２のフィードバック動作により、フィードバック容量に起因する小さな雑音に変換することができる。
　第３の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、垂直信号線の電位を固定する垂直信号線固定スイッチとを備え、画素は、半導体基板の上に形成された第１のフィードバックトランジスタ、第２のフィードバックトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部と、ゼロバイアス容量と、フィードバック容量とを有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有し、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインがアドレストランジスタのソースと接続され、第２のフィードバックトランジスタは、ソースが画素電極と接続され、ドレインがアドレストランジスタのソースと接続され、第１のフィードバックトランジスタは、ソースがフィードバック容量を介して画素電極と接続され、ドレインがアドレストランジスタのソースと接続され、ゼロバイアス容量は、増幅トランジスタのゲートと接続されている。
　第３の固体撮像装置は、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタを有している。このため、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタがオン状態において行う第１のフィードバック動作の際に生じる大きな雑音を、第２のフィードバックトランジスタを行う第２のフィードバック動作により、フィードバック容量に起因する小さな雑音に変換することができる。
　第２及び第３の固体撮像装置は、垂直信号線固定スイッチをオン状態として垂直信号線の電圧を固定し、ゼロバイアス容量にハイレベルの電圧を印加し、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオン状態とし、アドレストランジスタを一旦オン状態とした後オフ状態に戻す第１のフィードバック動作と、垂直信号線固定スイッチをオン状態として垂直信号線の電圧を固定し、ゼロバイアス容量にハイレベルの電圧を印加し、第１のフィードバックトランジスタをオン状態とし、第２のフィードバックトランジスタをオフ状態とし、アドレストランジスタを一旦オン状態とした後オフ状態に戻す第２のフィードバック動作と、ゼロバイアス容量にローレベルの電圧を印加し、第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオフ状態とする蓄積動作とを有している構成とすればよい。
　第２及び第３の固体撮像装置において、増幅トランジスタのゲート長は、第１のフィードバックトランジスタ、第２のフィードバックトランジスタ及びアドレストランジスタのゲート長よりも長くすればよい。
　第４の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、列ごとに形成されたリセットドレイン制御線と、垂直信号線の電位を固定する垂直信号線固定スイッチと、入力端子の一方が垂直信号線と接続され、出力端子がスイッチを介してリセットドレイン制御線と接続された差動増幅器とを備え、画素は、半導体基板の上に形成されたフィードバックトランジスタ、リセットトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部と、ゼロバイアス容量と、フィードバック容量とを有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有し、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインがアドレストランジスタのソースと接続され、フィードバックトランジスタは、ソースがフィードバック容量を介して画素電極と接続され、ドレインがアドレストランジスタのソースと接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインがリセットドレイン制御線と接続され、ゼロバイアス容量は、増幅トランジスタのゲートと接続されている。
　第４の固体撮像装置は、リセットトランジスタ及びフィードバックトランジスタを有している。このため、リセット動作の際に生じる大きな雑音を、フィードバック動作により、フィードバック容量に起因する小さな雑音に変換することができる。また、ローリングリセット動作を行うことも可能となる。
　第４の固体撮像装置は、リセットドレイン制御線にリセット電圧を印加して、リセットトランジスタをオン状態とするリセット動作と、垂直信号線固定スイッチをオン状態として垂直信号線の電圧を固定し、ゼロバイアス容量にハイレベルの電圧を印加し、フィードバックトランジスタをオン状態とし、アドレストランジスタを一旦オン状態とした後オフ状態に戻すフィードバック動作と、ゼロバイアス容量にローレベルの電圧を印加し、フィードバックトランジスタをオフ状態とする蓄積動作とを有している構成とすればよい。
　第４の固体撮像装置において、増幅トランジスタのゲート長は、フィードバックトランジスタ、リセットトランジスタ及びアドレストランジスタのゲート長よりも長いことが好ましい。
　第５の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、帰還手段とを備え、画素は、半導体基板の上に形成された信号電荷のリセット機能を有するリセットトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部とを有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有し、増幅トランジスタは、ゲートが画素電極と接続され、リセットトランジスタは、ソースが画素電極と接続され、帰還手段は、リセットトランジスタのドレインと接続され、増幅トランジスタの入力に対して反転した電圧出力をフィードバックする。
　第５の固体撮像装置は、増幅トランジスタの入力に対して反転した電圧出力をリセットトランジスタのドレインにフィードバックする。従って、負帰還によりノイズを低減することができる。
　第５の固体撮像装置において、帰還手段は、画素ごとに設けられていてもよく、垂直信号線に対応して列ごとに設けられていてもよい。
　第５の固体撮像装置において、帰還手段が動作する場合における増幅トランジスタの入力は、直流レベルで０Ｖ近傍の正電圧であればよい。
　第５の固体撮像装置は、画素電極と容量結合し、画素電極の電圧を０Ｖ近傍の正電圧に設定するゼロバイアス容量をさらに備えていてもよい。
　第１～第５の固体撮像装置は、グローバルリセットとローリングリセットとを切り換える機能を有していることが好ましい。
　本開示に係るカメラシステムは、本開示の固体撮像装置を備えている。
　本開示に係る固体撮像装置によれば、グローバルリセットが可能で且つ雑音及び暗電流が小さい積層型の固体撮像装置を実現できる。
第１の実施形態に係る固体撮像装置を示す回路図である。 第１の実施形態に係る固体撮像装置の１画素を示す断面図である。 図２のIII－III線に沿った部分における電位の状態を示す図である。 （ａ）は一般的なリセットトランジスタ付近の回路構成を示す回路図であり、（ｂ）～（ｆ）は一般的なリセット動作の際のリセットトランジスタ付近の電位の状態を示す図である。 弱反転状態のトランジスタにおける電圧－電流特性を示す図である。 （ａ）は第１の実施形態に係るリセットトランジスタ付近の回路構成を示す回路図であり、（ｂ）～（ｇ）は第１の実施形態に係るリセット動作の際のリセットトランジスタ付近の電位の状態を示す図である。 第１の実施形態におけるバイポーラ動作を説明するためのリセットトランジスタの断面図である。 第１の実施形態に係るカメラの構成を示す図である。 第１の実施形態に係る固体撮像装置の駆動タイミングを示すタイミングチャートである。 第１の実施形態に係る固体撮像装置の変形例における駆動タイミングを示すタイミングチャートである。 第１の実施形態の一変形例に係る固体撮像装置を示す回路図である。 第２の実施形態に係る固体撮像装置を示す回路図である。 （ａ）及び（ｂ）は弱反転動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 （ａ）及び（ｂ）は弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 （ａ）及び（ｂ）は容量挿入弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 第２の実施形態に係る固体撮像装置における駆動タイミングを示すタイミングチャートである。 第２の実施形態の一変形例に係る固体撮像装置の１画素を示す回路図である。 第３の実施形態に係る固体撮像装置を示す回路図である。
　（第１の実施形態）
　図１は本実施形態に係る固体撮像装置の回路構成を示している。図１に示すように、行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部１３と、画素１１の信号を順次水平出力１４２へ読み出す水平信号読み出し部１５とを備えている。図１においては画素１１は２行２列分だけを記載しているが、行数及び列数は任意に設定してよい。
　画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ソースが光電変換部１１１と接続されたリセットトランジスタ１１７と、ドレインが増幅トランジスタ１１３のソースと接続されたアドレストランジスタ１１５とを有している。光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のソースと、光電変換部制御線１３１との間に接続されている。アドレストランジスタ１１５のソースは対応する垂直信号線１４１と接続されている。アドレストランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のドレインはリセットドレイン制御線１３３と接続され、ゲートはリセット制御線１２３を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のソースと、バイポーラ動作制御線１２５との間には、リセット制御容量１１９が接続されている。バイポーラ動作制御線１２５は垂直走査部１３と接続されている。
　垂直信号線１４１は、列ごとに設けられ、カラム信号処理部２１を介して水平信号読み出し部１５と接続されている。カラム信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログデジタル変換等を行う。また、垂直信号線１４１には、負荷部２３が接続されている。アドレス制御線１２１、リセット制御線１２３及びバイポーラ動作制御線１２５は行ごとに設けられている。光電変換部制御線１３１及びリセットドレイン制御線１３３は、全画素に共通となっている。
　本実施形態の固体撮像装置は積層型の固体撮像装置であり、各画素１１は次のような構成を有している。図２は、本実施形態の固体撮像装置における画素１１の断面構成を示している。図２に示すようにシリコンからなる半導体基板３１に増幅トランジスタ、アドレストランジスタ及びリセットトランジスタが形成されている。増幅トランジスタは、ゲート電極４１と、ドレインである拡散層５１及びソースである拡散層５２とを有している。アドレストランジスタ１１５はゲート電極４２と、ドレインである拡散層５２及びソースである拡散層５３とを有している。増幅トランジスタのソースとアドレストランジスタのドレインとは、共通の拡散層である。リセットトランジスタは、ゲート電極４３と、ソースである拡散層５４及びドレインである拡散層５５とを有している。拡散層５１と拡散層５４とは素子分離領域３３により分離されている。
　半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換部１１１が形成されている。光電変換部１１１は、アモルファスシリコン等からなる光電変換膜４５と光電変換膜４５の下面に形成された画素電極４６と、光電変換膜４５の上面に形成された透明電極４７とを有している。画素電極４６は、コンタクト３６を介して増幅トランジスタ１１３のゲート電極４１及びリセットトランジスタ１１７のソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。
　次に、本実施形態の固体撮像装置の動作について説明する。なお、以下においては、増幅トランジスタ１１３、アドレストランジスタ１１５及びリセットトランジスタ１１７がｐ型の半導体基板に形成され、ｎ型の拡散層を有するｎチャネル型のトランジスタであるとして説明を行う。従って、ハイレベルの電圧という場合には基準となる電圧よりも電位が高い電圧を意味し、ローレベルの電圧又は信号という場合には基準となる電圧よりも電位が低いことを意味する。但し、増幅トランジスタ１１３、アドレストランジスタ１１５及びリセットトランジスタ１１７をｐチャネル型のトランジスタとすることも可能である。この場合には以下の説明における電圧の正負が反転するため、ハイレベルの電圧又は信号という場合には基準となる電圧よりも電位が低いことを意味し、ローレベルの電圧又は信号という場合には基準となる電圧よりも電位が高いことを意味する。
　図３は、図２のIII－III線に沿った電位を示している。まず、信号がない状態においては、蓄積ダイオードである拡散層５４の電位は、ほぼ０Ｖであり若干の逆バイアスが印加されている。逆バイアスが熱雑音によって生じる２５ｍＶ程度である場合には蓄積ダイオードの電荷の一部が基板側に抜けてしまうおそれがある。このため、信号電荷を蓄積する期間に印加する逆バイアスは、約０．１Ｖ以上とすることが好ましい。蓄積ダイオードの電位を０Ｖ近傍とすることにより、蓄積ダイオードと半導体基板３１との間に流れる逆方向リーク電流（暗電流）を小さくすることができる。一方、透明電極４７には正電圧が印加されている。透明電極４７の上部から入射した光は透明電極４７を通過して光電変換膜４５に入射し、ここで電子正孔対に変換される。変換された電子正孔対のうちの電子は透明電極４７側に移送され透明電極４７と接続された電源（図示せず）に流れる。正孔は拡散層５４側に移送されここに蓄積される。このため、拡散層５４の電位は＋方向に変化し、拡散層５４と半導体基板３１との間に電圧が加わる。これにより、拡散層５４と半導体基板３１との間に逆方向リーク電流（暗電流）が流れ雑音となる。しかし、信号がある状態では雑音は目立たないので問題とならない。
　拡散層５４に蓄積された正孔により＋側に変化した電圧は増幅トランジスタ１１３のゲート電極４１に伝達され、増幅トランジスタ１１３により増幅された信号はアドレストランジスタ１１５を介して垂直信号線１４１に出力される。
　次に拡散層５４に蓄積された信号をリセットするが、リセットの際に大きな雑音が発生する。まず、通常のハードリセットとソフトリセットの組み合わせによるリセット動作について説明する。
　図４（ａ）はリセットトランジスタの周辺の回路構成を示し、図４（ｂ）～（ｆ）は（ａ）の回路に対応した位置の電位をリセット動作のステップごとに示している。図４（ｂ）～（ｆ）において、斜線で示した部分は電子が存在していることを示している。図４（ａ）に示すようにリセットトランジスタのソースＳには信号蓄積容量Ｃが接続されている。
　まず、図４（ｂ）に示すように、リセットトランジスタのドレインＤに第１のリセット電圧Ｖｒ１を印加する。この際のリセットトランジスタのゲートＧはオフ状態であり、信号蓄積容量には信号電荷が蓄積されているため、信号電圧Ｖｓを示している。次に、図４（ｃ）に示すようにリセットトランジスタのゲートＧをオン状態として、ソースＳの電圧を第１のリセット電圧Ｖｒ１にリセットする。これにより、信号電荷の一部をドレインＤに排出する。この一連の動作がハードリセットである。
　ハードリセットを行った後、ゲートＧを再びオフ状態とする。この際にソースＳ及び信号蓄積容量にはリセット雑音が残留する。これはゲートＧをオン状態とした際のチャネルの熱雑音がゲートＧをオフ状態とした際に固定化され残留することによる。残留する雑音は、信号蓄積容量の容量値をＣとすると電荷領域においては√ｋＴＣという値となり、電圧領域で√（ｋＴ／Ｃ）という値となる。なお、ｋはボルツマン定数、Ｔは絶対温度を表している。
　次に、図４（ｄ）に示すようにドレインＤに第２のリセット電圧Ｖｒ２を印加する。続いて、図４（ｅ）に示すようにゲートＧのチャネル電位Ｖｃが第１のリセット電圧Ｖｒ１と第２のリセット電圧Ｖｒ２との間となるようにしてゲートＧをオン状態とすると、信号蓄積容量に残留している信号電荷が排出される。この際にゲートＧのチャネルは弱反転状態である。この一連の動作がソフトリセットである。ソフトリセット後にソースＳの電位はチャネル電位Ｖｃの近傍の値をとる。しかし、図４（ｆ）に示すようにソースＳの電位は時間とともに徐々に上昇する。この際にソースＳ及び信号蓄積容量に発生する雑音は、電荷領域においては√（ｋＴＣ／２）という値となり、電圧領域においては√（ｋＴ／２Ｃ）という値となる。ハードリセットのみの場合と比べて√（１／２）に雑音が抑圧される。ハードリセットを行わずソフトリセットだけを行った場合には、容量性残像という現象が発生するため、ハードリセットとソフトリセットとの組み合わせが必要となる。
　以上の通常のハードリセットとソフトリセットとの組み合わせによる雑音の低減は、トランジスタのゲート長が十分に長い場合には有効である。しかし、トランジスタが微細化されゲート長が短くなると次のような問題が生じる。図５はトランジスタの弱反転領域における電圧電流特性を示している。横軸はソース電圧Ｖｓ、縦軸はドレイン電流Ｉｄである。
　図５において破線で示すように、ゲート長が十分長いトランジスタにおいてはドレイン電流Ｉｄは、ｅｘｐ（－ｑＶｓ／ｋＴ）（ｑは、電荷量である。）に比例する。このようなトランジスタを用いた場合におけるソフトリセットの雑音は電荷領域では√（ｋＴＣ／２）となり、電圧領域で√（ｋＴ／２Ｃ）となる。
　一方、図５において実線で示すように微細化されたトランジスタにおいてはショートチャネル効果によりドレイン電流Ｉｄは、ｅｘｐ（－ｑＶｓ／ｎｋＴ）（ｎは、正の数である。）となる。この場合におけるソフトリセットの雑音は電荷領域では√（ｎｋＴＣ／２）となり、電圧領域では√（ｎｋＴ／２Ｃ）となる。ｎが２を超える場合もありそのときはソフトリセットにおける雑音がハードリセットよりも大きくなる。弱反転電流が拡散電流のみである場合にはｎが１となるが、チャネル長が短くなりドリフト電流が大きくなるとｎは２に近づく。ショートチャネル効果によりチャネル電位がソース電圧により変調を受け始めるとｎはさらに大きくなり２を越える。このように、微細化されたトランジスタを用いた微細な画素においてはソフトリセットによる雑音低減効果を期待できない。
　本実施形態の場合には、以下のような動作を行うことにより画素に微細化されたトランジスタを用いた場合にも、雑音を低減できる。
　図６（ａ）は本実施形態におけるリセットトランジスタ１１７の周辺の回路構成を示し、図６（ｂ）～（ｇ）は回路に対応した位置の電位をリセット動作のステップごとに示している。図６（ａ）に示すように、本実施形態の固体撮像装置はリセットトランジスタ１１７のソースＳに、信号蓄積容量Ｃ１とリセット制御容量Ｃ２とが接続されている。リセット制御容量Ｃ２の容量値は、信号蓄積容量Ｃ１の容量値よりも十分に小さいことが好ましい。また、リセット制御容量Ｃ２は、画素電極４６と透明電極４７とに挟まれた光電変換膜４５を容量素子として用いればよい。また、別途容量素子を形成してもよい。
　まず、図６（ｂ）に示すように、リセットトランジスタのドレインＤに第１のリセット電圧Ｖｒ１を印加する。本実施形態のリセット動作においては、Ｖｒ１を０Ｖ又はその近傍の値とする。この際に、信号蓄積容量Ｃ１には正の信号が蓄積されている。
　次に、図６（ｃ）に示すようにリセットトランジスタのゲートＧをオン状態として、リセットトランジスタのソースＳを０Ｖ近傍にハードリセットする。
　次に、図６（ｄ）に示すようにゲートＧをオフ状態として、ドレインＤに第２のリセット電圧Ｖｒ２を印加する。
　次に、図６（ｅ）に示すようにリセット制御容量Ｃ２に負パルスを印加することにより、ソースＳの電位を負の電圧Ｖｓ１に誘導する。ソースＳの電位は、図６（ｆ）に示すように０Ｖに戻ろうとする。
　この後、リセット制御容量Ｃ２の負パルスを元に戻すと、図６（ｇ）に示すようにリセットトランジスタのソースＳは０Ｖよりも少し高い正電位Ｖｓ２にバイアスされる。この状態を信号電荷の蓄積を開始するリセット状態とする。
　図６（ｆ）において、ソースＳの電位が０Ｖに戻ろうとする理由は以下のように説明できる。図７はリセットトランジスタ１１７の断面構成を示している。本実施形態においては、半導体基板３１はｐ型であり、ソースであるｎ型の拡散層５４が負電圧になると順バイアス状態となるため、ソースの電子が半導体基板３１内部に放出される。ゲート電極４３の下にはチャネルがないため、電子はここを通過できない。放出された電子の一部は半導体基板３１の深部において正孔と再結合し、残りはドレインである拡散層５５に移送される。以上のようなメカニズムによりリセットトランジスタのソースの電位は０Ｖに戻ろうとする。
　本実施形態において示したリセット動作を行うと、雑音は電荷領域ではほぼ完全に√（ｋＴＣ／２）となり、電圧領域ではほぼ完全に√（ｋＴ／２Ｃ）となるため、ハードリセットの雑音の１／√２に抑圧される。電子が基板に放出される動作はバイポーラ動作である。このため、放出された少数キャリアの電子の周りに多数キャリアの正孔が集まり局所的に電気的に中性化される。従って、電子は拡散により流れ、トランジスタのショートチャネル効果のような現象も生じない。
　次に、本実施形態の固体撮像装置をメカニカルシャッタを用いた撮像システムに組み込んだ場合の動作を説明する。図８は本実施形態の固体撮像装置を組み込んだ撮像システムの構成を示している。図８に示すように、入射光６１はレンズ６３を通り固体撮像装置６５に集光される。メカニカルシャッタ６７は入射光６１を通過させるか遮光するかを制御する。メカニカルシャッタの開閉はメカニカルシャッタ制御線６９に印加される信号により制御される。固体撮像装置において変換された電気信号は信号処理チップ７１において加工処理されメモリ７３に蓄積される。
　図９は、撮像システムの動作タイミングを示している。図９において各信号線について行又は列を区別する必要がある場合には、行又は列を示す添え字を付けて表す。例えば１２１（ｎ）はｎ行目のアドレス制御線を意味する。
　まず、メカニカルシャッタ制御線６９がハイレベルの状態でありメカニカルシャッタが開いた状態であり、リセットドレイン制御線１３３が０Ｖ近傍のローレベルの状態とする。タイミングｔ１において、各行のリセット制御線１２３をハイレベルの状態とし、リセットトランジスタ１１７をオン状態とすることにより光電変換部１１１が接続された増幅トランジスタ１１３のゲートをリセットする。次に、リセットドレイン制御線１３３をハイレベルの状態とした後、タイミングｔ２において、バイポーラ動作制御線１２５に小振幅の負方向のパルスを印加し、リセットトランジスタ１１７のソースを負電位に誘導する。これにより、電子を半導体基板内に放出させることにより、すべての画素１１をリセットする。
　続いて、入射光の光電変換と蓄積を行い、メカニカルシャッタ制御線６９をローレベルの状態としてメカニカルシャッタを閉じた後、第１行のアドレス制御線１２１（１）をハイレベルの状態とし、第１行の増幅トランジスタ１１３の出力信号を読み出し、タイミングｔ３において信号を図１に示したカラム信号処理部２１に取り込む。次に、タイミングｔ４においてリセットドレイン制御線１３３をローレベルの状態とし、第１行のリセット制御線１２３（１）をハイレベルの状態として、第１行のリセットトランジスタ１１７をオン状態とする。これにより、光電変換部１１１が接続された増幅トランジスタ１１３のゲートをリセットする。次に、リセットドレイン制御線１３３をハイレベルの状態とした後、タイミングｔ５において第１行のバイポーラ動作制御線１２５（１）に小振幅の負方向のパルスを印加し、リセットトランジスタ１１７のソースを負電位に誘導する。これにより電子を半導体基板内に放出させ、第１行の画素１１をリセットする。次に、タイミングｔ６において第１行の増幅トランジスタ１１３の出力をカラム信号処理部２１に取り込む。タイミングｔ３においてカラム信号処理部２１に取り込んだ信号との差分を演算する等の信号処理を行った後、水平出力１４２から第１行の信号８１を読み出す。第２行以降も同様な動作を繰り返して順次信号を読み出す。このようにしてグローバルリセットを行った場合の静止画信号を読み出す。全入射光を信号にするシャッタ時間８５はバイポーラ動作制御線１２５に印加した小振幅の負パルスの立ち上がり時刻からメカニカルシャッタを閉じた時刻までの間となる。
　図１には、リセット制御容量１１９とバイポーラ動作制御線１２５を備えた構成を示した。しかし、独立したリセット制御容量素子を設ける代わりに、光電変換部１１１の容量をリセット制御容量として用いることも可能である。この場合には、図１０に示すような動作を行えばよい。図１０に示すように、バイポーラ動作制御線に負方向の小振幅パルスを印加する代わりに、光電変換部制御線１３１に同様の負方向の小振幅パルスを印加すればよい。光電変換部制御線１３１は行ごとに分離していないので全画素に同時にパルスが印加される。なお、光電変換部制御線１３１に印加する負方向の小振幅パルスは、負電圧のパルスを意味するものではない。光電変換部制御線１３１には正電圧が印加されており、負の方向に小電圧のパルスを印加する。
（第１の実施形態の一変形例）
　第１の実施形態においては、グローバルリセットを行う固体撮像装置について説明した。近年、デジタルカメラにおいて動画撮影を行うことが求められており、グローバルリセットだけでなくローリングリセットを求められる場合がある。
　図１１は、グローバルリセットとローリングリセットとを切り換えることが可能な固体撮像装置の回路構成を示している。図１１において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
　図１１に示すように、本変形例の固体撮像装置は、増幅トランジスタ１１３の入力に対し反転した電圧出力をリセットトランジスタ１１７のドレインにフィードバックする帰還手段が列ごとに設けられている。具体的には、－側の入力端子が垂直信号線１４１と接続された差動増幅器２５が接続されている。差動増幅器２５の出力はフィードバックスイッチ２６を介してリセットドレイン制御線１３３と接続されている。リセットドレイン制御線はリセットドレイン接続スイッチ２７により列ごとに独立させることができる。フィードバックスイッチ２６をオフ状態とし、リセットドレイン接続スイッチ２７をオン状態とすれば、第１の実施形態の固体撮像装置と同じ動作によりグローバルリセットを行うことができる。一方、フィードバックスイッチ２６をオン状態とし、リセットドレイン接続スイッチ２７をオフ状態とすれば、雑音抑圧動作を行いローリングリセットを行うことが可能となる。ローリングリセットの際にもリセットドレイン線は０Ｖ近傍で動作することが望ましいため、差動増幅器２５には正負両電源を供給することが望ましい。なお、フィードバックスイッチ２６を設ける代わりに、垂直信号線１４１と電源とを垂直信号線固定スイッチを介して接続してもよい。この場合には、垂直信号線固定スイッチをオン状態として垂直信号線の電位を固定すれば、差動増幅器２５を介してリセットドレイン制御線１３３に一定電圧を与えることができる。
　（第２の実施形態）
　図１２は第２の実施形態に係る固体撮像装置の回路構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。本実施形態の固体撮像装置は、リセットトランジスタに代えて、第１のフィードバックトランジスタ２１１及び第２のフィードバックトランジスタ２１２が光電変換部１１１とアドレストランジスタ１１５との間に直列に接続されている。また、増幅トランジスタ１１３のソースは垂直信号線１４１と接続され、ドレインはアドレストランジスタ１１５のソースと接続されている。第１のフィードバックトランジスタ２１１は、ゲートが第１のフィードバック制御線２２１と接続され、ソースが第２のフィードバックトランジスタ２１２のドレインと接続され、ドレンがアドレストランジスタ１１５のソースと接続されている。第２のフィードバックトランジスタ２１２は、ゲートが第２のフィードバック制御線２２２と接続され、ソースが光電変換部１１１と接続されている。第２のフィードバックトランジスタ２１２のソースとドレインとの間にはフィードバック容量２１５が接続され、第２のフィードバックトランジスタ２１２のソースとゼロバイアス制御線２２５との間にはゼロバイアス容量２１６が接続されている。また、垂直信号線１４１には垂直信号線１４１の電圧を一定電圧に固定する垂直信号線固定スイッチ２８が接続されている。
　次に、本実施形態の固体撮像装置の動作原理について図面を参照して説明する。図１３（ａ）はソースＳに容量Ｃが接続され、ドレインＤにバイアス電圧Ｖｄが印加され、ゲートＧの電圧が固定されたトランジスタを示し、（ｂ）は各部の電位を示している。ソースＳはフローティング状態であるため、ドレインＤに電子が流れるとその電位は徐々に高くなる。ゲートＧの下側に形成されたチャネルの電位とソースの電位とが同程度となると弱反転電流と呼ばれる電子の熱拡散により電流が流れる。この場合における雑音は電荷領域では√（ｋＴＣ／２）である。これは、ソースから電子１個が飛び出すと、ソースの電位がｑ／Ｃだけ上昇することにより、次に飛び出す電子の確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなることに起因している。
　図１４（ａ）はソースＳにバイアス電圧Ｖｓが印加され、ドレインＤ及びゲートＧが容量Ｃと接続されたトランジスタを示し、（ｂ）は各部の電位を示している。この場合にはソースＳからドレインＤに電子流れ込むことにより、ドレインＤの電位が低下するとゲートＧの電圧も低下するためソースＳからの電子の流入は徐々に小さくなる。この場合における雑音は、電子１個が飛び出すと、次に電子の飛び出す確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなるので、√（ｋＴＣ／２）となる。
　図１５（ａ）は、ソースＳにバイアス電圧Ｖｓが印加され、ゲートＧに容量Ｃｐが接続され、ゲートＧ及びドレインＤが容量Ｃと接続され、ドレインＤとゲートＧと間に微小な容量Ｃ０が挿入されたトランジスタを示し、（ｂ）は各部の電位を示している。ゲートＧに接続された容量Ｃｐは、光電変換膜の容量をイメージしている。Ｃ０がＣ及びＣｐと比べ十分に小さい場合には、ソースＳから１個の電子が飛び出すと、次に電子が飛び出す確立はｅｘｐ（ｑ2／ｋＴＣ・（Ｃ０／Ｃｐ））分小さくなる。これにより、ドレインＤにおける雑音は√（ｋＴＣ・Ｃｐ／２Ｃ０）となり増加する。しかしゲートＧにおける雑音は√（ｋＴＣ・Ｃ０／２Ｃｐ）となり減少する。ＣとＣｐとがほぼ同等である場合には、雑音は√（ｋＴＣ０／２）となり、微小な容量Ｃ０により小さな雑音に変換される。
　このように、容量値が小さいフィードバック容量を用いることにより、容量の変換による雑音の抑圧が可能となる。しかし、トランジスタのショートチャネル効果により雑音を抑圧する効果は小さくなるおそれがある。フィードバックに用いるトランジスタは後述するように画素１１の増幅トランジスタに対応する。従って増幅トランジスタのゲート長をできるだけ長くすれば、ショートチャネル効果を抑え、雑音の抑圧を効率よく行うことが可能となる。増幅トランジスタ以外のトランジスタをできるだけ小さくし、増幅トランジスタのゲート長を長くすればよい。
　ここでフィードバックについて簡単に説明する。ソースからドレインに電子が飛び出すと、ドレインの電圧が低下する。ドレインの電圧が低下する度合いはゲートの電圧が高い程大きい。従って、ゲートの電圧に対してドレインの電圧は反転した電圧となる。ゲートの電圧に対して反転したドレインの電圧をゲートに返すことにより、負帰還（ネガティブフィードバック）をかけることができる。
　図１２に示す固体撮像装置において、垂直信号線固定スイッチ２８をオン状態として、増幅トランジスタ１１３のソースの電圧を固定する。この状態において、第１のフィードバックトランジスタ２１１と第２のフィードバックトランジスタ２１２をオン状態とし、アドレストランジスタ１１５を一旦オン状態とした後再びオフ状態とする。この際に、図１４において示したようにゲート及びドレインと接続された大きい容量に起因する大きな雑音がゲート及びドレインに残留する。次に、第２のフィードバックトランジスタ２１２をオフ状態とし、アドレストランジスタ１１５を一旦オン状態とした後再びオフ状態とする。これにより、図１５に示したようにゲート及びドレインに残留する雑音は十分に小さいフィードバック容量２１５に起因する雑音√（ｋＴＣ０／２）となる。
　このように、フィードバックトランジスタは信号電荷のリセットを行うリセットトランジスタとしての機能も果たす。つまり、本実施形態の固体撮像装置は、画素ごとに増幅トランジスタの入力を反転した電圧をリセットトランジスタに帰還する帰還手段を有している固体撮像装置であるとみなすことができる。
　以上のような動作を行う場合には、図１２に示したように増幅トランジスタ１１３をエンハンスメント型とする必要がある。このため光電変換部１１１と接続した拡散層の電圧は必ずある値の正電圧になり、０Ｖ近傍にすることができない。従って、フィードバック動作時及び信号読み出し時には正の電圧にし、信号を蓄積する際には０Ｖ近傍の電圧にするためにゼロバイアス容量２１６を設けている。
　図１６は、本実施形態の固体撮像装置の動作タイミングを示している。まずメカニカルシャッタ制御線６９がハイレベルの状態でありシャッタが開いた状態であり、垂直信号線固定スイッチ２８がオン状態であり、ゼロバイアス制御線２２５がハイレベルの状態とする。タイミングｔ１において、第１のフィードバック制御線２２１及び第２のフィードバック制御線２２２をハイレベルの状態として、全ての画素１１において第１のフィードバックトランジスタ２１１及び第２のフィードバックトランジスタ２１２をすべてオン状態とする。続いて、アドレス制御線１２１を一旦オン状態とした後、タイミングｔ２において再びオフ状態として第１のフィードバックを行う。次に、第２のフィードバック制御線２２２をローレベルの状態とした後、再びアドレス制御線１２１を一旦オン状態とした後、タイミングｔ３において再びオフ状態とし第２のフィードバックを行う。次に、第１のフィードバック制御線２２１をローレベルの状態とすることによりフィードバック動作が終了する。一連の動作により雑音が低減されたリセット状態を実現でき、第１のフィードバック制御線２２１をローレベルの状態としたタイミングから信号の蓄積が開始される。信号蓄積期間にはゼロバイアス制御線２２５はローレベルの状態とし、信号蓄積部の電圧を下げる。
　次に、メカニカルシャッタ制御線６９をローレベルの状態としてメカニカルシャッタを閉じた後、第１行のゼロバイアス制御線２２５（１）及び第１行のアドレス制御線１２１（１）をハイレベルの状態とし、第１行の増幅トランジスタ１１３からの出力信号をタイミングｔ４においてカラム信号処理部２１に取り込む。次に、垂直信号線固定スイッチ２８をオン状態とする。また、タイミングｔ５において、第１行について第１のフィードバック動作を行い、タイミングｔ６において第２のフィードバック動作を行う。次に、第１行のアドレス制御線１２１（１）を再びハイレベルの状態とし、第１行の増幅トランジスタ１１３の出力をタイミングｔ７においてカラム信号処理部２１に取り込む。タイミングｔ４において取り込んだ信号との差分をとる等の信号処理を行った後、水平信号読み出し部１５から第１行の信号８１を読み出す。第２行以降についても同様の動作を繰り返し信号を読み出す。このようにしてグローバルリセットを行った場合の静止画信号を読み出す。信号の蓄積時間となるシャッタ時間８５は第１のフィードバック制御線２２１をローレベルの状態としたタイミングからメカニカルシャッタを閉じたタイミングまでの間である。
　（第２の実施形態の一変形例）
　図１７は、第２の実施形態の一変形例に係る固体撮像装置の画素１１の回路構成を示している。図１７に示すように、本変形例の固体撮像装置は、第２のフィードバックトランジスタ２１２のドレインが増幅トランジスタ１１３のドレインと接続され、フィードバック容量２１５が第２のフィードバックトランジスタ２１２のソースと第１のフィードバックトランジスタ２１１のソースとの間に接続されている。このような構成としても、第２の実施形態の固体撮像装置と同様の動作を行うことが可能である。
　（第３の実施形態）
　図１８は、第３の実施形態に係る固体撮像装置の回路構成を示している。図１８において図１２と同一の構成要素には同一の符号を附すことにより説明を省略する。本実施形態の固体撮像装置は、第２の実施形態及びその変形例において示したゼロバイアス容量を用いて雑音を抑圧する構成の固体撮像装置に、第１の実施形態の一変形例において示したローリングリセット動作を可能とする構成を付加した構成である。このため、増幅トランジスタ１１３の入力に対し反転した電圧出力をリセットトランジスタ１１７のドレインにフィードバックする帰還手段が列ごとに設けられている。具体的には、増幅トランジスタ１１３のゲートとリセットドレイン制御線１３３との間にリセットトランジスタ１１７が接続され、リセットトランジスタ１１７のゲートはリセット制御線１２３と接続されている。リセットドレイン制御線１３３には、－側の入力端子が垂直信号線１４１と接続された差動増幅器２５の出力端子が、フィードバックスイッチ２６を介して接続されている。リセットドレイン制御線はリセットドレイン接続スイッチ２７により列ごとに独立させることができる。垂直信号線１４１には垂直信号線１４１の電圧を一定電圧に固定する垂直信号線固定スイッチ２８が接続されている。リセットトランジスタ１１７を設けたことにより、第２のフィードバックトランジスタは不要となる。
　グローバルリセットの動作をする場合は、リセットドレイン接続スイッチ２７をオン状態とし、フィードバックスイッチ２６をオフ状態とする。この状態において、全ての画素１１をリセットトランジスタ１１７によりリセットする。この後、垂直信号線固定スイッチ２８をオン状態として、第２の実施形態及びその変形例と同様にして第１のフィードバックトランジスタ２１１を用いてフィードバック動作を行い雑音抑圧を行う。なお、リセットドレイン制御線１３３を０Ｖ近傍で動作させる場合には、ゼロバイアス容量２１６は不要である。
　ローリングリセットを行う場合は、フィードバックスイッチ２６をオン状態とし、リセットドレイン接続スイッチ２７及び垂直信号線固定スイッチ２８をオフ状態とする。アドレストランジスタ１１５が増幅トランジスタ１１３と電源線との間に挿入されているが、アドレストランジスタ１１５が垂直信号線１４１と増幅トランジスタ１１３との間に挿入されている場合と同様に動作させることができる。
　各実施形態及び変形例に係る固体撮像装置は、積層型の固体撮像装置において信号電荷をリセットするときに生じる雑音を抑制することができる。また、大電流を流す必要がなく、グローバルリセットを行うことが可能となる。
　また、各実施形態において、光電変換素子、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタが各画素にそれぞれ設けられている、いわゆる１画素１セル構造の例を示した。しかし、画素内に複数の光電変換素子を含み、さらにフローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか又はすべてを画素内において共有する、いわゆる多画素１セル構造としてもよい。
　本開示に係る固体撮像装置は、グローバルリセットが可能で且つ雑音及び暗電流が小さい積層型の固体撮像装置を実現でき、特に小型の画像ピックアップ装置等として有用である。
１１　　　　画素
１３　　　　垂直走査部
１５　　　　水平信号読み出し部
２１　　　　カラム信号処理部
２３　　　　負荷部
２５　　　　差動増幅器
２６　　　　フィードバックスイッチ
２７　　　　リセットドレイン接続スイッチ
２８　　　　垂直信号線固定スイッチ
３１　　　　半導体基板
３３　　　　素子分離領域
３５　　　　絶縁膜
３６　　　　コンタクト
４１　　　　ゲート電極
４２　　　　ゲート電極
４３　　　　ゲート電極
４５　　　　光電変換膜
４６　　　　画素電極
４７　　　　透明電極
５１　　　　拡散層
５２　　　　拡散層
５３　　　　拡散層
５４　　　　拡散層
５５　　　　拡散層
６１　　　　入射光
６３　　　　レンズ
６５　　　　固体撮像装置
６７　　　　メカニカルシャッタ
６９　　　　メカニカルシャッタ制御線
７１　　　　信号処理チップ
７３　　　　メモリ
８１　　　　信号
８５　　　　シャッタ時間
１１１　　　光電変換部
１１３　　　増幅トランジスタ
１１５　　　アドレストランジスタ
１１７　　　リセットトランジスタ
１１９　　　リセット制御容量
１２１　　　アドレス制御線
１２３　　　リセット制御線
１２５　　　バイポーラ動作制御線
１３１　　　光電変換部制御線
１３３　　　リセットドレイン制御線
１４１　　　垂直信号線
１４２　　　水平出力
２１１　　　第１のフィードバックトランジスタ
２１２　　　第２のフィードバックトランジスタ
２１５　　　フィードバック容量
２１６　　　ゼロバイアス容量
２２１　　　第１のフィードバック制御線
２２２　　　第２のフィードバック制御線
２２５　　　ゼロバイアス制御線

Claims (20)

  1. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線とを備え、
    　前記画素は、前記半導体基板の上に形成されたリセットトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部とを有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、
    　前記リセットトランジスタのドレインに第１のリセット電圧を印加した後、前記リセットトランジスタをオン状態とするハードリセット動作と、
    　前記リセットトランジスタのドレインに前記第１のリセット電圧よりもハイレベルの第２のリセット電圧を印加した後、前記リセットトランジスタのソースに容量を介して負方向のパルスを印加するソフトリセット動作とを行う。
  2. 　請求項１に記載の固体撮像装置において、
    　前記第１のリセット電圧は、０Ｖ又は０Ｖ近傍の正電圧であり、
    　前記リセットトランジスタをオフ状態とした後、前記ソフトリセット動作を行う。
  3. 　請求項１に記載の固体撮像装置において、
    　前記容量は、前記光電変換膜を容量膜として形成されている。
  4. 　請求項１に記載の固体撮像装置は、
    　列ごとに形成され、前記リセットトランジスタのドレインと接続されたリセットドレイン制御線と、
    　入力端子の一方が前記垂直信号線と接続され、出力端子がスイッチを介して前記リセットドレイン制御線と接続された差動増幅器とをさらに備えている。
  5. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　前記垂直信号線の電位を固定する垂直信号線固定スイッチとを備え、
    　前記画素は、前記半導体基板の上に形成された第１のフィードバックトランジスタと、第２のフィードバックトランジスタと、アドレストランジスタと、増幅トランジスタと、光電変換部と、フィードバック容量と、ゼロバイアス容量とを有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記第２のフィードバックトランジスタは、ソースが前記画素電極と接続され、ドレインが前記第１のフィードバックトランジスタのソースと接続され、
    　前記第１のフィードバックトランジスタは、ドレインが前記アドレストランジスタのソースと接続され、
    　前記ゼロバイアス容量は、前記増幅トランジスタのゲートと接続され、
    　前記フィードバック容量は、前記第２のフィードバックトランジスタのソースとドレインとの間に接続されている。
  6. 　請求項５に記載の固体撮像装置は、
    　前記垂直信号線固定スイッチをオン状態として前記垂直信号線の電圧を固定し、前記ゼロバイアス容量にハイレベルの電圧を印加し、前記第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオン状態とし、前記アドレストランジスタを一旦オン状態とした後オフ状態に戻す第１のフィードバック動作と、
    　前記垂直信号線固定スイッチをオン状態として前記垂直信号線の電圧を固定し、前記ゼロバイアス容量にハイレベルの電圧を印加し、前記第１のフィードバックトランジスタをオン状態とし、前記第２のフィードバックトランジスタをオフ状態とし、前記アドレストランジスタを一旦オン状態とした後オフ状態に戻す第２のフィードバック動作と、
    　前記ゼロバイアス容量にローレベルの電圧を印加し、前記第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオフ状態とする蓄積動作とを有している。
  7. 　請求項５に記載の固体撮像装置において、
    　前記増幅トランジスタのゲート長は、前記第１のフィードバックトランジスタ、第２のフィードバックトランジスタ及びアドレストランジスタのゲート長よりも長い。
  8. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　前記垂直信号線の電位を固定する垂直信号線固定スイッチとを備え、
    　前記画素は、前記半導体基板の上に形成された第１のフィードバックトランジスタと、第２のフィードバックトランジスタと、アドレストランジスタと、増幅トランジスタと、光電変換部と、フィードバック容量と、ゼロバイアス容量とを有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記第２のフィードバックトランジスタは、ソースが前記画素電極と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記第１のフィードバックトランジスタは、ソースが前記フィードバック容量を介して前記画素電極と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記ゼロバイアス容量は、前記増幅トランジスタのゲートと接続されている。
  9. 　請求項８に記載の固体撮像装置は、
    　前記垂直信号線固定スイッチをオン状態として前記垂直信号線の電圧を固定し、前記ゼロバイアス容量にハイレベルの電圧を印加し、前記第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオン状態とし、前記アドレストランジスタを一旦オン状態とした後オフ状態に戻す第１のフィードバック動作と、
    　前記垂直信号線固定スイッチをオン状態として前記垂直信号線の電圧を固定し、前記ゼロバイアス容量にハイレベルの電圧を印加し、前記第１のフィードバックトランジスタをオン状態とし、前記第２のフィードバックトランジスタをオフ状態とし、前記アドレストランジスタを一旦オン状態とした後オフ状態に戻す第２のフィードバック動作と、
    　前記ゼロバイアス容量にローレベルの電圧を印加し、前記第１のフィードバックトランジスタ及び第２のフィードバックトランジスタをオフ状態とする蓄積動作とを有している。
  10. 　請求項８に記載の固体撮像装置において、
    　前記増幅トランジスタのゲート長は、前記第１のフィードバックトランジスタ、第２のフィードバックトランジスタ及びアドレストランジスタのゲート長よりも長い。
  11. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　列ごとに形成されたリセットドレイン制御線と、
    　前記垂直信号線の電位を固定する垂直信号線固定スイッチと、
    　入力端子の一方が前記垂直信号線と接続され、出力端子がスイッチを介して前記リセットドレイン制御線と接続された差動増幅器とを備え、
    　前記画素は、前記半導体基板の上に形成されたフィードバックトランジスタと、リセットトランジスタと、アドレストランジスタと、増幅トランジスタと、光電変換部と、フィードバック容量と、ゼロバイアス容量とを有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記フィードバックトランジスタは、ソースが前記フィードバック容量を介して前記画素電極と接続され、ドレインが前記アドレストランジスタのソースと接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが前記リセットドレイン制御線と接続され、
    　前記ゼロバイアス容量は、前記増幅トランジスタのゲートと接続されている。
  12. 　請求項１１に記載の固体撮像装置は、
    　前記リセットドレイン制御線にリセット電圧を印加して、前記リセットトランジスタをオン状態とするリセット動作と、
    　前記垂直信号線固定スイッチをオン状態として前記垂直信号線の電圧を固定し、前記ゼロバイアス容量にハイレベルの電圧を印加し、前記フィードバックトランジスタをオン状態とし、前記アドレストランジスタを一旦オン状態とした後オフ状態に戻すフィードバック動作と、
    　前記ゼロバイアス容量にローレベルの電圧を印加し、前記フィードバックトランジスタをオフ状態とする蓄積動作とを有している。
  13. 　請求項１１に記載の固体撮像装置において、
    　前記増幅トランジスタのゲート長は、前記フィードバックトランジスタ、リセットトランジスタ及びアドレストランジスタのゲート長よりも長い。
  14. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　帰還手段とを備え、
    　前記画素は、前記半導体基板の上に形成された信号電荷のリセット機能を有するリセットトランジスタ、アドレストランジスタ及び増幅トランジスタと、光電変換部とを有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、
    　前記帰還手段は、前記リセットトランジスタのドレインと接続され、前記増幅トランジスタの入力に対し反転した電圧出力をフィードバックする。
  15. 　請求項１４に記載の固体撮像装置において、
    　前記帰還手段は、前記画素ごとに設けられている。
  16. 　請求項１４に記載の固体撮像装置において、
    　前記帰還手段は、前記垂直信号線に対応して列ごとに設けられている。
  17. 　請求項１４に記載の固体撮像装置において、
    　前記帰還手段が動作する場合における前記増幅トランジスタの入力は、直流レベルで０Ｖ近傍の正電圧である。
  18. 　請求項１６に記載の固体撮像装置は、
    　前記画素電極と容量結合したゼロバイアス容量をさらに備えている。
  19. 　請求項１に記載の固体撮像装置は、
    　グローバルリセットとローリングリセットとを切り換える機能を有している。
  20. 　請求項１９に記載の固体撮像装置を備えたカメラシステム。
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JP (1) JPWO2011058684A1 (ja)
WO (1) WO2011058684A1 (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012004545A (ja) * 2010-05-18 2012-01-05 Fujifilm Corp 固体撮像素子及び撮像装置
WO2012164829A1 (ja) * 2011-05-31 2012-12-06 パナソニック株式会社 撮像装置
WO2013018293A1 (ja) * 2011-08-04 2013-02-07 パナソニック株式会社 固体撮像装置及びスイッチング回路
WO2013021577A1 (ja) * 2011-08-08 2013-02-14 パナソニック株式会社 固体撮像装置及び固体撮像装置の駆動方法
WO2013046587A1 (ja) * 2011-09-29 2013-04-04 パナソニック株式会社 固体撮像装置およびその駆動方法
WO2014002333A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
WO2014049901A1 (ja) * 2012-09-27 2014-04-03 パナソニック株式会社 固体撮像装置
WO2014068837A1 (ja) * 2012-10-30 2014-05-08 パナソニック株式会社 撮像装置及びその駆動方法
WO2014083730A1 (ja) * 2012-11-27 2014-06-05 パナソニック株式会社 固体撮像装置およびその駆動方法
JPWO2012176390A1 (ja) * 2011-06-23 2015-02-23 パナソニック株式会社 固体撮像装置
JP2016197617A (ja) * 2015-04-02 2016-11-24 パナソニックＩｐマネジメント株式会社 撮像装置
JP2017228804A (ja) * 2014-12-26 2017-12-28 パナソニックＩｐマネジメント株式会社 撮像装置
JP2018125842A (ja) * 2017-02-03 2018-08-09 パナソニックＩｐマネジメント株式会社 撮像装置およびカメラシステム
JP2018186268A (ja) * 2017-04-26 2018-11-22 パナソニックＩｐマネジメント株式会社 撮像装置、および、カメラシステム
JP2018195977A (ja) * 2017-05-17 2018-12-06 キヤノン株式会社 光電変換装置及び撮像システム
JP2019024200A (ja) * 2018-08-06 2019-02-14 キヤノン株式会社 光電変換装置、光電変換システム
JP2019054499A (ja) * 2017-02-03 2019-04-04 パナソニックＩｐマネジメント株式会社 撮像装置
JP2019165258A (ja) * 2019-06-25 2019-09-26 パナソニックＩｐマネジメント株式会社 撮像装置
US10728471B2 (en) 2016-12-27 2020-07-28 Canon Kabushiki Kaisha Photoelectric conversion device with a voltage control unit connected to a reset transistor and a capacitive element, and associated imaging system
US10734422B2 (en) 2018-01-16 2020-08-04 Canon Kabushiki Kaisha Semiconductor apparatus having a reset transistor for resetting a potential in a semiconductor region
JP2021002836A (ja) * 2016-01-22 2021-01-07 パナソニックＩｐマネジメント株式会社 撮像装置
JPWO2020067503A1 (ja) * 2018-09-28 2021-08-30 株式会社ニコン 撮像素子および撮像装置
US11653116B2 (en) 2014-12-26 2023-05-16 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736733B2 (en) 2010-03-19 2014-05-27 Invisage Technologies, Inc. Dark current reduction in image sensors via dynamic electrical biasing
JP6183718B2 (ja) * 2012-06-25 2017-08-23 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP6128494B2 (ja) * 2012-06-27 2017-05-17 パナソニックＩｐマネジメント株式会社 固体撮像装置
US9491383B2 (en) 2013-06-07 2016-11-08 Invisage Technologies, Inc. Image sensor with noise reduction
US10104322B2 (en) * 2014-07-31 2018-10-16 Invisage Technologies, Inc. Image sensors with noise reduction
JP6682175B2 (ja) 2014-07-31 2020-04-15 キヤノン株式会社 固体撮像素子および撮像システム
US10180501B2 (en) 2014-11-27 2019-01-15 Sharp Kabushiki Kaisha Radiation detector
WO2016121521A1 (ja) * 2015-01-29 2016-08-04 ソニー株式会社 固体撮像素子および電子機器
EP3386189B1 (en) * 2015-12-03 2021-03-24 Panasonic Intellectual Property Management Co., Ltd. Image-capture device
JP6727830B2 (ja) * 2016-02-09 2020-07-22 キヤノン株式会社 撮像装置
JP2018093297A (ja) * 2016-11-30 2018-06-14 キヤノン株式会社 光電変換装置、撮像システム
US10425601B1 (en) 2017-05-05 2019-09-24 Invisage Technologies, Inc. Three-transistor active reset pixel
JP6474014B1 (ja) * 2017-07-05 2019-02-27 パナソニックＩｐマネジメント株式会社 撮像装置
CN107768390A (zh) * 2017-10-18 2018-03-06 展谱光电科技（上海）有限公司 图像探测器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07288745A (ja) * 1994-04-18 1995-10-31 Toshiba Corp 固体撮像装置の駆動方法
JP2006303768A (ja) * 2005-04-19 2006-11-02 Sharp Corp 固体撮像装置
JP2007324801A (ja) * 2006-05-31 2007-12-13 Nec Electronics Corp 電荷検出素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07288745A (ja) * 1994-04-18 1995-10-31 Toshiba Corp 固体撮像装置の駆動方法
JP2006303768A (ja) * 2005-04-19 2006-11-02 Sharp Corp 固体撮像装置
JP2007324801A (ja) * 2006-05-31 2007-12-13 Nec Electronics Corp 電荷検出素子

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012004545A (ja) * 2010-05-18 2012-01-05 Fujifilm Corp 固体撮像素子及び撮像装置
WO2012164829A1 (ja) * 2011-05-31 2012-12-06 パナソニック株式会社 撮像装置
US10553639B2 (en) 2011-06-23 2020-02-04 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
US9768226B2 (en) 2011-06-23 2017-09-19 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
US10084008B2 (en) 2011-06-23 2018-09-25 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
JPWO2012176390A1 (ja) * 2011-06-23 2015-02-23 パナソニック株式会社 固体撮像装置
US10879301B2 (en) 2011-06-23 2020-12-29 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
JPWO2013018293A1 (ja) * 2011-08-04 2015-03-05 パナソニック株式会社 固体撮像装置及びスイッチング回路
WO2013018293A1 (ja) * 2011-08-04 2013-02-07 パナソニック株式会社 固体撮像装置及びスイッチング回路
JP2017041909A (ja) * 2011-08-04 2017-02-23 パナソニックＩｐマネジメント株式会社 固体撮像装置及びスイッチング回路
US9570486B2 (en) 2011-08-04 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and switching circuit
US9197830B2 (en) 2011-08-08 2015-11-24 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and driving method of solid-state imaging device
JPWO2013021577A1 (ja) * 2011-08-08 2015-03-05 パナソニック株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP2016219849A (ja) * 2011-08-08 2016-12-22 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2013021577A1 (ja) * 2011-08-08 2013-02-14 パナソニック株式会社 固体撮像装置及び固体撮像装置の駆動方法
WO2013046587A1 (ja) * 2011-09-29 2013-04-04 パナソニック株式会社 固体撮像装置およびその駆動方法
CN104412574A (zh) * 2012-06-27 2015-03-11 松下知识产权经营株式会社 固体摄像装置
US9319609B2 (en) 2012-06-27 2016-04-19 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
WO2014002333A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
CN104412574B (zh) * 2012-06-27 2017-12-12 松下知识产权经营株式会社 固体摄像装置
CN104662893A (zh) * 2012-09-27 2015-05-27 松下知识产权经营株式会社 固体摄像装置
WO2014049901A1 (ja) * 2012-09-27 2014-04-03 パナソニック株式会社 固体撮像装置
JPWO2014049901A1 (ja) * 2012-09-27 2016-08-22 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2014068837A1 (ja) * 2012-10-30 2014-05-08 パナソニック株式会社 撮像装置及びその駆動方法
JPWO2014083730A1 (ja) * 2012-11-27 2017-01-05 パナソニックＩｐマネジメント株式会社 固体撮像装置およびその駆動方法
US20150256777A1 (en) 2012-11-27 2015-09-10 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging apparatus and method of driving the same
US11722798B2 (en) 2012-11-27 2023-08-08 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging apparatus and method of driving the same
WO2014083730A1 (ja) * 2012-11-27 2014-06-05 パナソニック株式会社 固体撮像装置およびその駆動方法
US10897590B2 (en) 2012-11-27 2021-01-19 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging apparatus and method of driving the same
US10212371B2 (en) 2012-11-27 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging apparatus and method of driving the same
US11653116B2 (en) 2014-12-26 2023-05-16 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
US11223786B2 (en) 2014-12-26 2022-01-11 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
JP2017228804A (ja) * 2014-12-26 2017-12-28 パナソニックＩｐマネジメント株式会社 撮像装置
US10490591B2 (en) 2015-04-02 2019-11-26 Panasonic Intellectual Property Management Co., Ltd. Imaging device comprising multilayer wiring structure and capacitance element capable of having relatively large capacitance value
JP2016197617A (ja) * 2015-04-02 2016-11-24 パナソニックＩｐマネジメント株式会社 撮像装置
JP2022008907A (ja) * 2016-01-22 2022-01-14 パナソニックＩｐマネジメント株式会社 撮像装置
JP2021002836A (ja) * 2016-01-22 2021-01-07 パナソニックＩｐマネジメント株式会社 撮像装置
US10728471B2 (en) 2016-12-27 2020-07-28 Canon Kabushiki Kaisha Photoelectric conversion device with a voltage control unit connected to a reset transistor and a capacitive element, and associated imaging system
CN108401090B (zh) * 2017-02-03 2021-11-09 松下知识产权经营株式会社 摄像装置及照相机系统
JP2018125842A (ja) * 2017-02-03 2018-08-09 パナソニックＩｐマネジメント株式会社 撮像装置およびカメラシステム
CN108401090A (zh) * 2017-02-03 2018-08-14 松下知识产权经营株式会社 摄像装置及照相机系统
JP2019054499A (ja) * 2017-02-03 2019-04-04 パナソニックＩｐマネジメント株式会社 撮像装置
US11303857B2 (en) 2017-02-03 2022-04-12 Panasonic Intellectual Property Management Co., Ltd. Imaging device including pixel array and addition circuit
US11044433B2 (en) 2017-02-03 2021-06-22 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2018186268A (ja) * 2017-04-26 2018-11-22 パナソニックＩｐマネジメント株式会社 撮像装置、および、カメラシステム
JP7133799B2 (ja) 2017-04-26 2022-09-09 パナソニックＩｐマネジメント株式会社 撮像装置、および、カメラシステム
JP2018195977A (ja) * 2017-05-17 2018-12-06 キヤノン株式会社 光電変換装置及び撮像システム
US10630923B2 (en) 2017-05-17 2020-04-21 Canon Kabushiki Kaisha Photoelectric conversion apparatus and imaging system
US10734422B2 (en) 2018-01-16 2020-08-04 Canon Kabushiki Kaisha Semiconductor apparatus having a reset transistor for resetting a potential in a semiconductor region
JP2019024200A (ja) * 2018-08-06 2019-02-14 キヤノン株式会社 光電変換装置、光電変換システム
JPWO2020067503A1 (ja) * 2018-09-28 2021-08-30 株式会社ニコン 撮像素子および撮像装置
JP2019165258A (ja) * 2019-06-25 2019-09-26 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
US20120200752A1 (en) 2012-08-09
JPWO2011058684A1 (ja) 2013-03-28

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