本開示の実施形態を詳細に説明する前に、本開示の一態様の概要を説明する。本開示の一態様の概要は以下のとおりである。
[項目1]
入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、撮像装置は、半導体基板と、光電変換部の受光面側に形成された第1電極、第2電極、および、第1電極と第2電極との間に配置された光電変換膜を有する光電変換素子であって、半導体基板に支持された光電変換素子と、半導体基板と光電変換素子の第2電極との間に設けられた多層配線構造とを備え、光電変換部は、光電変換素子を有しており、信号検出回路は、半導体基板および多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第1容量素子を含んでおり、信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有し、第1容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有し、多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとの間に配置された上部配線層を有し、上部配線層は、第1容量素子の上部電極を含む、撮像装置。
項目1の構成によれば、比較的大きな容量値を有する第1容量素子を単位画素セル内に比較的容易に形成し得るので、kTCノイズなどのノイズをより低減することが可能である。
[項目2]
多層配線構造は、上部配線層と信号検出トランジスタのゲートとの間に配置された下部配線層を有し、下部配線層は、第1容量素子の下部電極を含む、項目1に記載の撮像装置。
項目2の構成によれば、第1容量素子を多層配線構造内に形成し得る。
[項目3]
信号検出回路は、第1容量素子よりも小さな容量値を有する第2容量素子をさらに含み、第2容量素子の電極のうちの一方は、第1容量素子の下部電極および上部電極のうちの一方に接続されている、項目1または2に記載の撮像装置。
項目3の構成によれば、第1容量素子と同様に、半導体基板と光電変換部との間に比較的容易に第2容量素子を配置し得る。
[項目4]
第2容量素子の電極のうちの他方は、光電変換素子の第2電極に接続されている、項目3に記載の撮像装置。
項目4の構成によれば、第2容量素子を介して第1容量素子を光電変換素子の第2電極に電気的に接続し得る。
[項目5]
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、信号検出回路は、リセットトランジスタを含み、リセットトランジスタのソースおよびドレインのうちの一方は、光電変換素子の第2電極に接続されており、他方は、フィードバック回路の出力線に接続されている、項目1から4のいずれかに記載の撮像装置。
項目5の構成によれば、フィードバック回路を用いてkTCノイズのキャンセルを実行し得る。
[項目6]
多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとを接続する接続部を有し、第1容量素子の上部電極および下部電極の一方は、半導体基板の法線方向に沿って見たときに接続部を取り囲んでいる、項目1から5のいずれかに記載の撮像装置。
項目6の構成によれば、電荷蓄積ノードへのノイズの混入を抑制し得る。
[項目7]
第1容量素子の上部電極は、光電変換素子の第2電極に対向する第1面および第1面とは反対側の第2面を有し、第2面において、上部電極に基準電圧を印加する信号線に接続されている、項目1から6のいずれかに記載の撮像装置。
項目7の構成によれば、光電変換素子の第2電極と第1容量素子の上部電極との間の距離を縮小し得る。
[項目8]
第1容量素子の上部電極は、誘電体膜において下部電極に対向する面以外の面を覆っている、項目1から7のいずれかに記載の撮像装置。
項目8の構成によれば、上部電極の下面において、一定の電圧を供給する回路と上部電極との間の電気的な接続を確立し得る。
[項目9]
光電変換素子の第2電極および第1容量素子の上部電極は、同一の材料を用いて形成されている、項目1から8のいずれかに記載の撮像装置。
項目9の構成によれば、第1容量素子におけるリーク電流の発生を抑制し得る。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
(実施の形態1)
図1は、本開示の実施の形態1に係る撮像装置の例示的な回路構成の概略を示す。図1に示す撮像装置100は、複数の単位画素セル10と周辺回路とを備える。複数の単位画素セル10は、半導体基板上に2次元に配列されることにより、感光領域(画素領域)を形成している。
図示する例では、複数の単位画素セル10は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。ここでは、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の単位画素セル10は、1次元に配列されていてもよい。言い換えれば、撮像装置100は、ラインセンサであり得る。
単位画素セル10の各々は、電源配線22に接続されている。各単位画素セル10には、電源配線22を介して所定の電源電圧が供給される。後に詳しく説明するように、単位画素セル10の各々は、入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む。図示するように、撮像装置100は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線17を有している。
撮像装置100の周辺回路は、垂直走査回路(「行走査回路」とも呼ばれる)16と、複数の負荷回路19と、複数のカラム信号処理回路20(「行信号蓄積回路」とも呼ばれる)と、複数の反転増幅器24と、水平信号読み出し回路(「列走査回路」とも呼ばれる)21とを含む。負荷回路19、カラム信号処理回路20および反転増幅器24は、2次元に配列された単位画素セル10の列毎に配置されている。
垂直走査回路16は、アドレス信号線30およびリセット信号線26に接続されている。垂直走査回路16は、アドレス信号線30に所定の電圧を印加することにより、各行に配置された複数の単位画素セル10を行単位で選択する。複数の単位画素セル10を行単位で選択することにより、選択された単位画素セル10の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
図示する例では、垂直走査回路16は、フィードバック制御線28および感度調整線32にも接続されている。後述するように、垂直走査回路16がフィードバック制御線28に所定の電圧を印加することにより、単位画素セル10の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路16は、感度調整線32を介して、複数の単位画素セル10に所定の電圧を供給することができる。
各列に配置された単位画素セル10は、各列に対応した垂直信号線18を介してカラム信号処理回路20に電気的に接続されている。垂直信号線18には、負荷回路19が電気的に接続されている。カラム信号処理回路20は、相関二重サンプリングに代表される雑
音抑圧信号処理およびアナログ−デジタル変換(AD変換)などを行う。単位画素セル10の各列に対応して設けられたカラム信号処理回路20には、水平信号読み出し回路21が電気的に接続されている。水平信号読み出し回路21は、複数のカラム信号処理回路20から水平共通信号線23に信号を順次読み出す。
図1に例示する構成では、反転増幅器24が各列に対応して設けられている。反転増幅器24の負側の入力端子は、対応する垂直信号線18に接続されている。反転増幅器24の正側の入力端子には、所定の電圧(例えば1Vまたは1V近傍の正電圧)Vrefが供給される。また、反転増幅器24の出力端子は、各列に対応して設けられたフィードバック線25を介して、その反転増幅器24の負側の入力端子との接続を有する複数の単位画素セル10に接続されている。反転増幅器24は、単位画素セル10からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器24をフィードバックアンプと呼んでもよい。反転増幅器24の動作は後述する。
図2は、図1に示す単位画素セル10の例示的な回路構成を示す。単位画素セル10は、光電変換部PCと、信号検出回路SCとを含む。
光電変換部PCは、第1電極15a、光電変換膜15bおよび第2電極(画素電極)15cを有する光電変換素子15を含んでいる。光電変換素子15の第1電極15aは、蓄積制御線17に接続されており、光電変換素子15の第2電極15cは、電荷蓄積ノード(「フローティングディフュージョンノード」とも呼ばれる)44に接続されている。蓄積制御線17を介して第1電極15aの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を第2電極15cによって収集することができる。信号電荷として正孔を利用する場合、第2電極15cよりも第1電極15aの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば10V程度の電圧が、蓄積制御線17を介して第1電極15aに印加される。これにより、信号電荷が電荷蓄積ノード44に蓄積される。もちろん、信号電荷として電子を利用してもよい。
信号検出回路SCは、光電変換素子15によって生成された信号を増幅する信号検出トランジスタ34と、第1容量素子Csとを含む。図示する例では、信号検出回路SCは、さらに、リセットトランジスタ(第1のリセットトランジスタ)36と、第1容量素子Csよりも小さな容量値を有する第2容量素子Ccと、アドレストランジスタ40とを含んでいる。このように、本開示では、単位画素セル10の各々は、画素内に1以上の容量素子を有する。後に詳しく説明するように、第1容量素子Csが比較的大きな容量値を有すると、効果的にkTCノイズを低減し得るので有益である。
信号検出トランジスタ34のゲートは、電荷蓄積ノード44に接続されている。言い換えれば、信号検出トランジスタ34のゲートは、第2電極15cとの電気的な接続を有する。信号検出トランジスタ34のソースおよびドレインの一方(NチャンネルMOSであればドレイン)は、電源配線(ソースフォロア電源)22に接続されており、他方は、垂直信号線18に接続されている。信号検出トランジスタ34と、負荷回路19(図2において不図示、図1参照)とによって、ソースフォロア回路が形成される。
単位画素セル10は、アドレストランジスタ(行選択トランジスタ)40を含む。アドレストランジスタ40のドレインまたはソースは、信号検出トランジスタ34のソースおよびドレインのうち、電源配線22に接続されない側に接続されている。アドレストランジスタ40のゲートは、アドレス信号線30に接続されている。
電荷蓄積ノード44に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ
34のゲートに印加される。信号検出トランジスタ34は、この電圧を増幅する。信号検出トランジスタ34によって増幅された電圧が、信号電圧としてアドレストランジスタ40によって選択的に読み出される。
図2に例示する構成において、第1容量素子Csの電極のうちの一方は、感度調整線32に接続されている。感度調整線32の電位は、例えば0Vに設定される。典型的には、感度調整線32の電位は、撮像装置100の動作時において固定されている。感度調整線32は、電荷蓄積ノード44の電位の制御に利用可能である。第1容量素子Csの電極のうちの他方は、第2容量素子Ccの電極のうちの一方に接続されている。以下では、第1の容量素子Csと第2容量素子Ccとの接続点を含むノードをリセットドレインノード46と呼ぶことがある。
第2容量素子Ccの電極のうちの他方は、電荷蓄積ノード44に接続されている。つまり、第2容量素子Ccの電極のうち、リセットドレインノード46に接続されていない方の電極は、光電変換素子15の第2電極15cとの電気的な接続を有する。なお、この例では、第2容量素子Ccと並列にリセットトランジスタ36が接続されている。つまり、リセットトランジスタ36のソースおよびドレインのうちの一方は、電荷蓄積ノード44に接続されており、光電変換素子15の第2電極15cとの電気的な接続を有している。リセットトランジスタ36のソースおよびドレインのうちの他方は、リセットドレインノード46に接続されている。
図2に例示する構成では、単位画素セル10は、ソースおよびドレインの一方がリセットドレインノード46に接続され、他方がフィードバック線25に接続された第2のリセットトランジスタ38をさらに含んでいる。第2のリセットトランジスタ38のゲートは、フィードバック制御線28に接続されている。後に詳しく説明するように、フィードバック制御線28の電圧を制御することにより、信号検出回路SCの出力を負帰還させるフィードバック回路FCを形成することができる。図示する構成では、リセットトランジスタ36のソースおよびドレインのうちのリセットドレインノード46に接続されている側と、フィードバック回路FCの出力線であるフィードバック線25とが、第2のリセットトランジスタ38を介して接続されている。
上述の信号検出トランジスタ34、第1のリセットトランジスタ36、アドレストランジスタ40および第2のリセットトランジスタ38の各々は、NチャンネルMOSであってもよいし、PチャンネルMOSであってもよい。これらの全てがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。以下では、信号検出トランジスタ34、第1のリセットトランジスタ36、アドレストランジスタ40および第2のリセットトランジスタ38がNチャンネルMOSである例を説明する。
(単位画素セル10のデバイス構造)
次に、図3から図5を参照しながら、単位画素セル10のデバイス構造の一例を説明する。
図3は、撮像装置100が有する単位画素セル10のうちの1つの断面を模式的に示す。図4は、単位画素セル10における各素子のレイアウトの一例を模式的に示す。図3は、図4に示すA−A’線断面図に相当する。
図3に示すように、撮像装置100は、半導体基板2と、光電変換素子15と、半導体基板2および光電変換素子15の間に配置された多層配線構造70とを有する。図3は、半導体基板2の主面に垂直な面で切断したときにおける、単位画素セル10の断面の一例を示している。
半導体基板2としては、例えば、シリコン基板を用いることができる。半導体基板2は、その全体が半導体である基板に限定されない。半導体基板2は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。以下では、半導体基板2としてp型シリコン(Si)基板を用いる例を説明する。
半導体基板2(ここではp型シリコン基板)は、不純物領域2d(ここではN型領域)を有している。図3および図4に例示する構成において、第2のリセットトランジスタ38は、2つの不純物領域2dと、半導体基板2上に形成されたゲート絶縁膜38gと、ゲート絶縁膜38g上に形成されたゲート電極38eとを含む。ソースまたはドレインとしての2つの不純物領域2dの間に、チャネル領域38cが形成される。第2のリセットトランジスタ38における2つの不純物領域2dの一方は、ポリシリコンプラグsp1、配線層s1およびコンタクトプラグcp1を介して、不図示のフィードバック線25(図2参照)に接続される。
第2のリセットトランジスタ38と同様に、第1のリセットトランジスタ36は、2つの不純物領域2dと、半導体基板2上に形成されたゲート絶縁膜36gと、ゲート絶縁膜36g上に形成されたゲート電極36eとを含む。ソースまたはドレインとしての2つの不純物領域2dの間に、チャネル領域36cが形成される。図示する例では、第1のリセットトランジスタ36および第2のリセットトランジスタ38は、不純物領域2dのうちの1つを共有している。
信号検出トランジスタ34も同様に、2つの不純物領域2dと、半導体基板2上に形成されたゲート絶縁膜34gと、ゲート絶縁膜34g上に形成されたゲート電極34eとを含む。なお、信号検出トランジスタ34における2つの不純物領域2dは、図3において紙面の手前側および奥側にそれぞれ位置しており、図3では、信号検出トランジスタ34における2つの不純物領域2dは示されていない。図3では、信号検出トランジスタ34のゲート絶縁膜34g、ゲート電極34e、および、2つの不純物領域2dの間に形成されるチャネル領域34cが示されている。図3において不図示の、半導体基板2に形成されたこれらの2つの不純物領域2dは、それぞれ、信号検出トランジスタ34のソース領域およびドレイン領域として機能する(図4に示すソース領域2dsおよびドレイン領域2dd)。
アドレストランジスタ40も、信号検出トランジスタ34とほぼ同様の構成を有し得る。ここで説明する例では、アドレストランジスタ40および信号検出トランジスタ34は、不純物領域2dのうちの1つを共有している(図4参照)。
半導体基板2は、素子間の電気的な分離のための素子分離領域2sを有する。図4に示す例では、第1のリセットトランジスタ36および第2のリセットトランジスタ38の組と、信号検出トランジスタ34およびアドレストランジスタ40の組とが、素子分離領域2sによって分離されている。単位画素セル10の各々は、素子分離領域2sによって互いに分離されている。素子分離領域2sは、例えば、所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成することができる。
図3を参照する。単位画素セル10は、半導体基板2に支持された光電変換素子15を有する。既に説明したように、光電変換素子15は、第1電極15aと、光電変換膜15bと、第2電極15cとを有する。光電変換素子15は、典型的には、第1電極15aおよび第2電極15cの間に光電変換膜15bが挟まれた構造を有する。図示する例では、多層配線構造70に光電変換素子15の第2電極15cが積層されている。つまり、本開示の実施形態では、光電変換部PCは、半導体基板2内には形成されておらず、半導体基
板2の上方に設けられている。なお、本明細書における「上方」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。本明細書における「上部」および「下部」の用語についても同様である。
第2電極15cは、複数の単位画素セル10の間において電気的に分離されている。典型的には、互いに隣接する第2電極15cは、例えば二酸化シリコンから形成される絶縁層によって電気的に分離される。第2電極15cは、光電変換膜15bにおいて光電変換によって発生した電荷を収集する。第2電極15cは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成され得る。
光電変換膜15bは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換膜15bは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
第1電極15aは、光電変換膜15bを介して第2電極15cに対向している。この例では、第1電極15aは、光電変換素子15において被写体からの光が入射する受光面15h側に設けられている。第1電極15aは、光電変換膜15b上に直接に形成されていてもよいし、第1電極15aと光電変換膜15bとの間に他の層が配置されていてもよい。第1電極15aは、ITOなどの透明な導電性材料から形成される。
光電変換膜15bおよび第1電極15aは、典型的には、複数の画素にわたって形成される。しかしながら、光電変換膜15bおよび第1電極15aの少なくとも一方が、第2電極15cと同様に、複数の単位画素セル10の間において電気的に分離されていてもよい。
図3に示すように、光電変換素子15と半導体基板2との間には、多層配線構造70が設けられている。多層配線構造70は、光電変換素子15の第2電極15cと半導体基板2上に形成された信号検出トランジスタ34のゲート電極34eとを電気的に接続するための接続部CNを含む。接続部CNは、電荷蓄積ノード44の一部であり得る。以下、図3を参照しながら、多層配線構造70の構成をより詳細に説明する。
多層配線構造70は、典型的には、1以上の絶縁層および1以上の配線層を含む。図3に例示する構成において、多層配線構造70は、信号検出トランジスタ34およびリセットトランジスタ36、38を覆うように形成された絶縁層4sと、絶縁層4s上に形成された絶縁層4aと、絶縁層4a上に形成された絶縁層4bと、絶縁層4b上に形成された絶縁層4cとを有する。絶縁層4s、絶縁層4a、絶縁層4bおよび絶縁層4cは、例えば、二酸化シリコンから形成される。
図3に例示する構成において、多層配線構造70は、配線層s1、配線層6s、配線層6a、配線層6bおよび配線層6cを含んでいる。多層配線構造70に含まれる絶縁層および配線層の層数は、図3に例示する層数に限定されず、任意に設定し得る。
配線層s1は、絶縁層4s内に形成されている。この例では、配線層s1は、ポリシリコンから形成されている。配線層s1は、信号検出トランジスタ34のゲート電極34eとリセットトランジスタ36のドレイン(不純物領域2dのうちの1つ)とを電気的に接続するポリシリコン配線49をその一部に含む。
配線層6sは、絶縁層4sの上面に埋め込まれている。配線層6aおよび配線層6bは、それぞれ、絶縁層4aの上面および絶縁層4bの上面に埋め込まれている。配線層6c
は、絶縁層4c内に配置されている。なお、本明細書における「上面」は、着目する層が有する2つの主面のうち、半導体基板2よりも光電変換素子15に近い方の主面を意味する。また、「下面」は、着目する層が有する2つの主面のうち、光電変換素子15よりも半導体基板2に近い方の主面(「上面」とは反対側の主面)を意味する。本明細書における「上面」および「下面」の用語は、多層配線構造70に含まれる各層における主面を区別するために用いられており、本開示の撮像装置の姿勢を限定する意図で用いられていない。
図示する例では、多層配線構造70は、さらに、コンタクトプラグcpa、ビアvaおよびビアvbを含んでいる。コンタクトプラグcpaは、絶縁層4s内に形成されている。コンタクトプラグcpaは、配線層s1(ここではポリシリコン層)と配線層6sとを電気的に接続している。ビアvaおよびビアvbは、それぞれ、絶縁層4a内および絶縁層4b内に形成されている。ビアvaは、配線層6sと配線層6aとを電気的に接続しており、ビアvbは、配線層6aと配線層6bとを電気的に接続している。コンタクトプラグcpa、配線層6s、6aおよび6b、ならびに、ビアvaおよびvbは、例えば、金属から形成される。図3に例示する構成において、コンタクトプラグcpa、配線層6sの少なくとも一部、ビアVa、配線層6aの少なくとも一部、ビアvb、配線層6bの少なくとも一部、ならびに、後述するビアvcおよび第2容量素子Ccの上部電極42eは、上述の接続部CNの一部である。
図示するように、本開示の実施形態では、第1容量素子Csが多層配線構造70内に形成されている。すなわち、信号検出トランジスタ34および第1容量素子Csを有する、本開示の実施形態の信号検出回路SCは、半導体基板2および多層配線構造70内に形成されている。以下、図面を参照しながら、第1容量素子Csの構成の典型例をより詳細に説明する。
第1容量素子Csは、下部電極41b、上部電極41c、および、下部電極41bと上部電極41cとの間に配置された誘電体膜41dを有する。図3に例示する構成では、第1容量素子Csの上部電極41cは、光電変換素子15の第2電極15cと信号検出トランジスタ34のゲート電極34eとの間に位置する配線層6cの少なくとも一部である。また、第1容量素子Csの下部電極41bは、配線層6cと信号検出トランジスタ34のゲート電極34eとの間に位置する配線層6bの少なくとも一部である。
半導体基板2と光電変換素子15との間に設けられた多層配線構造70内に第1容量素子Csを配置することにより、より大きな容量値を有する第1容量素子Csを形成し得る。特に、光電変換素子15と信号検出トランジスタ34のゲート電極34eとの間に第1容量素子Csを配置すれば、信号検出トランジスタ34のゲート電極34eを含む配線層と、第1容量素子Csの上部電極41cおよび下部電極41bとの間の干渉を抑制して、より大きな電極面積が確保できる。このように、多層配線構造70内に第1容量素子Csを配置することにより、第1容量素子Csにおける電極形状の設計の自由度が向上する。なお、半導体基板2の法線方向から見たときにおける上部電極41cの形状は、下部電極41bの形状と一致している必要はない。半導体基板2の法線方向から見たとき、上部電極41cが、下部電極41bの少なくとも一部と対向する部分を含んでいればよい。
この例では、上部電極41cは、その中央に開口部APを有している。図示するように、光電変換素子15の第2電極15cと信号検出トランジスタ34のゲート電極34eとを接続する接続部CNは、上部電極41cに設けられた開口部APを貫いている。
図3に例示する構成において、開口部AP内には、信号検出回路SCにおける第2容量素子Ccが配置されている。第2容量素子Ccは、下部電極42bと、絶縁層4cの一部
を介して下部電極42bに対向する上部電極42eとを有している。絶縁層4cのうち、下部電極42bおよび上部電極42eに挟まれた部分は、第2容量素子Ccにおける誘電体膜として機能する。上部電極42e(典型的には金属電極)は、ビアvcを介して光電変換素子15の第2電極15cに接続されている。このビアvcは、上述の接続部CNの一部である。つまり、第2容量素子Ccは、電荷蓄積ノード44との間の電気的な接続を有する。第2容量素子Ccの上部電極42eと下部電極42bとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入してしまうので、第2容量素子Ccにおける誘電体膜を構成する材料が絶縁性に優れた材料であると有益である。
なお、この例では、第2容量素子Ccの下部電極42bは、配線層6bの少なくとも一部であり、第1容量素子Csの下部電極41bに電気的に接続されている。ここでは、第2容量素子Ccの下部電極42bは、第1容量素子Csの下部電極41bと同層に位置している。しかしながら、単位画素セル10内における第2容量素子Ccの配置は、図3に示す例に限定されない。すなわち、第2容量素子Ccの下部電極42bが、絶縁層4bとは異なる層内に形成されていてもよいし、上部電極42eが、絶縁層4cとは異なる層内に形成されていてもよい。
図3に例示する構成では、第2容量素子Ccを介して第1容量素子Csの下部電極41bが光電変換素子15の第2電極15cに電気的に接続されている。このように、第1容量素子Csは、電荷蓄積ノード44との間の電気的な接続を有するので、第1容量素子Csの上部電極41cと下部電極41bとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入してしまう。そのため、リーク電流の抑制の観点から、絶縁性に優れた材料から第1容量素子Csの誘電体膜41dが形成されていると有益である。
多層配線構造70内に第1容量素子Csを配置すると、誘電体膜41dを形成するための材料として、比較的高い誘電率を有する材料を採用することが比較的容易である。例えば、誘電体膜41dを形成するための材料として、誘電体膜41dを覆う絶縁層4cを構成する材料(例えば二酸化シリコン)とは異なる材料を用い得る。
第1容量素子Csの誘電体膜41dは、例えば金属酸化物または金属窒化物から形成される。誘電体膜41dを形成するための材料の例は、Zr、Al、La、Ba、Ta、Ti、Bi、Sr、Si、YおよびHfからなる群から選択された1種以上を含有する酸化物または窒化物である。誘電体膜41dを形成するための材料は、2元系化合物であってもよいし、3元系化合物または4元系化合物であってもよい。
誘電体膜41dの形成には、例えば原子層堆積法(Atomic Layer Deposition(ALD
))を適用できる。ALDによれば、互いに異なる原子を数原子ずつ積層することが可能である。具体的には、内部に基板が設置された真空容器内に原料化合物分子(プリカーサ)を導入する。導入されたプリカーサを真空容器内の基板表面に吸着させる。その後、化学反応によりプリカーサ中の所望の原子だけを残すことによって、原子一層分の成膜を行う。
ここでは、第1容量素子Csの誘電体膜41dとして、Hfの酸化物の膜を用いる。Hfの酸化物の膜の形成においては、テトラキスエチルメチルアミドハフニウムをプリカーサとして用い、プリカーサの導入後にプラズマ放電を行う。酸素雰囲気においてプラズマ放電を行うことにより、Hfの酸化が促される。上述の工程を繰り返すことにより、HfO2を一層ずつ積層する。本開示の実施形態では、ガス状のプリカーサの導入とプラズマ
放電とを250回繰り返すことにより、22nmの厚さを有する膜を誘電体膜41dとして形成する。
本開示の実施形態によれば、多層配線構造70中の絶縁層を構成する材料とは異なる材料を用いて誘電体膜41dを形成することが比較的容易である。したがって、比較的高い誘電率を有する材料を用いて誘電体膜41dを比較的容易に形成し得る。すなわち、比較的大きな容量値を有する容量素子を単位画素セル内に形成しやすい。後述する、本開示の撮像装置100の例示的な動作からわかるように、第1容量素子Csの容量値が大きいほど、高いノイズ低減効果が得られる。また、第1容量素子Csの容量値が大きいほど、信号電荷の蓄積領域全体の容量を大きくできるので、高照度のもとでの撮影に有利である。なお、誘電体膜41dは、互いに異なる材料から形成された2以上の膜を含んでいてもよい。誘電体膜41dを2層以上の積層膜として形成することにより、各層を構成する材料の長所を活かした誘電体膜が得られる。十分な電極面積が確保できている場合には、多層配線構造70中の絶縁層(例えば絶縁層4c)を構成する材料を用いて誘電体膜41dを形成してもよい。
半導体基板2の法線方向から見たときにおける誘電体膜41dの形状は、任意に設定可能である。図3に例示する構成では、誘電体膜41dは、光電変換素子15の第2電極15cと信号検出トランジスタ34のゲート電極34eとを接続する接続部CNの周囲に配置されている。誘電体膜41dは、連続した単一の膜であってもよいし、同層において互いに異なる箇所に配置された複数の部分を含んでいてもよい。
誘電体膜41dのパターニングには、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。レジストの塗布、レジストの露光、レジストの現像およびエッチングなどの工程を実行することにより、所望の領域に誘電体膜(ここではHfの酸化物の膜)を残すことができる。なお、レジストを除去するプロセスにおいて、アッシングに使われるプラズマまたはラジカルに誘電体膜41dが曝されることにより、誘電体膜41dがダメージを受けることがある。また、誘電体膜41dは、レジスト残渣の除去のためのレジスト剥離液に曝され得る。誘電体膜41dが損傷すると、上部電極41cと下部電極41bとの間のリーク電流が増大するおそれがある。
図3に例示する構成では、誘電体膜41dと上部電極41cとの間に保護膜41pを設けている。誘電体膜41dの上面に保護膜41pを設けることにより、レジストの除去に起因した誘電体膜41dの損傷を抑制し得る。
保護膜41pを形成するための材料の例は、Cu、Alなどの金属またはポリシリコンである。保護膜41pを形成するための材料として、比較的高い電気伝導率を有する材料を用いると、保護膜41pの電位を上部電極41cの電位にほぼ等しくすることができるので有益である。誘電体膜41dを構成する材料とは異なる絶縁材料から保護膜41pを形成する場合を想定する。この場合、第1容量素子を2つの容量素子の直列接続とみなせる。上述したように、誘電体膜41dは、比較的高い誘電率を有する材料から形成され得る。このとき、保護膜41pを構成する材料の誘電率が、誘電体膜41dを構成する材料よりも低いと、2つの容量素子の直列接合における合成容量は、保護膜41pを設けない場合と比較して低下する。保護膜41pを形成するための材料として、比較的高い電気伝導率を有する材料を用いれば、上部電極41cと下部電極41bとの間に保護膜41pを介在させることに起因する、第1容量素子Csにおけるこのような容量値の低下を抑制し得る。
図3に示すように、第1容量素子Csの上部電極41cは、誘電体膜41dにおいて下部電極41bに対向する面以外の面を覆っていてもよい。図3に例示する構成では、第1容量素子Csの上部電極41cは、誘電体膜41dの上面および側面(上面および下面を結ぶ面)を覆うように形成されている。
図3に例示する構成では、上部電極41cは、絶縁層4bの上面に沿って延びる接続部41tを含んでいる。接続部41tは、その下面41gにおいて端子43に接続されている。端子43は、配線層6bの一部であり、配線層6aの一部である配線45にビアvdを介して接続されている。この配線45は、不図示の感度調整線32(図2参照)との電気的接続を有する。つまり、この例では、上部電極41cは、配線層6bの一部である端子43と、ビアvdと、配線層6aの一部である配線45とを介して感度調整線32に電気的に接続されている。撮像装置100の動作時、感度調整線32を介して上部電極41cに所定の電圧が供給される。典型的には、撮像装置100の動作時、感度調整線32を介して上部電極41cに所定の電圧が供給されることにより、上部電極41cの電位は、一定の電位に固定される。なお、感度調整線32を介して上部電極41cの電位を制御することにより、電荷蓄積ノード44の電位を制御し得る。言い換えれば、感度調整線32を介して上部電極41cに供給される電圧を調整することにより、撮像装置100の感度を調整することも可能である。
このように、上部電極41cは、光電変換素子15の第2電極15cに対向する上面とは反対側の下面41gにおいて、感度調整線32に電気的に接続され得る。感度調整線32との電気的接続のためのコンタクトを上部電極41cの下面41gに設けることにより、配線の複雑化を回避し得る。また、第1容量素子Csの上部電極41cと光電変換素子15の第2電極15cとの間の距離を縮小し得る。本発明者らがシミュレーションを行ったところ、第1容量素子Csの上部電極41cと光電変換素子15の第2電極15cとの間の距離をできるだけ小さくすると、互いに隣接する画素間における、電荷蓄積領域同士の寄生容量が低減されるという結果が得られている。これは、上部電極41cと第2電極15cとの間の距離が縮小するにつれて、ある画素の第2電極15cからその画素に隣接する他の画素の電荷蓄積領域とを結ぶ電気力線の通る隙間が縮小するからであると推察される。
図3に示すように、上部電極41cは、半導体基板2の法線方向から見たとき、半導体基板2に形成されたトランジスタのチャネル領域のうちの少なくとも1つと重なる位置に配置され得る。この例では、上部電極41cは、第2のリセットトランジスタ38のチャネル領域38cおよび信号検出トランジスタ34のチャネル領域34cを覆っている。上部電極41cは、遮光性の電極であり得る。トランジスタのチャネル領域と重なる位置に遮光性の電極を配置することにより、半導体基板2上のトランジスタのチャネル領域への光の入射を抑制し得る。
既に説明したように、積層型の撮像装置では、光電変換部に光が入射することによって生成された電荷を、各画素に設けられた画素電極で収集し、電荷蓄積領域に蓄積する。電荷蓄積領域に蓄積された電荷を信号検出回路を用いて読み出すことにより、各画素における光量に応じた電気信号が得られる。つまり、積層型の撮像装置では、光電変換によって生じた電荷を収集する画素電極は、画素間において互いに電気的に分離されている。典型的には、互いに隣接する2つの画素電極の間に間隙が存在する。そのため、光電変換部に入射した光の一部が、画素電極間の空隙を通過することがある。画素電極間の間隙を通過した光は、例えば光電変換部と半導体基板との間で乱反射を繰り返すことにより、半導体基板上のトランジスタのチャネル領域に到達することがある。
半導体基板上のトランジスタのチャネル領域にこのような迷光が入射すると、チャネル領域において光励起キャリアが発生する。チャネル領域において光励起キャリアが発生すると、信号にノイズが加わり、画質が低下する。また、チャネル領域における光励起キャリアの生成は、トランジスタの誤動作の原因となり得る。したがって、画素電極間の間隙を通過した光の、半導体基板上のトランジスタのチャネル領域への到達を抑制できると有益である。
図5を参照する。図5は、半導体基板2の法線方向から見たときにおける、光電変換素子15の第2電極15cおよび第1容量素子Csの上部電極41cの典型的な配置を示す。図5においては、4つの単位画素セル10と、各画素の境界を示す仮想線Pxとが示されている。
図5に示すように、互いに隣接する第2電極15cの間には、第2電極15cを電気的に分離するための間隙が存在している。図5に例示する構成では、各単位画素セル10において、第1容量素子Csの上部電極41cは、光電変換素子15の第2電極15cよりも大きな面積を有している。つまり、上部電極41cの少なくとも一部は、第2電極15c間の間隙と重なっている。
遮光性の電極を上部電極41cとして用い、かつ、第2電極15c間に形成された間隙の直下に上部電極41cを配置することにより、第2電極15c間に形成された間隙を通過した光を上部電極41cによって遮ることが可能である。これにより、第2電極15c間に形成された間隙を通過した光が半導体基板2上のトランジスタ(例えば信号検出トランジスタ34)のチャネル領域に入射することを抑制し得る。上部電極41cは、例えば、金属電極または金属窒化物電極である。上部電極41cを形成するための材料の例は、Ti、TiN、Ta、TaNおよびMoである。ここでは、TaNを使用している。例えば、上部電極41cとして厚さが100nmのTaN電極を形成することにより、十分な遮光性を実現し得る。
本開示の実施形態によれば、半導体基板2上のトランジスタのチャネル領域への迷光の入射を抑制してトランジスタの特性のシフト(例えばしきい値電圧の変動)を抑制し得る。半導体基板2上のトランジスタのチャネル領域への迷光の入射を抑制することにより、各画素のトランジスタの特性が安定化し、複数の画素間でのトランジスタの動作のバラつきを低減し得る。このように、半導体基板2上のトランジスタのチャネル領域への迷光の入射を抑制することは、撮像装置の信頼性の向上に貢献する。
なお、図5では、上部電極41cが空間的に分離されることにより、単位画素セル10の間で上部電極41cが電気的に分離された構成を例示している。つまり、この例では、上部電極41cは、感光領域の全体を覆ってはおらず、互いに隣接する上部電極41cの間には、わずかに間隙が形成されている。
しかしながら、図3を参照して説明したように、ここでは、上部電極41cの各々は、感度調整線32を介して所定の電圧が供給されるように構成されている。そのため、互いに隣接する上部電極41c間の距離を、互いに隣接する第2電極15c間の距離と比較して十分に小さくし得る。したがって、第2電極15c間に形成された間隙を通過した光の大部分を上部電極41cによって遮ることが可能である。なお、図2に例示する回路構成では、同一の行に属する単位画素セル10中の上部電極41cに共通の電圧が印加される。したがって、複数の列にわたって行方向に延びる複数の帯状の電極を上部電極41cとして形成してもよい。この場合、行方向に沿って隣接する単位画素セル10間において上部電極間の間隙が生じないので、半導体基板2上のトランジスタのチャネル領域への迷光の入射をより抑制し得る。もちろん、図5に示すように上部電極41cを単位画素セル10毎に空間的に分離し、各単位画素セル10における上部電極41c毎に独立した電圧を供給してもよい。
図5に例示する構成において、光電変換素子15の第2電極15cと第2容量素子Ccの上部電極42eとを接続するビアvcは、単位画素セル10の中央付近に配置されている。ここでは、第1容量素子Csの上部電極41cは、接続部CNの一部であるビアvc
を取り囲むように形成されている。上述したように、感度調整線32を介して所定の電圧が供給されることにより、撮像装置100の動作時における第1容量素子Csの上部電極41cの電位は、一定の電位に維持されている。そのため、光電変換素子15の第2電極15cと信号検出トランジスタ34のゲート電極34eとを接続する接続部CN(ここではその一部であるビアvc)を、電位が固定された上部電極41cによって取り囲むことにより、上部電極41cをシールド電極として機能させ得る。上部電極41cがシールド電極として機能することにより、電荷蓄積ノード44へのノイズ混入を抑制し得る。例えば、隣接する単位画素セルにおいて発生した電気的ノイズは、接続部CNに到達する前に、第1容量素子Csの上部電極41cに吸収され得る。
図5に例示する構成では、上部電極41cは、矩形状を有し、その中央付近に矩形状の開口部APを有している。しかしながら、半導体基板2の法線方向から見たときにおける、第1容量素子Csの上部電極41cの形状は、図5に示す形状に限定されない。例えば、開口部APと上部電極41cとを結ぶ切れ目が設けられることにより、上部電極41cがC字状を有していてもよい。また、例えば、上部電極41cが複数の部分を含んでいていもよい。ただし、単位画素セル10内における容量の偏りを低減する観点から、接続部CNを単位画素セル10の中央に配置し、上部電極41cの形状を接続部CNに関して対称性の高い形状とすると有益である。なお、第1容量素子Csの上部電極41cの電位を固定する代わりに、第1容量素子Csの下部電極41bの電位を固定し、第1容量素子Csの上部電極41cと第2容量素子Ccの下部電極42bとを電気的に接続するような構成も可能である。この場合、接続部CNを取り囲むように第1容量素子Csの下部電極41bを形成すればよい。
再び図3を参照する。上述したように、上部電極41cは、例えば、金属または金属窒化物から形成され得る。上部電極41cを覆う絶縁層4c上に位置する、光電変換素子15の第2電極15cも同様に、金属または金属窒化物から形成され得る。上部電極41cを構成する材料と同一の材料から第2電極15cを形成してもよい。
図3に例示する構成では、金属窒化物(ここではTaN)を用いることにより、上部電極41cを遮光性の電極として形成している。ここでは、光電変換素子15の第2電極15cを形成するための材料として金属窒化物を用いる。光電変換素子15の第2電極15cを形成するための材料の例は、TiN、TaN、WNである。
金属窒化物は、緻密性に優れ、高温下においても不純物元素の移動および/または混入が起こりにくい性質を有している。そのため、第1容量素子Csの誘電体膜41dの上方に位置する上部電極41cと第2電極15cとを金属窒化物を用いて形成することにより、不純物に起因するキャリアの誘電体膜41dへの混入を抑制し得る。誘電体膜41dへの不純物の混入を抑制することにより、第1容量素子Csにおける上部電極41cと下部電極41bとの間のリーク電流を低減し得る。
また、金属窒化物は、スパッタリングにおいてマイグレーションを生じにくいので、平坦な表面を形成しやすい。金属窒化物を用いて光電変換素子15の第2電極15cを形成すると、平坦な界面を介した接合を実現し得る。第2電極15cの表面の凹凸を抑制することにより、第2電極15cと光電変換膜15bとの間の円滑な電荷輸送を実現し得る。また、界面欠陥に起因する準位の発生を抑制して、暗電流を抑制し得る。このように、第1容量素子Csの上部電極41cおよび光電変換素子15の第2電極15cの両方を金属窒化物から形成すると、リーク電流および暗電流低減の観点から有益である。さらに、金属窒化物を用いて第1容量素子Csの下部電極41bを形成すると、上部電極41cの平坦性をより向上させ得るので有益である。また、誘電体膜41dの酸化を抑制し得るので有益である。
(実施の形態2)
図6は、本開示の実施の形態2による単位画素セル10Aの断面を模式的に示す。図6に示す単位画素セル10Aと、図3を参照して説明した単位画素セル10との間の相違点は、単位画素セル10Aが、光電変換素子15の第2電極15cと同層に形成されたシールド電極15sdを有していることである。シールド電極15sdは、互いに隣接する2つの単位画素セル10A間に配置されている。また、シールド電極15sdは、撮像装置100の動作時において一定の電圧が供給されるように構成されている。
積層型の撮像装置では、ある単位画素セルの光電変換膜で生成された電荷が、その単位画素セルとは異なる他の単位画素セルの画素電極によって収集されることがある。例えば、単位画素セルの境界付近で電荷が生成されると、その電荷が、本来向かうべき画素電極とは異なる他の画素電極(例えば隣接する単位画素セル中の画素電極)に収集されることがある。隣接する画素からの電荷の収集は、混色の原因となり得る。一定の電位に保たれたシールド電極を単位画素セル間に設けることにより、隣接する画素への意図しない電荷移動を抑制し得る。すなわち、混色の発生を低減し得る。
図7は、半導体基板2の法線方向から見たときにおける、シールド電極15sd、光電変換素子15の第2電極15cおよび第1容量素子Csの上部電極41cの典型的な配置を示す。図示する例では、シールド電極15sdは、単位画素セル10A間の境界に沿って延びる複数の部分を含むグリッド状に形成されている。ここでは、シールド電極15sdは、第1容量素子Csの上部電極41cと同層に設けられた接続部41k(図6においては不図示)に電気的に接続されている。シールド電極15sdは、接続部41kを介して不図示の電源に電気的に接続されることにより、一定の電圧を印加可能に構成されている。
光電変換素子15の第2電極15cを取り囲むようにシールド電極15sdを配置することにより、互いに隣接する単位画素セル10A間の寄生容量を低減してノイズを抑制し得る。図示する例では、シールド電極15sdは、光電変換素子15の第2電極15cを取り囲むような配置を有し、シールド電極15sdと第2電極15cとの間には、これらを電気的に分離するための間隙が形成されている。この間隙に入射した光は、半導体基板上に形成されたトランジスタの特性のシフトの原因となり得る。図7に例示する構成では、この間隙の直下に、第1容量素子Csの上部電極41cが配置されている。そのため、上部電極41cを遮光性の電極として形成することにより、シールド電極15sdと第2電極15cとの間から入射した光を上部電極41cによって遮ることができ、トランジスタの特性の安定化を実現することが可能である。
なお、図7に例示する構成では、シールド電極15sdに一定の電荷を印加するために、第1容量素子Csの上部電極41cと同層に、接続部41kを配置している。シールド電極15sdに印加される電圧は、典型的には、上部電極41cに印加される電圧とは異なる。そのため、図示する構成では、接続部41kと上部電極41cとの間に間隙を設けることにより、接続部41kと上部電極41cとを電気的に絶縁している。接続部41kと上部電極41cとの間の間隙は、シールド電極15sdと第2電極15cとの間の間隙よりも十分に小さいので、シールド電極15sdと第2電極15cとの間の間隙を通過した光の大部分は、上部電極41cによって遮られる。もちろん、シールド電極15sdが、接続部41kと上部電極41cとの間の間隙を覆うような形状を有していてもよい。
なお、特許文献3では、混色を防止するための隔壁をカラーフィルタ内または光電変換素子内に設けた構造が開示されている。しかしながら、このような隔壁を単位画素セル内に設けると、光電変換膜のうち、光電変換に実質的に寄与する部分が減少してしまう。ま
た、十分な光量が得られないために画素サイズを縮小することが困難である。さらに、高アスペクト比の隔壁を単位画素セル内に形成することは一般に困難であり、生産性が低下するおそれがある。
本開示の実施形態によれば、比較的容易に光電変換素子15の第2電極15cと同層にシールド電極15sdを設け得る。本開示の実施形態によれば、単位画素セル内に隔壁が形成することなく混色を抑制することが可能であるので、製造工程が複雑化することはない。
(撮像装置100の動作の概略)
次に、図面を参照しながら、撮像装置100の動作の一例を説明する。以下に説明するように、図2を参照して説明した構成によれば、2つのリセットトランジスタ36および38のゲート電圧を適切に制御することにより、感度の異なる2つの動作モードを切り替えることが可能である。ここで説明する2つの動作モードは、比較的高い感度で撮像が可能な第1のモード、および、比較的低い感度で撮像が可能な第2のモードである。
以下、第1のモードにおける撮像装置100の動作の概略を説明する。第1のモードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。しかしながら、感度が比較的高いと、ノイズも増幅されるおそれがある。本開示の実施形態によれば、比較的高い感度を実現しながら、kTCノイズの影響を低減および/または除去することが可能である。
図8は、第1のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図8において、ADD、RST1およびRST2は、それぞれ、アドレストランジスタ40のゲート電圧、第1のリセットトランジスタ36のゲート電圧および第2のリセットトランジスタ38のゲート電圧の変化を模式的に示す。図8に示す例では、時刻t0において、アドレストランジスタ40、第1のリセットトランジスタ36および第2のリセットトランジスタ38は、いずれもOFFである。簡単のため、以下では、電子シャッタの動作の説明を省略する。
まず、アドレス信号線30の電位を制御することにより、アドレストランジスタ40をONにする(時刻t1)。このとき、電荷蓄積ノード44に蓄積されている信号電荷の読み出しを行う。
次に、リセット信号線26およびフィードバック制御線28の電位を制御することにより、第1のリセットトランジスタ36および第2のリセットトランジスタ38をONにする(時刻t2)。これにより、電荷蓄積ノード44とフィードバック線25とが第1のリセットトランジスタ36および第2のリセットトランジスタ38を介して接続され、信号検出回路SCの出力を負帰還させるフィードバック回路FCが形成される。フィードバック回路FCの形成は、フィードバック線25を共有する複数の単位画素セル10のうちの1つに対して実行される。
ここでは、フィードバック回路FCは、信号検出トランジスタ34、反転増幅器24および第2のリセットトランジスタ38を含む負帰還増幅回路である。時刻t1においてONとされたアドレストランジスタ40は、信号検出トランジスタ34の出力をフィードバック回路FCに対する入力として供給する。
電荷蓄積ノード44とフィードバック線25とが電気的に接続されることにより、電荷蓄積ノード44がリセットされる。このとき、信号検出回路SCの出力が負帰還されることにより、垂直信号線18の電圧が、反転増幅器24の負正側の入力端子に印加された電
圧Vrefに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Vrefである。図2に例示する構成においては、電源電圧(例えば3.3V)と接地(0V)との範囲内で電圧Vrefを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧(例えば電源電圧以外の電圧)を利用できる。
次に、第1のリセットトランジスタ36をOFFにする(時刻t3)。以下では、時刻t2において第1のリセットトランジスタ36および第2のリセットトランジスタ38をONしてから第1のリセットトランジスタ36をOFFにするまでの期間(図8中の時刻t2〜時刻t3)を「リセット期間」と呼ぶことがある。図8中、リセット期間を矢印Rstにより模式的に示す。時刻t3において第1のリセットトランジスタ36をOFFすることによりkTCノイズが発生する。そのため、リセット後における電荷蓄積ノード44の電圧にkTCノイズが加わる。
図2を参照すればわかるように、第2のリセットトランジスタ38がONである間は、フィードバック回路FCが形成された状態が継続している。そのため、時刻t3において第1のリセットトランジスタ36をOFFにすることによって生じたkTCノイズが、フィードバック回路FCの利得をAとすると、1/(1+A)の大きさまでキャンセルされる。
この例では、第1のリセットトランジスタ36をOFFする直前(ノイズキャンセル開始の直前)における垂直信号線18の電圧は、反転増幅器24の負側の入力端子に印加された電圧Vrefとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線18の電圧をノイズキャンセル後の目標電圧Vrefに近づけておくことにより、比較的短い時間でkTCノイズをキャンセルすることができる。以下では、第1のリセットトランジスタ36をOFFしてから第2のリセットトランジスタ38をOFFにするまでの期間(図8中の時刻t3〜時刻t4)を「ノイズキャンセル期間」と呼ぶことがある。図8中、ノイズキャンセル期間を矢印Nclにより模式的に示す。
このように、本開示の実施形態によれば、リセットトランジスタをOFFすることによって生じるkTCノイズを縮小し、かつ、発生したkTCノイズを比較的短い時間でキャンセルすることが可能である。
次に、第2のリセットトランジスタ38をOFFにし(時刻t4)、所定の期間、露光を実行する。時刻t4において第2のリセットトランジスタ38をOFFすることにより、kTCノイズが発生する。このとき電荷蓄積ノード44の電圧に加わるkTCノイズの大きさは、単位画素セル10中に第1容量素子Csおよび第2容量素子Ccを設けず、第2のリセットトランジスタ38を電荷蓄積ノード44に直接接続した場合の(Cfd/C1)1/2×(C2/(C2+Cfd))倍である。上記の式中、Cfd、C1およびC2
は、それぞれ、電荷蓄積ノード44の容量値、第1容量素子Csの容量値および第2容量素子Ccの容量値を表す。なお、式中の「×」は乗算を表す。このように、第1容量素子Csの容量値C1が大きいほど、発生するノイズ自体が小さく、第2容量素子Ccの容量値C2が小さいほど、減衰率が大きい。したがって、本開示の実施形態によれば、第1容量素子Csの容量値C1および第2容量素子Ccの容量値C2を適切に設定することにより、第2のリセットトランジスタ38をOFFすることによって生じるkTCノイズを十分に縮小することが可能である。
図8中、露光の期間を矢印Expにより模式的に示す。露光の期間において所定のタイミングで、kTCノイズがキャンセルされたリセット電圧の読み出しを行う(時刻t5)。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジス
タ40のON状態が継続したままでリセット電圧の読み出しが実行されても構わない。
時刻t1と時刻t2の間において読み出された信号と、時刻t5において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、kTCノイズおよび固定ノイズが除去された信号が得られる。
なお、第1のリセットトランジスタ36および第2のリセットトランジスタ38がOFFとされた状態において、第1容量素子Csは、第2容量素子Ccを介して電荷蓄積ノード44に接続されている。ここで、第2容量素子Ccを介さずに電荷蓄積ノード44と第1容量素子Csとを直接に接続した場合を想定する。この場合において、第1容量素子Csを直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、(Cfd+C1)である。つまり、第1容量素子Csが比較的大きな容量値C1を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン(高いSN比といってもよい)が得られない。そこで、本開示の実施形態では、第2容量素子Ccを介して第1容量素子Csを電荷蓄積ノード44に接続している。このような構成における、信号電荷の蓄積領域全体の容量値は、(Cfd+(C1C2)/(C1+C2))と表される。ここで、第2容量素子Ccが比較的小さな容量値C2を有し、かつ、第1容量素子Csが比較的大きな容量値C1を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ(Cfd+C2)となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第2容量素子Ccを介して第1容量素子Csを電荷蓄積ノード44に接続することにより、変換ゲインの低下を抑制することが可能である。
なお、第2のリセットトランジスタ38のソースまたはドレインと電源配線22とを接続して、リセットにおける基準電圧として電源電圧を用いてもよい。この場合も、第1のリセットトランジスタ36をOFFにすることによって生じるkTCノイズをキャンセルする効果、および、第2のリセットトランジスタ38をOFFにすることによって生じるkTCノイズを縮小する効果を得ることは可能である。
(撮像装置の変形例)
図9は、単位画素セルの他の例示的な回路構成を模式的に示す。図9に例示する単位画素セル10Bと、図2を参照して説明した単位画素セル10との相違点は、単位画素セル10Bでは、リセットトランジスタ36のソースおよびドレインのうち、電荷蓄積ノード44に接続されていない側が、リセットドレインノード46ではなくフィードバック線25に接続されていることである。単位画素セル10Bにおけるデバイス構造は、図3および図6を参照して説明したデバイス構造とほぼ同様であり得る。
図9に例示する構成においては、図8を参照して説明した、第1のモードと第2のモードの切り替えは行えない。しかしながら、リセットトランジスタ36のソースおよびドレインのうち、電荷蓄積ノード44に接続されていない側をフィードバック線25に直接に接続するので、リセットトランジスタ36の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。なお、図9に例示する構成における、各トランジスタの動作タイミングは、上述の第1のモードと同様である。