JP2016197617A - 撮像装置 - Google Patents

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Abstract

【課題】ｋＴＣノイズをより低減し得る撮像装置を提供する。
【解決手段】本開示の撮像装置は、光電変換部および信号検出回路を含む画素を有する。光電変換部は、半導体基板に支持された光電変換素子を有する。信号検出回路は、半導体基板、および、その半導体基板と光電変換素子との間に設けられた多層配線構造内に形成されている。この信号検出回路は、信号検出トランジスタおよび容量素子を含んでいる。信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有する。容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有する。多層配線構造は、光電変換素子と信号検出トランジスタのゲートとの間に配置された上部配線層を有する。上部配線層は、第１容量素子の上部電極を含む。
【選択図】図３

Description

本願は、撮像装置に関する。本願は、特に、半導体基板に支持された光電変換膜を含む光電変換部を有する撮像装置に関する。
ＭＯＳ（Metal Oxide Semiconductor）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Charge Coupled Device）回路またはＣＭＯＳ（Complementary ＭＯＳ）回路を用いてその蓄積された電荷を読み出す。例えば特許文献１は、そのような撮像装置を開示している。特許文献２は、有機材料を含む光電変換層を有する固体撮像素子を開示している。特許文献３は、光電変換層の上方に配置されたカラーフィルタに隔壁を設けることを提案している。この隔壁は、互いに隣接する異なる色の２つのフィルタ（Ｒカラーフィルタ、ＧカラーフィルタおよびＢカラーフィルタから選択される２つ）の間に設けられる。
特開２００９−１６４６０４号公報 特開２０１２−１５１７７１号公報 特開２０１０−０６７８２７号公報
撮像装置の分野においては、ノイズ低減の要求がある。
本願の限定的ではないある例示的な実施形態によれば、以下が提供される。
入射光を光電変換する光電変換部と、前記光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、前記撮像装置は、半導体基板と、前記光電変換部の受光面側に形成された第１電極、第２電極、および、前記第１電極と前記第２電極との間に配置された光電変換膜を有する光電変換素子であって、前記半導体基板に支持された光電変換素子と、前記半導体基板と前記光電変換素子の前記第２電極との間に設けられた多層配線構造とを備え、前記光電変換部は、前記光電変換素子を有しており、前記信号検出回路は、前記半導体基板および前記多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第１容量素子を含んでおり、前記信号検出トランジスタは、ゲート、ならびに、前記半導体基板に形成されたソース領域およびドレイン領域を有し、前記第１容量素子は、下部電極、上部電極、および、前記上部電極と前記下部電極との間に配置された誘電体膜を有し、前記多層配線構造は、前記光電変換素子の前記第２電極と前記信号検出トランジスタの前記ゲートとの間に配置された上部配線層を有し、前記上部配線層は、前記第１容量素子の前記上部電極を含む、撮像装置。
本開示の一態様によれば、ｋＴＣノイズなどのノイズをより低減し得る撮像装置が提供される。
図１は、本開示の実施の形態１に係る撮像装置の例示的な回路構成を示す図である。 図２は、図１に示す単位画素セル１０の例示的な回路構成を示す図である。 図３は、撮像装置１００が有する単位画素セル１０の模式的な断面図である。 図４は、単位画素セル１０における各素子のレイアウトの一例を示す模式的な平面図である。 図５は、半導体基板２の法線方向から見たときにおける、光電変換素子１５の第２電極１５ｃおよび第１容量素子Ｃｓの上部電極４１ｃの配置例を説明するための平面図である。 図６は、本開示の実施の形態２による単位画素セル１０Ａの模式的な断面図である。 図７は、半導体基板２の法線方向から見たときにおける、シールド電極１５ｓｄ、光電変換素子１５の第２電極１５ｃ、および、第１容量素子Ｃｓの上部電極４１ｃの配置例を説明するための平面図である。 図８は、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図９は、単位画素セルの他の例示的な回路構成を示す図である。
本開示の実施形態を詳細に説明する前に、本開示の一態様の概要を説明する。本開示の一態様の概要は以下のとおりである。
［項目１］
入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、撮像装置は、半導体基板と、光電変換部の受光面側に形成された第１電極、第２電極、および、第１電極と第２電極との間に配置された光電変換膜を有する光電変換素子であって、半導体基板に支持された光電変換素子と、半導体基板と光電変換素子の第２電極との間に設けられた多層配線構造とを備え、光電変換部は、光電変換素子を有しており、信号検出回路は、半導体基板および多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第１容量素子を含んでおり、信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有し、第１容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有し、多層配線構造は、光電変換素子の第２電極と信号検出トランジスタのゲートとの間に配置された上部配線層を有し、上部配線層は、第１容量素子の上部電極を含む、撮像装置。
項目１の構成によれば、比較的大きな容量値を有する第１容量素子を単位画素セル内に比較的容易に形成し得るので、ｋＴＣノイズなどのノイズをより低減することが可能である。
［項目２］
多層配線構造は、上部配線層と信号検出トランジスタのゲートとの間に配置された下部配線層を有し、下部配線層は、第１容量素子の下部電極を含む、項目１に記載の撮像装置。
項目２の構成によれば、第１容量素子を多層配線構造内に形成し得る。
［項目３］
信号検出回路は、第１容量素子よりも小さな容量値を有する第２容量素子をさらに含み、第２容量素子の電極のうちの一方は、第１容量素子の下部電極および上部電極のうちの一方に接続されている、項目１または２に記載の撮像装置。
項目３の構成によれば、第１容量素子と同様に、半導体基板と光電変換部との間に比較的容易に第２容量素子を配置し得る。
［項目４］
第２容量素子の電極のうちの他方は、光電変換素子の第２電極に接続されている、項目３に記載の撮像装置。
項目４の構成によれば、第２容量素子を介して第１容量素子を光電変換素子の第２電極に電気的に接続し得る。
［項目５］
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、信号検出回路は、リセットトランジスタを含み、リセットトランジスタのソースおよびドレインのうちの一方は、光電変換素子の第２電極に接続されており、他方は、フィードバック回路の出力線に接続されている、項目１から４のいずれかに記載の撮像装置。
項目５の構成によれば、フィードバック回路を用いてｋＴＣノイズのキャンセルを実行し得る。
［項目６］
多層配線構造は、光電変換素子の第２電極と信号検出トランジスタのゲートとを接続する接続部を有し、第１容量素子の上部電極および下部電極の一方は、半導体基板の法線方向に沿って見たときに接続部を取り囲んでいる、項目１から５のいずれかに記載の撮像装置。
項目６の構成によれば、電荷蓄積ノードへのノイズの混入を抑制し得る。
［項目７］
第１容量素子の上部電極は、光電変換素子の第２電極に対向する第１面および第１面とは反対側の第２面を有し、第２面において、上部電極に基準電圧を印加する信号線に接続されている、項目１から６のいずれかに記載の撮像装置。
項目７の構成によれば、光電変換素子の第２電極と第１容量素子の上部電極との間の距離を縮小し得る。
［項目８］
第１容量素子の上部電極は、誘電体膜において下部電極に対向する面以外の面を覆っている、項目１から７のいずれかに記載の撮像装置。
項目８の構成によれば、上部電極の下面において、一定の電圧を供給する回路と上部電極との間の電気的な接続を確立し得る。
［項目９］
光電変換素子の第２電極および第１容量素子の上部電極は、同一の材料を用いて形成されている、項目１から８のいずれかに記載の撮像装置。
項目９の構成によれば、第１容量素子におけるリーク電流の発生を抑制し得る。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（実施の形態１）
図１は、本開示の実施の形態１に係る撮像装置の例示的な回路構成の概略を示す。図１に示す撮像装置１００は、複数の単位画素セル１０と周辺回路とを備える。複数の単位画素セル１０は、半導体基板上に２次元に配列されることにより、感光領域（画素領域）を形成している。
図示する例では、複数の単位画素セル１０は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。ここでは、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の単位画素セル１０は、１次元に配列されていてもよい。言い換えれば、撮像装置１００は、ラインセンサであり得る。
単位画素セル１０の各々は、電源配線２２に接続されている。各単位画素セル１０には、電源配線２２を介して所定の電源電圧が供給される。後に詳しく説明するように、単位画素セル１０の各々は、入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む。図示するように、撮像装置１００は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有している。
撮像装置１００の周辺回路は、垂直走査回路（「行走査回路」とも呼ばれる）１６と、複数の負荷回路１９と、複数のカラム信号処理回路２０（「行信号蓄積回路」とも呼ばれる）と、複数の反転増幅器２４と、水平信号読み出し回路（「列走査回路」とも呼ばれる）２１とを含む。負荷回路１９、カラム信号処理回路２０および反転増幅器２４は、２次元に配列された単位画素セル１０の列毎に配置されている。
垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位で選択する。複数の単位画素セル１０を行単位で選択することにより、選択された単位画素セル１０の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
図示する例では、垂直走査回路１６は、フィードバック制御線２８および感度調整線３２にも接続されている。後述するように、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、単位画素セル１０の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路１６は、感度調整線３２を介して、複数の単位画素セル１０に所定の電圧を供給することができる。
各列に配置された単位画素セル１０は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。単位画素セル１０の各列に対応して設けられたカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
図１に例示する構成では、反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の単位画素セル１０に接続されている。反転増幅器２４は、単位画素セル１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。反転増幅器２４の動作は後述する。
図２は、図１に示す単位画素セル１０の例示的な回路構成を示す。単位画素セル１０は、光電変換部ＰＣと、信号検出回路ＳＣとを含む。
光電変換部ＰＣは、第１電極１５ａ、光電変換膜１５ｂおよび第２電極（画素電極）１５ｃを有する光電変換素子１５を含んでいる。光電変換素子１５の第１電極１５ａは、蓄積制御線１７に接続されており、光電変換素子１５の第２電極１５ｃは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を第２電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。
信号検出回路ＳＣは、光電変換素子１５によって生成された信号を増幅する信号検出トランジスタ３４と、第１容量素子Ｃｓとを含む。図示する例では、信号検出回路ＳＣは、さらに、リセットトランジスタ（第１のリセットトランジスタ）３６と、第１容量素子Ｃｓよりも小さな容量値を有する第２容量素子Ｃｃと、アドレストランジスタ４０とを含んでいる。このように、本開示では、単位画素セル１０の各々は、画素内に１以上の容量素子を有する。後に詳しく説明するように、第１容量素子Ｃｓが比較的大きな容量値を有すると、効果的にｋＴＣノイズを低減し得るので有益である。
信号検出トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。言い換えれば、信号検出トランジスタ３４のゲートは、第２電極１５ｃとの電気的な接続を有する。信号検出トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線（ソースフォロア電源）２２に接続されており、他方は、垂直信号線１８に接続されている。信号検出トランジスタ３４と、負荷回路１９（図２において不図示、図１参照）とによって、ソースフォロア回路が形成される。
単位画素セル１０は、アドレストランジスタ（行選択トランジスタ）４０を含む。アドレストランジスタ４０のドレインまたはソースは、信号検出トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。
電荷蓄積ノード４４に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ３４のゲートに印加される。信号検出トランジスタ３４は、この電圧を増幅する。信号検出トランジスタ３４によって増幅された電圧が、信号電圧としてアドレストランジスタ４０によって選択的に読み出される。
図２に例示する構成において、第１容量素子Ｃｓの電極のうちの一方は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖに設定される。典型的には、感度調整線３２の電位は、撮像装置１００の動作時において固定されている。感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。第１容量素子Ｃｓの電極のうちの他方は、第２容量素子Ｃｃの電極のうちの一方に接続されている。以下では、第１の容量素子Ｃｓと第２容量素子Ｃｃとの接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
第２容量素子Ｃｃの電極のうちの他方は、電荷蓄積ノード４４に接続されている。つまり、第２容量素子Ｃｃの電極のうち、リセットドレインノード４６に接続されていない方の電極は、光電変換素子１５の第２電極１５ｃとの電気的な接続を有する。なお、この例では、第２容量素子Ｃｃと並列にリセットトランジスタ３６が接続されている。つまり、リセットトランジスタ３６のソースおよびドレインのうちの一方は、電荷蓄積ノード４４に接続されており、光電変換素子１５の第２電極１５ｃとの電気的な接続を有している。リセットトランジスタ３６のソースおよびドレインのうちの他方は、リセットドレインノード４６に接続されている。
図２に例示する構成では、単位画素セル１０は、ソースおよびドレインの一方がリセットドレインノード４６に接続され、他方がフィードバック線２５に接続された第２のリセットトランジスタ３８をさらに含んでいる。第２のリセットトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。後に詳しく説明するように、フィードバック制御線２８の電圧を制御することにより、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣを形成することができる。図示する構成では、リセットトランジスタ３６のソースおよびドレインのうちのリセットドレインノード４６に接続されている側と、フィードバック回路ＦＣの出力線であるフィードバック線２５とが、第２のリセットトランジスタ３８を介して接続されている。
上述の信号検出トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、信号検出トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８がＮチャンネルＭＯＳである例を説明する。
（単位画素セル１０のデバイス構造）
次に、図３から図５を参照しながら、単位画素セル１０のデバイス構造の一例を説明する。
図３は、撮像装置１００が有する単位画素セル１０のうちの１つの断面を模式的に示す。図４は、単位画素セル１０における各素子のレイアウトの一例を模式的に示す。図３は、図４に示すＡ−Ａ’線断面図に相当する。
図３に示すように、撮像装置１００は、半導体基板２と、光電変換素子１５と、半導体基板２および光電変換素子１５の間に配置された多層配線構造７０とを有する。図３は、半導体基板２の主面に垂直な面で切断したときにおける、単位画素セル１０の断面の一例を示している。
半導体基板２としては、例えば、シリコン基板を用いることができる。半導体基板２は、その全体が半導体である基板に限定されない。半導体基板２は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。以下では、半導体基板２としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
半導体基板２（ここではｐ型シリコン基板）は、不純物領域２ｄ（ここではＮ型領域）を有している。図３および図４に例示する構成において、第２のリセットトランジスタ３８は、２つの不純物領域２ｄと、半導体基板２上に形成されたゲート絶縁膜３８ｇと、ゲート絶縁膜３８ｇ上に形成されたゲート電極３８ｅとを含む。ソースまたはドレインとしての２つの不純物領域２ｄの間に、チャネル領域３８ｃが形成される。第２のリセットトランジスタ３８における２つの不純物領域２ｄの一方は、ポリシリコンプラグｓｐ１、配線層ｓ１およびコンタクトプラグｃｐ１を介して、不図示のフィードバック線２５（図２参照）に接続される。
第２のリセットトランジスタ３８と同様に、第１のリセットトランジスタ３６は、２つの不純物領域２ｄと、半導体基板２上に形成されたゲート絶縁膜３６ｇと、ゲート絶縁膜３６ｇ上に形成されたゲート電極３６ｅとを含む。ソースまたはドレインとしての２つの不純物領域２ｄの間に、チャネル領域３６ｃが形成される。図示する例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、不純物領域２ｄのうちの１つを共有している。
信号検出トランジスタ３４も同様に、２つの不純物領域２ｄと、半導体基板２上に形成されたゲート絶縁膜３４ｇと、ゲート絶縁膜３４ｇ上に形成されたゲート電極３４ｅとを含む。なお、信号検出トランジスタ３４における２つの不純物領域２ｄは、図３において紙面の手前側および奥側にそれぞれ位置しており、図３では、信号検出トランジスタ３４における２つの不純物領域２ｄは示されていない。図３では、信号検出トランジスタ３４のゲート絶縁膜３４ｇ、ゲート電極３４ｅ、および、２つの不純物領域２ｄの間に形成されるチャネル領域３４ｃが示されている。図３において不図示の、半導体基板２に形成されたこれらの２つの不純物領域２ｄは、それぞれ、信号検出トランジスタ３４のソース領域およびドレイン領域として機能する（図４に示すソース領域２ｄｓおよびドレイン領域２ｄｄ）。
アドレストランジスタ４０も、信号検出トランジスタ３４とほぼ同様の構成を有し得る。ここで説明する例では、アドレストランジスタ４０および信号検出トランジスタ３４は、不純物領域２ｄのうちの１つを共有している（図４参照）。
半導体基板２は、素子間の電気的な分離のための素子分離領域２ｓを有する。図４に示す例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８の組と、信号検出トランジスタ３４およびアドレストランジスタ４０の組とが、素子分離領域２ｓによって分離されている。単位画素セル１０の各々は、素子分離領域２ｓによって互いに分離されている。素子分離領域２ｓは、例えば、所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成することができる。
図３を参照する。単位画素セル１０は、半導体基板２に支持された光電変換素子１５を有する。既に説明したように、光電変換素子１５は、第１電極１５ａと、光電変換膜１５ｂと、第２電極１５ｃとを有する。光電変換素子１５は、典型的には、第１電極１５ａおよび第２電極１５ｃの間に光電変換膜１５ｂが挟まれた構造を有する。図示する例では、多層配線構造７０に光電変換素子１５の第２電極１５ｃが積層されている。つまり、本開示の実施形態では、光電変換部ＰＣは、半導体基板２内には形成されておらず、半導体基板２の上方に設けられている。なお、本明細書における「上方」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。本明細書における「上部」および「下部」の用語についても同様である。
第２電極１５ｃは、複数の単位画素セル１０の間において電気的に分離されている。典型的には、互いに隣接する第２電極１５ｃは、例えば二酸化シリコンから形成される絶縁層によって電気的に分離される。第２電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成され得る。
光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換膜１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
第１電極１５ａは、光電変換膜１５ｂを介して第２電極１５ｃに対向している。この例では、第１電極１５ａは、光電変換素子１５において被写体からの光が入射する受光面１５ｈ側に設けられている。第１電極１５ａは、光電変換膜１５ｂ上に直接に形成されていてもよいし、第１電極１５ａと光電変換膜１５ｂとの間に他の層が配置されていてもよい。第１電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。
光電変換膜１５ｂおよび第１電極１５ａは、典型的には、複数の画素にわたって形成される。しかしながら、光電変換膜１５ｂおよび第１電極１５ａの少なくとも一方が、第２電極１５ｃと同様に、複数の単位画素セル１０の間において電気的に分離されていてもよい。
図３に示すように、光電変換素子１５と半導体基板２との間には、多層配線構造７０が設けられている。多層配線構造７０は、光電変換素子１５の第２電極１５ｃと半導体基板２上に形成された信号検出トランジスタ３４のゲート電極３４ｅとを電気的に接続するための接続部ＣＮを含む。接続部ＣＮは、電荷蓄積ノード４４の一部であり得る。以下、図３を参照しながら、多層配線構造７０の構成をより詳細に説明する。
多層配線構造７０は、典型的には、１以上の絶縁層および１以上の配線層を含む。図３に例示する構成において、多層配線構造７０は、信号検出トランジスタ３４およびリセットトランジスタ３６、３８を覆うように形成された絶縁層４ｓと、絶縁層４ｓ上に形成された絶縁層４ａと、絶縁層４ａ上に形成された絶縁層４ｂと、絶縁層４ｂ上に形成された絶縁層４ｃとを有する。絶縁層４ｓ、絶縁層４ａ、絶縁層４ｂおよび絶縁層４ｃは、例えば、二酸化シリコンから形成される。
図３に例示する構成において、多層配線構造７０は、配線層ｓ１、配線層６ｓ、配線層６ａ、配線層６ｂおよび配線層６ｃを含んでいる。多層配線構造７０に含まれる絶縁層および配線層の層数は、図３に例示する層数に限定されず、任意に設定し得る。
配線層ｓ１は、絶縁層４ｓ内に形成されている。この例では、配線層ｓ１は、ポリシリコンから形成されている。配線層ｓ１は、信号検出トランジスタ３４のゲート電極３４ｅとリセットトランジスタ３６のドレイン（不純物領域２ｄのうちの１つ）とを電気的に接続するポリシリコン配線４９をその一部に含む。
配線層６ｓは、絶縁層４ｓの上面に埋め込まれている。配線層６ａおよび配線層６ｂは、それぞれ、絶縁層４ａの上面および絶縁層４ｂの上面に埋め込まれている。配線層６ｃは、絶縁層４ｃ内に配置されている。なお、本明細書における「上面」は、着目する層が有する２つの主面のうち、半導体基板２よりも光電変換素子１５に近い方の主面を意味する。また、「下面」は、着目する層が有する２つの主面のうち、光電変換素子１５よりも半導体基板２に近い方の主面（「上面」とは反対側の主面）を意味する。本明細書における「上面」および「下面」の用語は、多層配線構造７０に含まれる各層における主面を区別するために用いられており、本開示の撮像装置の姿勢を限定する意図で用いられていない。
図示する例では、多層配線構造７０は、さらに、コンタクトプラグｃｐａ、ビアｖａおよびビアｖｂを含んでいる。コンタクトプラグｃｐａは、絶縁層４ｓ内に形成されている。コンタクトプラグｃｐａは、配線層ｓ１（ここではポリシリコン層）と配線層６ｓとを電気的に接続している。ビアｖａおよびビアｖｂは、それぞれ、絶縁層４ａ内および絶縁層４ｂ内に形成されている。ビアｖａは、配線層６ｓと配線層６ａとを電気的に接続しており、ビアｖｂは、配線層６ａと配線層６ｂとを電気的に接続している。コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ならびに、ビアｖａおよびｖｂは、例えば、金属から形成される。図３に例示する構成において、コンタクトプラグｃｐａ、配線層６ｓの少なくとも一部、ビアＶａ、配線層６ａの少なくとも一部、ビアｖｂ、配線層６ｂの少なくとも一部、ならびに、後述するビアｖｃおよび第２容量素子Ｃｃの上部電極４２ｅは、上述の接続部ＣＮの一部である。
図示するように、本開示の実施形態では、第１容量素子Ｃｓが多層配線構造７０内に形成されている。すなわち、信号検出トランジスタ３４および第１容量素子Ｃｓを有する、本開示の実施形態の信号検出回路ＳＣは、半導体基板２および多層配線構造７０内に形成されている。以下、図面を参照しながら、第１容量素子Ｃｓの構成の典型例をより詳細に説明する。
第１容量素子Ｃｓは、下部電極４１ｂ、上部電極４１ｃ、および、下部電極４１ｂと上部電極４１ｃとの間に配置された誘電体膜４１ｄを有する。図３に例示する構成では、第１容量素子Ｃｓの上部電極４１ｃは、光電変換素子１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとの間に位置する配線層６ｃの少なくとも一部である。また、第１容量素子Ｃｓの下部電極４１ｂは、配線層６ｃと信号検出トランジスタ３４のゲート電極３４ｅとの間に位置する配線層６ｂの少なくとも一部である。
半導体基板２と光電変換素子１５との間に設けられた多層配線構造７０内に第１容量素子Ｃｓを配置することにより、より大きな容量値を有する第１容量素子Ｃｓを形成し得る。特に、光電変換素子１５と信号検出トランジスタ３４のゲート電極３４ｅとの間に第１容量素子Ｃｓを配置すれば、信号検出トランジスタ３４のゲート電極３４ｅを含む配線層と、第１容量素子Ｃｓの上部電極４１ｃおよび下部電極４１ｂとの間の干渉を抑制して、より大きな電極面積が確保できる。このように、多層配線構造７０内に第１容量素子Ｃｓを配置することにより、第１容量素子Ｃｓにおける電極形状の設計の自由度が向上する。なお、半導体基板２の法線方向から見たときにおける上部電極４１ｃの形状は、下部電極４１ｂの形状と一致している必要はない。半導体基板２の法線方向から見たとき、上部電極４１ｃが、下部電極４１ｂの少なくとも一部と対向する部分を含んでいればよい。
この例では、上部電極４１ｃは、その中央に開口部ＡＰを有している。図示するように、光電変換素子１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとを接続する接続部ＣＮは、上部電極４１ｃに設けられた開口部ＡＰを貫いている。
図３に例示する構成において、開口部ＡＰ内には、信号検出回路ＳＣにおける第２容量素子Ｃｃが配置されている。第２容量素子Ｃｃは、下部電極４２ｂと、絶縁層４ｃの一部を介して下部電極４２ｂに対向する上部電極４２ｅとを有している。絶縁層４ｃのうち、下部電極４２ｂおよび上部電極４２ｅに挟まれた部分は、第２容量素子Ｃｃにおける誘電体膜として機能する。上部電極４２ｅ（典型的には金属電極）は、ビアｖｃを介して光電変換素子１５の第２電極１５ｃに接続されている。このビアｖｃは、上述の接続部ＣＮの一部である。つまり、第２容量素子Ｃｃは、電荷蓄積ノード４４との間の電気的な接続を有する。第２容量素子Ｃｃの上部電極４２ｅと下部電極４２ｂとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入してしまうので、第２容量素子Ｃｃにおける誘電体膜を構成する材料が絶縁性に優れた材料であると有益である。
なお、この例では、第２容量素子Ｃｃの下部電極４２ｂは、配線層６ｂの少なくとも一部であり、第１容量素子Ｃｓの下部電極４１ｂに電気的に接続されている。ここでは、第２容量素子Ｃｃの下部電極４２ｂは、第１容量素子Ｃｓの下部電極４１ｂと同層に位置している。しかしながら、単位画素セル１０内における第２容量素子Ｃｃの配置は、図３に示す例に限定されない。すなわち、第２容量素子Ｃｃの下部電極４２ｂが、絶縁層４ｂとは異なる層内に形成されていてもよいし、上部電極４２ｅが、絶縁層４ｃとは異なる層内に形成されていてもよい。
図３に例示する構成では、第２容量素子Ｃｃを介して第１容量素子Ｃｓの下部電極４１ｂが光電変換素子１５の第２電極１５ｃに電気的に接続されている。このように、第１容量素子Ｃｓは、電荷蓄積ノード４４との間の電気的な接続を有するので、第１容量素子Ｃｓの上部電極４１ｃと下部電極４１ｂとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入してしまう。そのため、リーク電流の抑制の観点から、絶縁性に優れた材料から第１容量素子Ｃｓの誘電体膜４１ｄが形成されていると有益である。
多層配線構造７０内に第１容量素子Ｃｓを配置すると、誘電体膜４１ｄを形成するための材料として、比較的高い誘電率を有する材料を採用することが比較的容易である。例えば、誘電体膜４１ｄを形成するための材料として、誘電体膜４１ｄを覆う絶縁層４ｃを構成する材料（例えば二酸化シリコン）とは異なる材料を用い得る。
第１容量素子Ｃｓの誘電体膜４１ｄは、例えば金属酸化物または金属窒化物から形成される。誘電体膜４１ｄを形成するための材料の例は、Ｚｒ、Ａｌ、Ｌａ、Ｂａ、Ｔａ、Ｔｉ、Ｂｉ、Ｓｒ、Ｓｉ、ＹおよびＨｆからなる群から選択された１種以上を含有する酸化物または窒化物である。誘電体膜４１ｄを形成するための材料は、２元系化合物であってもよいし、３元系化合物または４元系化合物であってもよい。
誘電体膜４１ｄの形成には、例えば原子層堆積法（Atomic Layer Deposition（ＡＬＤ））を適用できる。ＡＬＤによれば、互いに異なる原子を数原子ずつ積層することが可能である。具体的には、内部に基板が設置された真空容器内に原料化合物分子（プリカーサ）を導入する。導入されたプリカーサを真空容器内の基板表面に吸着させる。その後、化学反応によりプリカーサ中の所望の原子だけを残すことによって、原子一層分の成膜を行う。
ここでは、第１容量素子Ｃｓの誘電体膜４１ｄとして、Ｈｆの酸化物の膜を用いる。Ｈｆの酸化物の膜の形成においては、テトラキスエチルメチルアミドハフニウムをプリカーサとして用い、プリカーサの導入後にプラズマ放電を行う。酸素雰囲気においてプラズマ放電を行うことにより、Ｈｆの酸化が促される。上述の工程を繰り返すことにより、ＨｆＯ2を一層ずつ積層する。本開示の実施形態では、ガス状のプリカーサの導入とプラズマ放電とを２５０回繰り返すことにより、２２ｎｍの厚さを有する膜を誘電体膜４１ｄとして形成する。
本開示の実施形態によれば、多層配線構造７０中の絶縁層を構成する材料とは異なる材料を用いて誘電体膜４１ｄを形成することが比較的容易である。したがって、比較的高い誘電率を有する材料を用いて誘電体膜４１ｄを比較的容易に形成し得る。すなわち、比較的大きな容量値を有する容量素子を単位画素セル内に形成しやすい。後述する、本開示の撮像装置１００の例示的な動作からわかるように、第１容量素子Ｃｓの容量値が大きいほど、高いノイズ低減効果が得られる。また、第１容量素子Ｃｓの容量値が大きいほど、信号電荷の蓄積領域全体の容量を大きくできるので、高照度のもとでの撮影に有利である。なお、誘電体膜４１ｄは、互いに異なる材料から形成された２以上の膜を含んでいてもよい。誘電体膜４１ｄを２層以上の積層膜として形成することにより、各層を構成する材料の長所を活かした誘電体膜が得られる。十分な電極面積が確保できている場合には、多層配線構造７０中の絶縁層（例えば絶縁層４ｃ）を構成する材料を用いて誘電体膜４１ｄを形成してもよい。
半導体基板２の法線方向から見たときにおける誘電体膜４１ｄの形状は、任意に設定可能である。図３に例示する構成では、誘電体膜４１ｄは、光電変換素子１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとを接続する接続部ＣＮの周囲に配置されている。誘電体膜４１ｄは、連続した単一の膜であってもよいし、同層において互いに異なる箇所に配置された複数の部分を含んでいてもよい。
誘電体膜４１ｄのパターニングには、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。レジストの塗布、レジストの露光、レジストの現像およびエッチングなどの工程を実行することにより、所望の領域に誘電体膜（ここではＨｆの酸化物の膜）を残すことができる。なお、レジストを除去するプロセスにおいて、アッシングに使われるプラズマまたはラジカルに誘電体膜４１ｄが曝されることにより、誘電体膜４１ｄがダメージを受けることがある。また、誘電体膜４１ｄは、レジスト残渣の除去のためのレジスト剥離液に曝され得る。誘電体膜４１ｄが損傷すると、上部電極４１ｃと下部電極４１ｂとの間のリーク電流が増大するおそれがある。
図３に例示する構成では、誘電体膜４１ｄと上部電極４１ｃとの間に保護膜４１ｐを設けている。誘電体膜４１ｄの上面に保護膜４１ｐを設けることにより、レジストの除去に起因した誘電体膜４１ｄの損傷を抑制し得る。
保護膜４１ｐを形成するための材料の例は、Ｃｕ、Ａｌなどの金属またはポリシリコンである。保護膜４１ｐを形成するための材料として、比較的高い電気伝導率を有する材料を用いると、保護膜４１ｐの電位を上部電極４１ｃの電位にほぼ等しくすることができるので有益である。誘電体膜４１ｄを構成する材料とは異なる絶縁材料から保護膜４１ｐを形成する場合を想定する。この場合、第１容量素子を２つの容量素子の直列接続とみなせる。上述したように、誘電体膜４１ｄは、比較的高い誘電率を有する材料から形成され得る。このとき、保護膜４１ｐを構成する材料の誘電率が、誘電体膜４１ｄを構成する材料よりも低いと、２つの容量素子の直列接合における合成容量は、保護膜４１ｐを設けない場合と比較して低下する。保護膜４１ｐを形成するための材料として、比較的高い電気伝導率を有する材料を用いれば、上部電極４１ｃと下部電極４１ｂとの間に保護膜４１ｐを介在させることに起因する、第１容量素子Ｃｓにおけるこのような容量値の低下を抑制し得る。
図３に示すように、第１容量素子Ｃｓの上部電極４１ｃは、誘電体膜４１ｄにおいて下部電極４１ｂに対向する面以外の面を覆っていてもよい。図３に例示する構成では、第１容量素子Ｃｓの上部電極４１ｃは、誘電体膜４１ｄの上面および側面（上面および下面を結ぶ面）を覆うように形成されている。
図３に例示する構成では、上部電極４１ｃは、絶縁層４ｂの上面に沿って延びる接続部４１ｔを含んでいる。接続部４１ｔは、その下面４１ｇにおいて端子４３に接続されている。端子４３は、配線層６ｂの一部であり、配線層６ａの一部である配線４５にビアｖｄを介して接続されている。この配線４５は、不図示の感度調整線３２（図２参照）との電気的接続を有する。つまり、この例では、上部電極４１ｃは、配線層６ｂの一部である端子４３と、ビアｖｄと、配線層６ａの一部である配線４５とを介して感度調整線３２に電気的に接続されている。撮像装置１００の動作時、感度調整線３２を介して上部電極４１ｃに所定の電圧が供給される。典型的には、撮像装置１００の動作時、感度調整線３２を介して上部電極４１ｃに所定の電圧が供給されることにより、上部電極４１ｃの電位は、一定の電位に固定される。なお、感度調整線３２を介して上部電極４１ｃの電位を制御することにより、電荷蓄積ノード４４の電位を制御し得る。言い換えれば、感度調整線３２を介して上部電極４１ｃに供給される電圧を調整することにより、撮像装置１００の感度を調整することも可能である。
このように、上部電極４１ｃは、光電変換素子１５の第２電極１５ｃに対向する上面とは反対側の下面４１ｇにおいて、感度調整線３２に電気的に接続され得る。感度調整線３２との電気的接続のためのコンタクトを上部電極４１ｃの下面４１ｇに設けることにより、配線の複雑化を回避し得る。また、第１容量素子Ｃｓの上部電極４１ｃと光電変換素子１５の第２電極１５ｃとの間の距離を縮小し得る。本発明者らがシミュレーションを行ったところ、第１容量素子Ｃｓの上部電極４１ｃと光電変換素子１５の第２電極１５ｃとの間の距離をできるだけ小さくすると、互いに隣接する画素間における、電荷蓄積領域同士の寄生容量が低減されるという結果が得られている。これは、上部電極４１ｃと第２電極１５ｃとの間の距離が縮小するにつれて、ある画素の第２電極１５ｃからその画素に隣接する他の画素の電荷蓄積領域とを結ぶ電気力線の通る隙間が縮小するからであると推察される。
図３に示すように、上部電極４１ｃは、半導体基板２の法線方向から見たとき、半導体基板２に形成されたトランジスタのチャネル領域のうちの少なくとも１つと重なる位置に配置され得る。この例では、上部電極４１ｃは、第２のリセットトランジスタ３８のチャネル領域３８ｃおよび信号検出トランジスタ３４のチャネル領域３４ｃを覆っている。上部電極４１ｃは、遮光性の電極であり得る。トランジスタのチャネル領域と重なる位置に遮光性の電極を配置することにより、半導体基板２上のトランジスタのチャネル領域への光の入射を抑制し得る。
既に説明したように、積層型の撮像装置では、光電変換部に光が入射することによって生成された電荷を、各画素に設けられた画素電極で収集し、電荷蓄積領域に蓄積する。電荷蓄積領域に蓄積された電荷を信号検出回路を用いて読み出すことにより、各画素における光量に応じた電気信号が得られる。つまり、積層型の撮像装置では、光電変換によって生じた電荷を収集する画素電極は、画素間において互いに電気的に分離されている。典型的には、互いに隣接する２つの画素電極の間に間隙が存在する。そのため、光電変換部に入射した光の一部が、画素電極間の空隙を通過することがある。画素電極間の間隙を通過した光は、例えば光電変換部と半導体基板との間で乱反射を繰り返すことにより、半導体基板上のトランジスタのチャネル領域に到達することがある。
半導体基板上のトランジスタのチャネル領域にこのような迷光が入射すると、チャネル領域において光励起キャリアが発生する。チャネル領域において光励起キャリアが発生すると、信号にノイズが加わり、画質が低下する。また、チャネル領域における光励起キャリアの生成は、トランジスタの誤動作の原因となり得る。したがって、画素電極間の間隙を通過した光の、半導体基板上のトランジスタのチャネル領域への到達を抑制できると有益である。
図５を参照する。図５は、半導体基板２の法線方向から見たときにおける、光電変換素子１５の第２電極１５ｃおよび第１容量素子Ｃｓの上部電極４１ｃの典型的な配置を示す。図５においては、４つの単位画素セル１０と、各画素の境界を示す仮想線Ｐｘとが示されている。
図５に示すように、互いに隣接する第２電極１５ｃの間には、第２電極１５ｃを電気的に分離するための間隙が存在している。図５に例示する構成では、各単位画素セル１０において、第１容量素子Ｃｓの上部電極４１ｃは、光電変換素子１５の第２電極１５ｃよりも大きな面積を有している。つまり、上部電極４１ｃの少なくとも一部は、第２電極１５ｃ間の間隙と重なっている。
遮光性の電極を上部電極４１ｃとして用い、かつ、第２電極１５ｃ間に形成された間隙の直下に上部電極４１ｃを配置することにより、第２電極１５ｃ間に形成された間隙を通過した光を上部電極４１ｃによって遮ることが可能である。これにより、第２電極１５ｃ間に形成された間隙を通過した光が半導体基板２上のトランジスタ（例えば信号検出トランジスタ３４）のチャネル領域に入射することを抑制し得る。上部電極４１ｃは、例えば、金属電極または金属窒化物電極である。上部電極４１ｃを形成するための材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮおよびＭｏである。ここでは、ＴａＮを使用している。例えば、上部電極４１ｃとして厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。
本開示の実施形態によれば、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制してトランジスタの特性のシフト（例えばしきい値電圧の変動）を抑制し得る。半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することにより、各画素のトランジスタの特性が安定化し、複数の画素間でのトランジスタの動作のバラつきを低減し得る。このように、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することは、撮像装置の信頼性の向上に貢献する。
なお、図５では、上部電極４１ｃが空間的に分離されることにより、単位画素セル１０の間で上部電極４１ｃが電気的に分離された構成を例示している。つまり、この例では、上部電極４１ｃは、感光領域の全体を覆ってはおらず、互いに隣接する上部電極４１ｃの間には、わずかに間隙が形成されている。
しかしながら、図３を参照して説明したように、ここでは、上部電極４１ｃの各々は、感度調整線３２を介して所定の電圧が供給されるように構成されている。そのため、互いに隣接する上部電極４１ｃ間の距離を、互いに隣接する第２電極１５ｃ間の距離と比較して十分に小さくし得る。したがって、第２電極１５ｃ間に形成された間隙を通過した光の大部分を上部電極４１ｃによって遮ることが可能である。なお、図２に例示する回路構成では、同一の行に属する単位画素セル１０中の上部電極４１ｃに共通の電圧が印加される。したがって、複数の列にわたって行方向に延びる複数の帯状の電極を上部電極４１ｃとして形成してもよい。この場合、行方向に沿って隣接する単位画素セル１０間において上部電極間の間隙が生じないので、半導体基板２上のトランジスタのチャネル領域への迷光の入射をより抑制し得る。もちろん、図５に示すように上部電極４１ｃを単位画素セル１０毎に空間的に分離し、各単位画素セル１０における上部電極４１ｃ毎に独立した電圧を供給してもよい。
図５に例示する構成において、光電変換素子１５の第２電極１５ｃと第２容量素子Ｃｃの上部電極４２ｅとを接続するビアｖｃは、単位画素セル１０の中央付近に配置されている。ここでは、第１容量素子Ｃｓの上部電極４１ｃは、接続部ＣＮの一部であるビアｖｃを取り囲むように形成されている。上述したように、感度調整線３２を介して所定の電圧が供給されることにより、撮像装置１００の動作時における第１容量素子Ｃｓの上部電極４１ｃの電位は、一定の電位に維持されている。そのため、光電変換素子１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとを接続する接続部ＣＮ（ここではその一部であるビアｖｃ）を、電位が固定された上部電極４１ｃによって取り囲むことにより、上部電極４１ｃをシールド電極として機能させ得る。上部電極４１ｃがシールド電極として機能することにより、電荷蓄積ノード４４へのノイズ混入を抑制し得る。例えば、隣接する単位画素セルにおいて発生した電気的ノイズは、接続部ＣＮに到達する前に、第１容量素子Ｃｓの上部電極４１ｃに吸収され得る。
図５に例示する構成では、上部電極４１ｃは、矩形状を有し、その中央付近に矩形状の開口部ＡＰを有している。しかしながら、半導体基板２の法線方向から見たときにおける、第１容量素子Ｃｓの上部電極４１ｃの形状は、図５に示す形状に限定されない。例えば、開口部ＡＰと上部電極４１ｃとを結ぶ切れ目が設けられることにより、上部電極４１ｃがＣ字状を有していてもよい。また、例えば、上部電極４１ｃが複数の部分を含んでいていもよい。ただし、単位画素セル１０内における容量の偏りを低減する観点から、接続部ＣＮを単位画素セル１０の中央に配置し、上部電極４１ｃの形状を接続部ＣＮに関して対称性の高い形状とすると有益である。なお、第１容量素子Ｃｓの上部電極４１ｃの電位を固定する代わりに、第１容量素子Ｃｓの下部電極４１ｂの電位を固定し、第１容量素子Ｃｓの上部電極４１ｃと第２容量素子Ｃｃの下部電極４２ｂとを電気的に接続するような構成も可能である。この場合、接続部ＣＮを取り囲むように第１容量素子Ｃｓの下部電極４１ｂを形成すればよい。
再び図３を参照する。上述したように、上部電極４１ｃは、例えば、金属または金属窒化物から形成され得る。上部電極４１ｃを覆う絶縁層４ｃ上に位置する、光電変換素子１５の第２電極１５ｃも同様に、金属または金属窒化物から形成され得る。上部電極４１ｃを構成する材料と同一の材料から第２電極１５ｃを形成してもよい。
図３に例示する構成では、金属窒化物（ここではＴａＮ）を用いることにより、上部電極４１ｃを遮光性の電極として形成している。ここでは、光電変換素子１５の第２電極１５ｃを形成するための材料として金属窒化物を用いる。光電変換素子１５の第２電極１５ｃを形成するための材料の例は、ＴｉＮ、ＴａＮ、ＷＮである。
金属窒化物は、緻密性に優れ、高温下においても不純物元素の移動および／または混入が起こりにくい性質を有している。そのため、第１容量素子Ｃｓの誘電体膜４１ｄの上方に位置する上部電極４１ｃと第２電極１５ｃとを金属窒化物を用いて形成することにより、不純物に起因するキャリアの誘電体膜４１ｄへの混入を抑制し得る。誘電体膜４１ｄへの不純物の混入を抑制することにより、第１容量素子Ｃｓにおける上部電極４１ｃと下部電極４１ｂとの間のリーク電流を低減し得る。
また、金属窒化物は、スパッタリングにおいてマイグレーションを生じにくいので、平坦な表面を形成しやすい。金属窒化物を用いて光電変換素子１５の第２電極１５ｃを形成すると、平坦な界面を介した接合を実現し得る。第２電極１５ｃの表面の凹凸を抑制することにより、第２電極１５ｃと光電変換膜１５ｂとの間の円滑な電荷輸送を実現し得る。また、界面欠陥に起因する準位の発生を抑制して、暗電流を抑制し得る。このように、第１容量素子Ｃｓの上部電極４１ｃおよび光電変換素子１５の第２電極１５ｃの両方を金属窒化物から形成すると、リーク電流および暗電流低減の観点から有益である。さらに、金属窒化物を用いて第１容量素子Ｃｓの下部電極４１ｂを形成すると、上部電極４１ｃの平坦性をより向上させ得るので有益である。また、誘電体膜４１ｄの酸化を抑制し得るので有益である。
（実施の形態２）
図６は、本開示の実施の形態２による単位画素セル１０Ａの断面を模式的に示す。図６に示す単位画素セル１０Ａと、図３を参照して説明した単位画素セル１０との間の相違点は、単位画素セル１０Ａが、光電変換素子１５の第２電極１５ｃと同層に形成されたシールド電極１５ｓｄを有していることである。シールド電極１５ｓｄは、互いに隣接する２つの単位画素セル１０Ａ間に配置されている。また、シールド電極１５ｓｄは、撮像装置１００の動作時において一定の電圧が供給されるように構成されている。
積層型の撮像装置では、ある単位画素セルの光電変換膜で生成された電荷が、その単位画素セルとは異なる他の単位画素セルの画素電極によって収集されることがある。例えば、単位画素セルの境界付近で電荷が生成されると、その電荷が、本来向かうべき画素電極とは異なる他の画素電極（例えば隣接する単位画素セル中の画素電極）に収集されることがある。隣接する画素からの電荷の収集は、混色の原因となり得る。一定の電位に保たれたシールド電極を単位画素セル間に設けることにより、隣接する画素への意図しない電荷移動を抑制し得る。すなわち、混色の発生を低減し得る。
図７は、半導体基板２の法線方向から見たときにおける、シールド電極１５ｓｄ、光電変換素子１５の第２電極１５ｃおよび第１容量素子Ｃｓの上部電極４１ｃの典型的な配置を示す。図示する例では、シールド電極１５ｓｄは、単位画素セル１０Ａ間の境界に沿って延びる複数の部分を含むグリッド状に形成されている。ここでは、シールド電極１５ｓｄは、第１容量素子Ｃｓの上部電極４１ｃと同層に設けられた接続部４１ｋ（図６においては不図示）に電気的に接続されている。シールド電極１５ｓｄは、接続部４１ｋを介して不図示の電源に電気的に接続されることにより、一定の電圧を印加可能に構成されている。
光電変換素子１５の第２電極１５ｃを取り囲むようにシールド電極１５ｓｄを配置することにより、互いに隣接する単位画素セル１０Ａ間の寄生容量を低減してノイズを抑制し得る。図示する例では、シールド電極１５ｓｄは、光電変換素子１５の第２電極１５ｃを取り囲むような配置を有し、シールド電極１５ｓｄと第２電極１５ｃとの間には、これらを電気的に分離するための間隙が形成されている。この間隙に入射した光は、半導体基板上に形成されたトランジスタの特性のシフトの原因となり得る。図７に例示する構成では、この間隙の直下に、第１容量素子Ｃｓの上部電極４１ｃが配置されている。そのため、上部電極４１ｃを遮光性の電極として形成することにより、シールド電極１５ｓｄと第２電極１５ｃとの間から入射した光を上部電極４１ｃによって遮ることができ、トランジスタの特性の安定化を実現することが可能である。
なお、図７に例示する構成では、シールド電極１５ｓｄに一定の電荷を印加するために、第１容量素子Ｃｓの上部電極４１ｃと同層に、接続部４１ｋを配置している。シールド電極１５ｓｄに印加される電圧は、典型的には、上部電極４１ｃに印加される電圧とは異なる。そのため、図示する構成では、接続部４１ｋと上部電極４１ｃとの間に間隙を設けることにより、接続部４１ｋと上部電極４１ｃとを電気的に絶縁している。接続部４１ｋと上部電極４１ｃとの間の間隙は、シールド電極１５ｓｄと第２電極１５ｃとの間の間隙よりも十分に小さいので、シールド電極１５ｓｄと第２電極１５ｃとの間の間隙を通過した光の大部分は、上部電極４１ｃによって遮られる。もちろん、シールド電極１５ｓｄが、接続部４１ｋと上部電極４１ｃとの間の間隙を覆うような形状を有していてもよい。
なお、特許文献３では、混色を防止するための隔壁をカラーフィルタ内または光電変換素子内に設けた構造が開示されている。しかしながら、このような隔壁を単位画素セル内に設けると、光電変換膜のうち、光電変換に実質的に寄与する部分が減少してしまう。また、十分な光量が得られないために画素サイズを縮小することが困難である。さらに、高アスペクト比の隔壁を単位画素セル内に形成することは一般に困難であり、生産性が低下するおそれがある。
本開示の実施形態によれば、比較的容易に光電変換素子１５の第２電極１５ｃと同層にシールド電極１５ｓｄを設け得る。本開示の実施形態によれば、単位画素セル内に隔壁が形成することなく混色を抑制することが可能であるので、製造工程が複雑化することはない。
（撮像装置１００の動作の概略）
次に、図面を参照しながら、撮像装置１００の動作の一例を説明する。以下に説明するように、図２を参照して説明した構成によれば、２つのリセットトランジスタ３６および３８のゲート電圧を適切に制御することにより、感度の異なる２つの動作モードを切り替えることが可能である。ここで説明する２つの動作モードは、比較的高い感度で撮像が可能な第１のモード、および、比較的低い感度で撮像が可能な第２のモードである。
以下、第１のモードにおける撮像装置１００の動作の概略を説明する。第１のモードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。しかしながら、感度が比較的高いと、ノイズも増幅されるおそれがある。本開示の実施形態によれば、比較的高い感度を実現しながら、ｋＴＣノイズの影響を低減および／または除去することが可能である。
図８は、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図８において、ＡＤＤ、ＲＳＴ１およびＲＳＴ２は、それぞれ、アドレストランジスタ４０のゲート電圧、第１のリセットトランジスタ３６のゲート電圧および第２のリセットトランジスタ３８のゲート電圧の変化を模式的に示す。図８に示す例では、時刻ｔ０において、アドレストランジスタ４０、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、いずれもＯＦＦである。簡単のため、以下では、電子シャッタの動作の説明を省略する。
まず、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０をＯＮにする（時刻ｔ１）。このとき、電荷蓄積ノード４４に蓄積されている信号電荷の読み出しを行う。
次に、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をＯＮにする（時刻ｔ２）。これにより、電荷蓄積ノード４４とフィードバック線２５とが第１のリセットトランジスタ３６および第２のリセットトランジスタ３８を介して接続され、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成される。フィードバック回路ＦＣの形成は、フィードバック線２５を共有する複数の単位画素セル１０のうちの１つに対して実行される。
ここでは、フィードバック回路ＦＣは、信号検出トランジスタ３４、反転増幅器２４および第２のリセットトランジスタ３８を含む負帰還増幅回路である。時刻ｔ１においてＯＮとされたアドレストランジスタ４０は、信号検出トランジスタ３４の出力をフィードバック回路ＦＣに対する入力として供給する。
電荷蓄積ノード４４とフィードバック線２５とが電気的に接続されることにより、電荷蓄積ノード４４がリセットされる。このとき、信号検出回路ＳＣの出力が負帰還されることにより、垂直信号線１８の電圧が、反転増幅器２４の負正側の入力端子に印加された電圧Ｖｒｅｆに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Ｖｒｅｆである。図２に例示する構成においては、電源電圧（例えば３．３Ｖ）と接地（０Ｖ）との範囲内で電圧Ｖｒｅｆを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧（例えば電源電圧以外の電圧）を利用できる。
次に、第１のリセットトランジスタ３６をＯＦＦにする（時刻ｔ３）。以下では、時刻ｔ２において第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をＯＮしてから第１のリセットトランジスタ３６をＯＦＦにするまでの期間（図８中の時刻ｔ２〜時刻ｔ３）を「リセット期間」と呼ぶことがある。図８中、リセット期間を矢印Ｒｓｔにより模式的に示す。時刻ｔ３において第１のリセットトランジスタ３６をＯＦＦすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノード４４の電圧にｋＴＣノイズが加わる。
図２を参照すればわかるように、第２のリセットトランジスタ３８がＯＮである間は、フィードバック回路ＦＣが形成された状態が継続している。そのため、時刻ｔ３において第１のリセットトランジスタ３６をＯＦＦにすることによって生じたｋＴＣノイズが、フィードバック回路ＦＣの利得をＡとすると、１／（１＋Ａ）の大きさまでキャンセルされる。
この例では、第１のリセットトランジスタ３６をＯＦＦする直前（ノイズキャンセル開始の直前）における垂直信号線１８の電圧は、反転増幅器２４の負側の入力端子に印加された電圧Ｖｒｅｆとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルすることができる。以下では、第１のリセットトランジスタ３６をＯＦＦしてから第２のリセットトランジスタ３８をＯＦＦにするまでの期間（図８中の時刻ｔ３〜時刻ｔ４）を「ノイズキャンセル期間」と呼ぶことがある。図８中、ノイズキャンセル期間を矢印Ｎｃｌにより模式的に示す。
このように、本開示の実施形態によれば、リセットトランジスタをＯＦＦすることによって生じるｋＴＣノイズを縮小し、かつ、発生したｋＴＣノイズを比較的短い時間でキャンセルすることが可能である。
次に、第２のリセットトランジスタ３８をＯＦＦにし（時刻ｔ４）、所定の期間、露光を実行する。時刻ｔ４において第２のリセットトランジスタ３８をＯＦＦすることにより、ｋＴＣノイズが発生する。このとき電荷蓄積ノード４４の電圧に加わるｋＴＣノイズの大きさは、単位画素セル１０中に第１容量素子Ｃｓおよび第２容量素子Ｃｃを設けず、第２のリセットトランジスタ３８を電荷蓄積ノード４４に直接接続した場合の（Ｃｆｄ／Ｃ１）1/2×（Ｃ２／（Ｃ２＋Ｃｆｄ））倍である。上記の式中、Ｃｆｄ、Ｃ１およびＣ２は、それぞれ、電荷蓄積ノード４４の容量値、第１容量素子Ｃｓの容量値および第２容量素子Ｃｃの容量値を表す。なお、式中の「×」は乗算を表す。このように、第１容量素子Ｃｓの容量値Ｃ１が大きいほど、発生するノイズ自体が小さく、第２容量素子Ｃｃの容量値Ｃ２が小さいほど、減衰率が大きい。したがって、本開示の実施形態によれば、第１容量素子Ｃｓの容量値Ｃ１および第２容量素子Ｃｃの容量値Ｃ２を適切に設定することにより、第２のリセットトランジスタ３８をＯＦＦすることによって生じるｋＴＣノイズを十分に縮小することが可能である。
図８中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、ｋＴＣノイズがキャンセルされたリセット電圧の読み出しを行う（時刻ｔ５）。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のＯＮ状態が継続したままでリセット電圧の読み出しが実行されても構わない。
時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。
なお、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８がＯＦＦとされた状態において、第１容量素子Ｃｓは、第２容量素子Ｃｃを介して電荷蓄積ノード４４に接続されている。ここで、第２容量素子Ｃｃを介さずに電荷蓄積ノード４４と第１容量素子Ｃｓとを直接に接続した場合を想定する。この場合において、第１容量素子Ｃｓを直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋Ｃ１）である。つまり、第１容量素子Ｃｓが比較的大きな容量値Ｃ１を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン（高いＳＮ比といってもよい）が得られない。そこで、本開示の実施形態では、第２容量素子Ｃｃを介して第１容量素子Ｃｓを電荷蓄積ノード４４に接続している。このような構成における、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋（Ｃ１Ｃ２）／（Ｃ１＋Ｃ２））と表される。ここで、第２容量素子Ｃｃが比較的小さな容量値Ｃ２を有し、かつ、第１容量素子Ｃｓが比較的大きな容量値Ｃ１を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ（Ｃｆｄ＋Ｃ２）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第２容量素子Ｃｃを介して第１容量素子Ｃｓを電荷蓄積ノード４４に接続することにより、変換ゲインの低下を抑制することが可能である。
なお、第２のリセットトランジスタ３８のソースまたはドレインと電源配線２２とを接続して、リセットにおける基準電圧として電源電圧を用いてもよい。この場合も、第１のリセットトランジスタ３６をＯＦＦにすることによって生じるｋＴＣノイズをキャンセルする効果、および、第２のリセットトランジスタ３８をＯＦＦにすることによって生じるｋＴＣノイズを縮小する効果を得ることは可能である。
（撮像装置の変形例）
図９は、単位画素セルの他の例示的な回路構成を模式的に示す。図９に例示する単位画素セル１０Ｂと、図２を参照して説明した単位画素セル１０との相違点は、単位画素セル１０Ｂでは、リセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側が、リセットドレインノード４６ではなくフィードバック線２５に接続されていることである。単位画素セル１０Ｂにおけるデバイス構造は、図３および図６を参照して説明したデバイス構造とほぼ同様であり得る。
図９に例示する構成においては、図８を参照して説明した、第１のモードと第２のモードの切り替えは行えない。しかしながら、リセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側をフィードバック線２５に直接に接続するので、リセットトランジスタ３６の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。なお、図９に例示する構成における、各トランジスタの動作タイミングは、上述の第１のモードと同様である。
本開示の実施形態によれば、ｋＴＣノイズを低減し得る。本開示の実施形態は、デジタルスチルカメラ、デジタルビデオカメラなどに有用である。
２ 半導体基板
２ｓ 素子分離領域
２ｄ 不純物領域
２ｄｓ ソース領域
２ｄｄ ドレイン領域
４ａ、４ｂ、４ｃ、4ｓ 絶縁層
６ｓ、６ａ、６ｂ、６ｃ 配線層
１０、１０Ａ、１０Ｂ 単位画素セル
１５ 光電変換素子
１５ａ 第１電極
１５ｂ 光電変換膜
１５ｃ 第２電極（画素電極）
１５ｈ 受光面
１５ｓｄ シールド電極
１６ 垂直走査回路
１7 蓄積制御線
１８ 垂直信号線
１９ 負荷回路
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２４ 反転増幅器
２５ フィードバック線
２６ リセット信号線
２８ フィードバック制御線
３０ アドレス信号線
３２ 感度調整線
３４ 信号検出トランジスタ（増幅トランジスタ）
３６ 第１のリセットトランジスタ
３８ 第２のリセットトランジスタ
３４ｅ、３６ｅ、３８ｅ ゲート電極
３４ｇ、３６ｇ、３８ｇ ゲート絶縁膜
３４ｃ、３６ｃ、３８ｃ チャネル領域
４０ アドレストランジスタ
Ｃｓ 第１容量素子
４１ｂ 第１容量素子Ｃｓの下部電極
４１ｃ 第１容量素子Ｃｓの上部電極
４１ｄ 誘電体膜
４１ｐ 保護膜
４１ｔ 上部電極４１ｃの接続部
４１ｇ 上部電極４１ｃの下面
４１ｋ 接続部
Ｃｃ 第２容量素子
４２ｂ 第２容量素子Ｃｃの下部電極
４２ｅ 第２容量素子Ｃｃの上部電極
４３ 端子
４４ 電荷蓄積ノード
４５ 配線
４６ リセットドレインノード
４９ ポリシリコン配線
７０ 多層配線構造
ＣＮ 接続部
ＦＣ フィードバック回路
ＰＣ 光電変換部
ＳＣ 信号検出回路
Ｐｘ 単位画素セル１０の境界線
１００ 撮像装置
ｓ１ 配線層（ポリシリコン層）
ｃｐ１、ｃｐａ コンタクトプラグ
ｖａ、ｖｂ、ｖｄ ビア

Claims (9)

  1. 入射光を光電変換する光電変換部と、前記光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、
    前記撮像装置は、
    半導体基板と、
    前記光電変換部の受光面側に形成された第１電極、第２電極、および、前記第１電極と前記第２電極との間に配置された光電変換膜を有する光電変換素子であって、前記半導体基板に支持された光電変換素子と、
    前記半導体基板と前記光電変換素子の前記第２電極との間に設けられた多層配線構造と
    を備え、
    前記光電変換部は、前記光電変換素子を有しており、
    前記信号検出回路は、前記半導体基板および前記多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第１容量素子を含んでおり、
    前記信号検出トランジスタは、ゲート、ならびに、前記半導体基板に形成されたソース領域およびドレイン領域を有し、
    前記第１容量素子は、下部電極、上部電極、および、前記上部電極と前記下部電極との間に配置された誘電体膜を有し、
    前記多層配線構造は、前記光電変換素子の前記第２電極と前記信号検出トランジスタの前記ゲートとの間に配置された上部配線層を有し、
    前記上部配線層は、前記第１容量素子の前記上部電極を含む、
    撮像装置。
  2. 前記多層配線構造は、前記上部配線層と前記信号検出トランジスタの前記ゲートとの間に配置された下部配線層を有し、
    前記下部配線層は、前記第１容量素子の前記下部電極を含む、請求項１に記載の撮像装置。
  3. 前記信号検出回路は、前記第１容量素子よりも小さな容量値を有する第２容量素子をさらに含み、
    前記第２容量素子の電極のうちの一方は、前記第１容量素子の前記下部電極および前記上部電極のうちの一方に接続されている、請求項１または２に記載の撮像装置。
  4. 前記第２容量素子の電極のうちの他方は、前記光電変換素子の前記第２電極に接続されている、請求項３に記載の撮像装置。
  5. 前記信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
    前記信号検出回路は、リセットトランジスタを含み、
    前記リセットトランジスタのソースおよびドレインのうちの一方は、前記光電変換素子の前記第２電極に接続されており、他方は、前記フィードバック回路の出力線に接続されている、請求項１から４のいずれかに記載の撮像装置。
  6. 前記多層配線構造は、前記光電変換素子の前記第２電極と前記信号検出トランジスタの前記ゲートとを接続する接続部を有し、
    前記第１容量素子の前記上部電極および前記下部電極の一方は、前記半導体基板の法線方向に沿って見たときに前記接続部を取り囲んでいる、請求項１から５のいずれかに記載の撮像装置。
  7. 前記第１容量素子の前記上部電極は、前記光電変換素子の前記第２電極に対向する第１面および前記第１面とは反対側の第２面を有し、前記第２面において、前記上部電極に基準電圧を印加する信号線に接続されている、請求項１から６のいずれかに記載の撮像装置。
  8. 前記第１容量素子の前記上部電極は、前記誘電体膜において前記下部電極に対向する面以外の面を覆っている、請求項１から７のいずれかに記載の撮像装置。
  9. 前記光電変換素子の第２電極および前記第１容量素子の前記上部電極は、同一の材料を用いて形成されている、請求項１から８のいずれかに記載の撮像装置。
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