KR100922931B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것으로, 특히 플로팅 확산 영역에서 전자 저장 용량을 높일 수 있는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
본 발명에 따른 씨모스 이미지 센서는, 반도체 기판 상에 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극 일측의 상기 반도체 기판 내에 형성된 포토 다이오드 영역; 상기 제 1 게이트 전극 타측의 상기 반도체 기판 내에 형성된 플로팅 확산영역; 상기 플로팅 확산 영역과 접속된 하부 캐패시터 전극과 상기 하부 캐패시터 전극 상에 형성된 유전막 및 상부 캐패시터 전극으로 이루어진 보조 캐패시터; 및 상기 하부 캐패시터 전극이 연장되어 형성되며 상기 플로팅 확산 영역과 접속된 제 2 게이트 전극을 갖는 드라이브 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 플로팅 확산 노드의 전자 저장 용량을 증가시켜 다이나믹 레인지를 향상시킬 수 있다.
플로팅 확산 노드, 캐패시터, PIP
Description
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도.
도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃.
도 3은 본 발명에 따른 4T 씨모스 이미지 센서의 등가 회로도.
도 4는 본 발명에 따른 씨모스 이미지 센서의 레이아웃.
도 5는 도 4의 Ⅰ-Ⅰ'선을 따라 절단한 것으로, 본 발명에 따른 보조 캐패시터, 트랜스터 트랜지스터 및 포토 다이오드 영역을 보여주는 단면도.
본 발명은 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것으로, 특히 플로팅 확산 영역에서 전자 저장 용량을 높일 수 있는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로써, 개별 모스(MOS:metaloxide-silicon) 캐패시터(capacitor)가 서로 매우 근접한 위치에 있으면서 전하캐리어가 캐패시터에 저장되고 이송되는 이중결합소자(CCD:charge coupled device)와 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로에 사용하는 씨모스(CMOS)기술을 이용하여 화소수 만큼 모스 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 씨모스(CMOS:complementary MOS) 이미지 센서가 있다.
그리고 피사체의 정보를 전기적인 신호로 변환하는 씨모스 이미지 센서는 포토다이오드가 들어있는 시그날 처리칩들로 구성되어 있으며, 칩 하나에 증폭기(Amplifier), 아날로그/디지탈 변환기(A/D converter), 내부 전압 발생기(Internal voltage generator), 타이밍 제너레이터(Timing generator) 그리고 디지털 로직(Digital logic) 등이 결합되기도 하는데, 이는 공간과 전력 그리고 비용절감에 큰 장점을 갖고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이다.
도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변 환부로서의 포토 다이오드(photo diode)(10)와, 4개의 트랜지스터들을 포함하여 구성된다. 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(20), 리셋 트랜지스터(30), 드라이브 트랜지스터(40) 및 셀렉트 트랜지스터(50)이다. 그리고, 상기 각 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(60)가 전기적으로 연결된다.
여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 셀렉트 트랜지스터(20)의 게이트 전압이고, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 드라이브 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전압이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 2에 도시한 바와 같이, 액티브 영역이 정의되어 상기 액티브 영역을 제외한 부분에 소자 분리막이 형성된다.
상기 액티브 영역 중 폭이 넓은 부분에 1개의 포토다이오드(PD)가 형성되고, 상기 나머지 부분의 액티브 영역에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(23, 33, 43, 53)이 형성된다.
즉, 상기 게이트 전극(23)에 의해 트랜스퍼 트랜지스터(20)가 형성되고, 상기 게이트 전극(33)에 의해 리셋 트랜지스터(30)가 형성되고, 상기 게이트 전극(43)에 의해 드라이브 트랜지스터(40)가 형성되며, 상기 게이트 전극(53)에 의해 셀렉트 트랜지스터(50)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역에는 각 게이트 전극(23, 33, 43, 53) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소스/드레인 영역(S/D)이 형성된다.
상기 포토다이오드(PD)의 전체-웰 용량이 플로팅 확산 영역(FD)의 전하 홀딩 용량보다 클 때, 포토다이오드와 플로팅 확산 영역 간에 전하가 공유되게 된다. 이러한 경우, 트랜스퍼 트랜지스터의 게이트 전극(23)이 "오프" 상태로 돌아가면, 포토다이오드는, 다음 프래임의 생성된 신호 전하와 혼합되게 되는 신호 전하를 여전히 가지게 되고, 이는 이미지 지연(lag)을 야기한다. 플로팅 확산 노드(25)의 이러한 포화는 통상적인 4T 픽셀의 다이내믹 레인지(dynamic range)를 제한하게 된다.
게다가, 픽셀의 크기가 작아질수록 플로팅 확산 영역의 용량이 작아지고 이는 픽셀의 다이내믹 레인지를 더 작게한다. 따라서 픽셀이 작아지는 경우에도, 낮은 빛 및 높은 빛 조건에 대하여는 좋은 출력 반응을 제공하도록 다이내믹 레인지를 개선하는 것이 요구된다.
본 발명은 플로팅 확산 노드의 전자 저장 용량을 증가시켜 다이나믹 레인지를 향상시킬 수 있는 씨모스 이미지 센서 및 그 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 씨모스 이미지 센서는, 반도 체 기판 상에 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극 일측의 상기 반도체 기판 내에 형성된 포토 다이오드 영역; 상기 제 1 게이트 전극 타측의 상기 반도체 기판 내에 형성된 플로팅 확산영역; 상기 플로팅 확산 영역과 접속된 하부 캐패시터 전극과 상기 하부 캐패시터 전극 상에 형성된 유전막 및 상부 캐패시터 전극으로 이루어진 보조 캐패시터; 및 상기 하부 캐패시터 전극이 연장되어 형성되며 상기 플로팅 확산 영역과 접속된 제 2 게이트 전극을 갖는 드라이브 트랜지스터를 포함하는 것을 특징으로 한다.
상기 보조 캐패시터를 덮는 절연막이 더 형성되며, 상기 절연막은 상기 하부 캐패시터 전극의 일부 및 상기 플로팅 확산 영역의 일부를 노출시키는 제 1 콘택홀과 상기 상부 캐패시터 전극의 일부를 노출시키는 제 2 콘택홀을 구비하는 것을 특징으로 한다.
상기 플로팅 확산 영역과 상기 하부 캐패시터 전극을 접속시키며 상기 제 1 콘택홀 내에 형성된 제 1 콘택 전극을 더 포함하는 것을 특징으로 한다.
상기 제 2 콘택홀을 통하여 상기 상부 캐패시터 전극과 접속하며 접지 전위를 갖는 제 2 콘택 전극을 더 포함하는 것을 특징으로 한다.
상기 보조 캐패시터는 PIP(Poly Insulator Poly) 캐패시터인 것을 특징으로 한다.
상기 보조 캐패시터는 MIM(Metal Insulator Metal) 캐패시터인 것을 특징으로 한다.
상기 드라이브 트랜지스터의 드레인은 전원과 연결된 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 2 게이트 전극에서 연장된 하부 캐패시터 전극을 형성하는 단계; 상기 제 1 게이트 전극 일측의 상기 반도체 기판 내에 불순물을 주입하여 포토 다이오드 영역을 형성하는 단계; 상기 제 1 게이트 전극 타측의 상기 반도체 기판 내에 불순물을 주입하여 플로팅 확산영역을 형성하는 단계; 상기 하부 캐패시터 전극 상의 일부에 유전막을 형성하는 단계; 상기 유전막 상에 상부 캐패시터 전극을 형성하는 단계; 상기 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막에 상기 하부 캐패시터 전극의 일부 및 상기 플로팅 확산 영역의 일부를 노출시키는 제 1 콘택홀과 상기 상부 캐패시터 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 플로팅 확산 영역과 상기 하부 캐패시터 전극을 접속시키며 상기 제 1 콘택홀 내에 형성된 제 1 콘택 전극과 상기 제 2 콘택홀을 통하여 상기 상부 캐패시터 전극과 접속하는 제 2 콘택 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 상부 캐패시터 전극은 폴리 실리콘 패턴인 것을 특징으로 한다.
상기 제 2 콘택 전극은 접지 전위가 인가되는 것을 특징으로 한다.
상기 제 1 및 제 2 게이트 전극, 상기 하부 캐패시터 전극 아래에는 게이트 절연막 패턴이 형성된 것을 특징으로 한다.
상기 플로팅 확산 영역은 상기 하부 캐패시터 전극 및 상기 제 2 게이트 전극과 전기적으로 연결되는 것을 특징으로 한다.
상기 제 2 게이트 전극의 일측에 불순물이 상기 반도체 기판 내로 주입되어 드레인 영역이 형성되고, 상기 드레인 영역은 전원과 연결되는 것을 특징으로 한다.
본 발명은 보조 캐패시터를 형성함으로써 플로팅 확산 노드의 전자 저장 용량을 증가시켜 다이나믹 레인지를 향상시키는 제 1의 효과가 있다.
또한, 본 발명은 드라이브 트랜지스터의 게이트 전극을 플로팅 확산 영역 상부로 연장시켜 보조 캐패시터 전극을 형성함으로써 보조 캐패시터를 형성하기 위해 요구되는 영역도 최소화됨으로써 단위 픽셀의 사이즈를 줄이면서도 플로팅 확산 노드의 전자 저장 용량을 증가시킬 수도 있는 제 2의 효과가 있다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 씨모스 이미지 센서에 대해서 구체적으로 설명한다.
도 3은 본 발명에 따른 4T 씨모스 이미지 센서의 등가 회로도이고, 도 4는 본 발명에 따른 씨모스 이미지 센서의 레이아웃이다.
도 3 및 도 4에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소는 광전 변환부로서의 포토 다이오드(photo diode)(110)와, 4개의 트랜지스터들을 포함하여 구성된다.
상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)이다.
여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 셀렉트 트랜지스터(120)의 게이트 전압이고, Rx는 리셋 트랜지스터(130)의 게이트 전압이고, Dx는 드라이브 트랜지스터(140)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(150)의 게 이트 전압이다.
상기 플로팅 확산 영역(FD)에는 정션 캐패시터(160)가 형성되어 있으며, 상기 플로팅 확산 영역(FD)에는 별도의 보조 캐패시터(170)가 더 형성된다.
상기 보조 캐패시터(170)는 하부 캐패시터 전극(171)과 상부 캐패시터 전극(175)으로 이루어지며, 상기 하부 캐패시터 전극(171)과 상기 상부 캐패시터 전극(175) 사이에 유전막(173)이 형성되어 있다.
상기 드라이브 트랜지스터(140)의 게이트 전극(143)은 상기 플로팅 확산 영역(FD)까지 연장되어 형성되어 상기 하부 캐패시터 전극(171)을 형성한다.
따라서, 상기 드라이브 트랜지스터(140)와 상기 플로팅 확산 영역(FD)을 금속 배선을 대체하여 연결시킬 뿐만 아니라, 상기 보조 캐패시터(170)의 하부 캐패시터 전극(171)을 이룰 수 있다.
따라서, 상기 보조 캐패시터(170)를 형성하기 위해 요구되는 영역도 최소화됨으로써 단위 픽셀의 사이즈를 줄이면서도 플로팅 확산 노드의 전자 저장 용량을 증가시킬 수도 있다.
도 4에서는 레이아웃의 편의를 위하여 인근 단위 화소로부터 드라이브 트랜지스터(140)의 게이트 전극(143)을 연장시켜 상기 플로팅 확산 영역(FD) 상부로 연결시켰다
도시되지는 않았으나, 상기 4T형 씨모스 이미지 센서의 단위 화소는 액티브 영역이 정의되어 상기 액티브 영역을 제외한 부분에 소자 분리막이 형성된다.
상기 액티브 영역 중 폭이 넓은 부분에 1개의 포토 다이오드(PD)가 형성되 고, 상기 나머지 부분의 액티브 영역에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(123, 133, 143, 153)이 형성된다.
.상기 게이트 전극(123)에 의해 트랜스퍼 트랜지스터(120)가 형성되고, 상기 게이트 전극(133)에 의해 리셋 트랜지스터(130)가 형성되고, 상기 게이트 전극(143)에 의해 드라이브 트랜지스터(140)가 형성되며, 상기 게이트 전극(153)에 의해 셀렉트 트랜지스터(150)가 형성된다.
상기 드라이브 트랜지스터(140)의 게이트 전극(133)은 상기 플로팅 확산 영역(FD)으로 연장되어 상기 플로팅 확산 영역(FD)과 전기적으로 연결됨과 동시에 보조 캐패시터(170)의 하부 캐패시터 전극(171)의 역할을 한다.
그리고, 상기 보조 캐패시터(170)의 상기 하부 캐패시터 전극(171)의 상부에는 유전막(173)과 상부 캐패시터 전극(175)이 차례로 증착되어 있다.
상기 상부 캐패시터 전극(175)은 폴리 실리콘층으로 형성되어, 상기 보조 캐패시터(170)는 PIP(Poly Insulator Poly) 캐패시터를 형성할 수 있다.
여기서, 상기 보조 캐패시터는 MIM(Metal Insulator Metal) 캐패시터 구조로 형성될 수도 있다.
상기 상부 캐패시터 전극(175)은 제 2 콘택홀(176b)에 의해 콘택 전극과 연결되어 접지 신호(GND signal)를 인가받을 수 있다.
이로써, 상기 플로팅 확산 영역(FD)의 정션 캐패시터(160)와 상기 보조 캐패시터(170)는 병렬 연결될 수 있다.
여기서, 상기 각 트랜지스터의 액티브 영역에는 각 게이트 전극(123, 133, 143, 153) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소스/드레인 영역(S/D)이 형성된다.
도 5는 도 4의 Ⅰ-Ⅰ'선을 따라 절단한 것으로, 본 발명에 따른 보조 캐패시터, 트랜스터 트랜지스터 및 포토 다이오드 영역을 보여주는 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 고농도 P 형 기판 상에 저농도 P 형의 에피층(111)을 성장시키고, 상기 에피층(111)에 소자간의 격리를 위하여 도시되지는 않았으나, 트렌치를 형성하고 절연막을 충진시키는 STI(shallow trench isolation)(218)을 형성한다.
그리고, 상기 에피층(211) 상에 게이트 절연막(131)을 형성하고, 게이트 절연막(131) 상에 트랜스퍼 트랜지스터(120)의 게이트 전극(123)을 형성한다.
상기 게이트 전극(123)의 양 측벽에 스페이서(126)가 형성된다.
그리고, 상기 포토 다이오드 영역(PD)의 상기 에피층(111)에는 저농도 n형 확산 영역(128)이 형성되고, 상기 저농도 확산 영역(135) 상의 에피층(111)에 상기 에피층(111)보다 높은 농도의 p형 확산 영역(135, PDP)을 형성한다.
그리고, 상기 플로팅 확산 영역(FD)에는 상기 스페이서(126) 하부에 저농도 n형 확산 영역(126)이 형성되고 고농도 n형 확산 영역(129)이 깊게 형성된다.
상기 플로팅 확산 영역(FD) 상에는 보조 캐패시터(170)가 형성된다.
상기 플로팅 확산 영역(FD) 상에는 상기 게이트 절연막(131) 및 트랜스퍼 트랜지스터(120)의 게이트 전극(123) 형성과 동시에 형성되는 게이트 절연막 패턴(131a) 및 보조 캐패시터(170)의 하부 캐패시터 전극(171)이 형성된다.
상기 보조 캐패시터(170)는 상기 플로팅 확산 영역(FD)과 소정 중첩되며, 상기 플로팅 확산 영역(FD)의 인근의 소자 분리막 상부에 형성될 수 있다.
상기 보조 캐패시터(170)의 하부 캐패시터 전극(171)은 별도의 공정이 아니라 드라이브 캐패시터(140)의 게이트 전극(143) 형성 공정에서 라우팅 공정과 연계하여 상기 게이트 전극(143)을 상기 플로팅 확산 영역(FD) 상부까지 연장하여 형성한 것이다.
상기 플로팅 확산 영역(FD)에는 별도의 보조 캐패시터(170)가 더 형성된다.
상기 보조 캐패시터(170)는 하부 캐패시터 전극(171)과 상부 캐패시터 전극(175)으로 이루어지며, 상기 하부 캐패시터 전극(171)과 상기 상부 캐패시터 전극(175) 사이에 유전막(173)이 형성되어 있다.
상기 드라이브 트랜지스터(120)의 게이트 전극(123)은 상기 플로팅 확산 영역(FD)까지 연장되어 형성되어 상기 하부 캐패시터 전극(171)을 형성한다.
따라서, 상기 드라이브 트랜지스터(120)와 상기 플로팅 확산 영역(FD)을 금속 배선을 대체하여 연결시킬 뿐만 아니라, 상기 보조 캐패시터(170)의 하부 캐패시터 전극(171)을 이룰 수 있다.
상기 보조 캐패시터(170)를 형성하기 위해 요구되는 영역도 최소화됨으로써 단위 픽셀의 사이즈를 줄이면서도 플로팅 확산 노드의 전자 저장 용량을 증가시킬 수도 있다.
그리고, 상기 하부 캐패시터 전극(171) 상에 전자를 저장하기 위한 유전막(173)이 형성되어 있고, 상기 유전막(173) 상에 상기 하부 캐패시터 전극(171)과 마주하며 상부 캐패시터 전극(175)이 형성되어 있다.
상기 상부 캐패시터 전극(175)은 폴리 실리콘 패턴으로 형성하는 것이 바람직하나, 상기 하부 캐패시터 전극(171) 및 상기 상부 캐패시터 전극(175)은 금속 패턴으로 형성할 수도 있다.
상기 트랜스퍼 트랜지스터(120)의 게이트전극(123) 및 보조 캐패시터(170)를 포함하는 에피층(111) 상에 절연막(180)을 형성한다.
상기 절연막(180)에는 상기 하부 캐패시터 전극(171)과 상기 플로팅 확산 영역(FD)을 소정 노출시키는 제 1 콘택홀(176a)이 형성되어 있다.
또한, 상기 절연막(180)에는 상기 상부 캐패시터 전극(175)을 소정 노출시키는 제 2 콘택홀(176b)이 형성되어 있다.
상기 제 1 콘택홀(176a) 및 상기 제 2 콘택홀(176b) 내에는 제 1 및 제 2 콘택 전극(177, 179)이 각각 매립되어 형성된다.
상기 제 1 콘택 전극(177)은 상기 제 1 콘택홀(176a)을 통하여 상기 하부 캐패시터 전극(171)과 상기 플로팅 확산 영역(FD)과 접속하며, 이로써, 상기 하부 캐패시터 전극(171)과 상기 플로팅 확산 영역(FD)을 전기적으로 연결시키는 역할을 한다.
상기 제 2 콘택 전극(179)은 상기 제 2 콘택홀(176b)을 통하여 상기 상부 캐패시터 전극(175)과 접속되며, 상기 제 2 콘택 전극(179)을 통하여 소정의 전압을 상기 상부 캐패시터 전극(175)에 인가할 수 있다.
상기 소정의 전압은 접지 전압일 수 있다.
상기 플로팅 확산 영역(FD)의 정션 캐패시터(160)는 고농도 n형 확산 영역과 상기 p형 에피층 사이에 형성된 공핍층에서 형성될 수 있으며, 상기 p형 에피층은 접지 전위이므로, 상기 플로팅 확산 영역의 정션 캐패시터(160)와 상기 보조 캐패시터(170)는 서로 병렬 연결된다.
따라서, 플로팅 확산 노드의 전자 저장 용량이 커져서 4T 픽셀의 다이내믹 레인지(dynamic range)를 향상시키게 된다.
또한, 픽셀의 크기가 작아져도 플로팅 확산 영역의 용량이 충분하므로 이는 픽셀의 다이내믹 레인지를 보장한다. 따라서 픽셀이 작아지는 경우에도, 낮은 빛 및 높은 빛 조건에 대하여는 좋은 출력 반응을 제공한다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 씨모스 이미지 센서 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명에 따른 씨모스 이미지 센서는 단위 픽셀에서 보조 캐패시터를 더 형성함으로써 플로팅 확산 노드의 전자 저장 용량을 증가시켜 다이나믹 레인지를 향상시키는 제 1의 효과가 있다.
또한, 본 발명은 드라이브 트랜지스터의 게이트 전극을 플로팅 확산 영역 상부로 연장시켜 보조 캐패시터 전극을 형성함으로써 보조 캐패시터를 형성하기 위해 요구되는 영역도 최소화됨으로써 단위 픽셀의 사이즈를 줄이면서도 플로팅 확산 노 드의 전자 저장 용량을 증가시킬 수도 있는 제 2의 효과가 있다.
Claims (13)
- 반도체 기판 상에 형성된 제 1 게이트 전극;상기 제 1 게이트 전극 일측의 상기 반도체 기판 내에 형성된 포토 다이오드 영역;상기 제 1 게이트 전극 타측의 상기 반도체 기판 내에 형성된 플로팅 확산 영역;상기 반도체 기판 상에 형성된 하부 캐패시터 전극과 상기 하부 캐패시터 전극 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부 캐패시터 전극으로 이루어진 보조 캐패시터;상기 하부 캐패시터 전극과 일체로 형성된 제 2 게이트 전극을 갖는 드라이브 트랜지스터;상기 보조 캐패시터를 포함한 상기 반도체 기판 전면을 덮으며, 상기 하부 캐패시터 전극의 상면 일부와 측면 및 상기 측면 인근의 상기 플로팅 확산 영역의 일부를 노출시키는 제 1 콘택홀과 상기 상부 캐패시터 전극의 일부를 노출시키는 제 2 콘택홀을 구비하는 절연막; 및상기 제 1 콘택홀 내에 형성되어 상기 노출된 하부 캐패시터 전극의 상면 일부와 측면 및 상기 플로팅 확산 영역에 접촉된 제 1 콘택 전극을 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
- 삭제
- 삭제
- 제 1항에 있어서,상기 제 2 콘택홀을 통하여 상기 상부 캐패시터 전극과 접속하며 접지 전위를 갖는 제 2 콘택 전극을 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 보조 캐패시터는 PIP(Poly Insulator Poly) 캐패시터인 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 보조 캐패시터는 MIM(Metal Insulator Metal) 캐패시터인 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 드라이브 트랜지스터의 드레인은 전원과 연결된 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체 기판 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 2 게이트 전극에서 연장된 하부 캐패시터 전극을 형성하는 단계;상기 제 1 게이트 전극 일측의 상기 반도체 기판 내에 불순물을 주입하여 포토 다이오드 영역을 형성하는 단계;상기 제 1 게이트 전극 타측의 상기 반도체 기판 내에 불순물을 주입하여 플로팅 확산영역을 형성하는 단계;상기 하부 캐패시터 전극 상의 일부에 유전막을 형성하는 단계;상기 유전막 상에 상부 캐패시터 전극을 형성하는 단계;상기 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막에 상기 하부 캐패시터 전극의 상면 일부와 측면 및 상기 측면 인근의 상기 플로팅 확산 영역의 일부를 노출시키는 제 1 콘택홀과 상기 상부 캐패시터 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및상기 제 1 콘택홀 내에 형성되어 상기 노출된 하부 캐패시터 전극의 상면 일부와 측면 및 상기 플로팅 확산 영역에 접촉된 제 1 콘택 전극과 상기 제 2 콘택홀을 통하여 상기 상부 캐패시터 전극과 접속하는 제 2 콘택 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 8항에 있어서,상기 상부 캐패시터 전극은 폴리 실리콘 패턴인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 8항에 있어서,상기 제 2 콘택 전극은 접지 전위가 인가되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 8항에 있어서,상기 제 1 및 제 2 게이트 전극, 상기 하부 캐패시터 전극 아래에는 게이트 절연막 패턴이 형성된 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 8항에 있어서,상기 플로팅 확산 영역은 상기 하부 캐패시터 전극 및 상기 제 2 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 8항에 있어서,상기 제 2 게이트 전극의 일측에 불순물이 상기 반도체 기판 내로 주입되어 드레인 영역이 형성되고, 상기 드레인 영역은 전원과 연결되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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