KR20040093940A

KR20040093940A - 씨모스 이미지 센서의 단위화소

Info

Publication number: KR20040093940A
Application number: KR1020030027816A
Authority: KR
Inventors: 이원호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2004-11-09

Abstract

본 발명은 포토다이오드의 크기가 감소함에 따른 구동범위의 감소를 억제하는데 적합한 씨모스 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서는 광을 집속하여 저장하는 포토다이오드, 상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터, 상기 플로팅확산영역과 직렬 연결된 캐패시터, 및 상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터를 포함한다.

Description

씨모스 이미지 센서의 단위화소{UNIT PIXEL FOR CMOS IMAGE SENSOR}

본 발명은 이미지센서에 관한 것으로, 특히 CMOS 이미지센서(CIS; CMOS Image Sensor)에 관한 것이다.

일반적으로, CCD(Charge Couple Device) 또는 씨모스 이미지센서에 있어서 포토다이오드(Photo Diode; PD)는 각 파장에 따라 입사되는 광을 전기적 신호로 변환 해주는 도입부로서, 이상적인 경우는 모든 파장 대에서 광전하생성율(Quantum Efficiency)이 1인 경우로 입사된 광을 모두 집속하는 경우이기 때문에 이를 달성하기 위한 노력이 진행중이다.

도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도로서, 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS(Tx Tr, Rx Tr, Sx Tr, Dx Tr)로 구성된다.

네 개의 NMOS는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅확산영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx Tr), 원하는 값으로 노드의 전위를 세팅하고 전하(C_pd)를 배출하여 플로팅확산영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx Tr), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx Tr), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx Tr)로 구성된다.

그러나, 최근에 소자의 집적도가 증가함에 따라 포토다이오드의 크기가 감소하고 있는데, 이때, 포토다이오드의 크기가 감소하면 광전하를 집적할 수 있는 포토다이오드의 유효면적이 감소하여 씨모스 이미지센서의 구동범위(Dynamic range)의 감소가 불가피하다. 즉, ΔV()로 나타내는 구동범위의 마진이 작아진다.

따라서, 고집적 씨모스 이미지센서에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정수준 이상으로 증가시킬 수 있는 방법이 필요하다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 포토다이오드의 크기가 감소함에 따른 구동범위의 감소를 억제하는데 적합한 씨모스 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.

도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도,

도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도,

도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 씨모스 이미지센서의 제조 방법을 도시한 공정 단면도,

도 4a는 플로팅확산영역과 캐패시터의 연결 구조를 도시한 소자 단면도,

도 4b는 도 4a에 따른 캐패시터의 전기적 연결 관계를 도시한 소자 단면도,

도 5는 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 구조 단면도,

도 6은 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 구조 단면도,

도 7는 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 구조 단면도.

* 도면의 주요 부분에 대한 부호의 설명

12 : p형 에피층 12a : p⁺픽업단자

14a : 필드산화막 15 : 제1전극

17a : 제2전극 18a : 유전막

22 : 플로팅확산영역 24 : 금속배선

상기 목적을 달성하기 위한 씨모스 이미지 센서는 광을 집속하여 저장하는포토다이오드, 상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터, 상기 플로팅확산영역과 직렬 연결된 캐패시터, 및 상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터를 포함하는 것을 특징으로 하며, 상기 캐패시터가 제1전극과 제2전극으로 이루어지고, 상기 캐패시터의 제1전극은 상기 플로팅확산영역과 콘택되고, 상기 캐패시터의 제2전극은 상기 드라이브트랜지스터의 게이트전극과 연결되는 것을 특징으로 한다.

그리고, 본 발명의 씨모스 이미지 센서의 제조 방법은 반도체 기판의 소정 부분에 트렌치 구조의 필드산화막을 형성하는 단계, 상기 필드산화막 상에 캐패시터의 제1전극을 형성하는 단계, 상기 제1전극을 포함한 상기 반도체 기판 상에 트랜지스터의 게이트절연막을 겸하는 유전막을 형성하는 단계, 상기 유전막 상에 상기 캐패시터의 제2전극을 형성함과 동시에 상기 반도체 기판 상부에 트랜지스터의 게이트전극을 형성하는 단계, 상기 트랜지스터의 게이트전극 일측 아래의 상기 반도체 기판내에 플로팅확산영역을 형성하는 단계, 상기 반도체 기판의 내부에 픽업단자를 형성하는 단계, 및 상기 픽업단자와 상기 캐패시터의 제2전극을 연결하는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술할 실시예에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정수준 이상으로 증가시킬 수 있는 방법으로 플로팅확산영역의 캐패시턴스(C_FD)를 감소시키는 방법을 제안한다. 예컨대, ΔV=ΔQ/C로 표현되는 것을 감안하여, 동일한 전하량(ΔQ)에 대해 플로팅확산영역의 캐패시턴스(C_FD)가 감소하면, ΔV가 증가하는 원리를 이용하는 것이다.

도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도이다.

도 2에 도시된 바와 같이, 광을 집속하여 광전하를 생성 및 저장하는 포토다이오드(PD), 포토다이오드(PD)에 저장되어 있는 광전하를 운송하기 위한 트랜스퍼트랜지스터(Tx), 트랜스퍼트랜지스터(Tx)의 턴온에 의해 포토다이오드(PD)로부터 운송된 광전하가 저장되는 플로팅확산영역(FD), 플로팅확산영역(FD)과 직렬연결되어 플로팅확산영역(FD)의 캐패시턴스(C_FD)를 감소시키는 캐패시터(C_PIP), 포토다이오드(PD)에 저장된 전하(C_pd)를 배출하여 플로팅확산영역(FD)을 리셋시키기 위한 리셋트랜지스터(Rx), 소스팔로워역할을 하는 드라이브트랜지스터(Dx), 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트트랜지스터(Sx)로 구성된다.

도 2에서, 플로팅확산영역(FD)과 직렬연결된 캐패시터(C_PIP)는 PIP(Polysilicon Insulator Polysilicon) 구조의 캐패시터이다.

위와 같이, 플로팅확산영역과 캐패시터를 직렬연결하면 플로팅확산영역의 총 캐패시턴스(C_total)는 플로팅확산영역의 캐패시턴스(C_FD)와 캐패시터(C_PIP)의 캐패시턴스에 의해 결정된다. 이를 수학식으로 나타내면 다음과 같다.

수학식1에 따르면, 플로팅확산영역(FD)의 총 캐패시턴스 C_total는가 되며, C_FD=C_PIP가 동일한 경우에 C_total은가 되어 50% 수준으로 감소함을 알 수 있다.

이와 같이, 플로팅확산영역(FD)의 캐패시턴스를 감소시켜 동일한 전하량에 따른 ΔV의 증가를 유도하여 고감도의 이미지센서를 구현한다.

도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 씨모스 이미지센서의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 고농도 p형 불순물이 도핑된 p형 반도체 기판(11) 상에 p형 에피층(12)을 성장시킨다. 여기서, p형 에피층(12)을 성장시키는 이유는, 저농도 p형 에피층(12)이 존재하므로 포토다이오드의 공핍층 깊이를 증가시킬 수 있어 우수한 광감도특성을 얻을 수 있고, 포토다이오드의 공핍층이 도달하지 않는 p형 기판(11)의 깊은 곳에서 발생될 수 있는 광전하들의 불규칙한 이동에 의한 단위화소간 크로스토크 현상을 고농도의 p형 기판(11)의 존재로 광전하들을 재결합시키므로써 방지할 수 있기 때문이다.

다음으로, p형 에피층(12)에 STI(Shallow Trench Isolation)법을 이용하여필드산화막(14)을 형성한다. 예컨대, p형 에피층(12)을 일정 깊이로 식각하여 트렌치(13)를 형성하고, 트렌치(13)에 산화막을 매립한 후 평탄화하여 필드산화막(14)을 형성한다.

도 3b에 도시된 바와 같이, 필드산화막(14)을 블랭킹 에치백하여 트렌치내에서 함몰되는 형태의 필드산화막(14a)을 잔류시킨다. 이때, 에치백되는 필드산화막(14)의 두께는 후속 제1폴리실리콘막의 두께를 고려한 두께이다.

도 3c에 도시된 바와 같이, 잔류시킨 필드산화막(14a)을 포함한 p형 에피층(12) 상에 제1폴리실리콘막을 증착한 후, 제1폴리실리콘막을 식각하여 필드산화막(14a) 상부에 캐패시터의 제1전극(15)을 형성한다. 이때, 제1폴리실리콘막은 도펀트가 주입된 것으로 1500Å 두께이다.

도 3d에 도시된 바와 같이, 제1전극(15)을 포함한 p형 에피층(12) 상에 캐패시터의 유전막으로 이용될 산화막, 예컨대 TEOS막(16a)을 150Å 두께로 증착한 후 BPSG막(16b)의 증착 및 플로우에 의한 평탄화 공정을 진행한다.

다음에, BPSG막(16b) 상에 제2폴리실리콘막(17)을 증착한다.

도 3e에 도시된 바와 같이, 제2폴리실리콘막을 식각하여 단위화소를 구성하는 트랜지스터들의 게이트전극(17b)과 캐패시터의 제2전극(17a)을 동시에 형성한다. 이때, 도시된 게이트전극(17b)은 트랜스퍼트랜지스터의 게이트전극이고, 도시되지 않았지만, 단위화소를 구성하는 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터의 게이트전극도 동시에 형성된다.

이때, TEOS막과 BPSG막은 캐패시터의 유전막으로 사용됨과 동시에 트랜지스터의 게이트절연막으로 사용된다. 이하, 캐패시터의 제2전극 아래의 TEOS막과 BPSG막을 통틀어 유전막이(18a)라고 약칭하고, 게이트전극(17b) 아래의 TEOS막과 BPSG막을 통틀어 게이트절연막(18b)이라고 약칭한다.

도 3f에 도시된 바와 같이, 일련의 이온주입 공정을 통해 게이트전극(17b)의 일측면에 정렬되는 포토다이오드의 깊은 n형 확산층(Deep n^-, 19)을 형성한 후, 게이트전극(17b)의 양측면에 접하는 스페이서(20)를 형성한다. 이때, 스페이서(20)는 게이트전극(17b)을 포함한 전면에 산화막 또는 질화막을 증착한 후 에치백하여 형성하며, 캐패시터의 제2전극(17a)의 양측벽에도 형성된다.

다음에, 블랭킷(blanket) 이온주입법으로 저에너지 p형 불순물(p^o)을 이온주입하여 p형 에피층(12)의 표면 아래에 얕은 깊이의 p형 확산층(21)을 형성한다. 이 때, n형 확산층(19)내에 형성되는 p형 확산층(21)은 스페이서(20)의 두께만큼 거리를 두고 형성된다.

위와 같은 일련의 이온주입 및 스페이서(20) 공정을 통해 게이트전극(17b)의 일측면에 n형 확산층(19)과 p형 확산층(21)의 pn접합이 형성되고, 이 pn접합은 p형 에피층과 함께 pnp형 포토다이오드를 형성한다.

도 3g에 도시된 바와 같이, 게이트전극(17b)의 타측면에 노출되는 p형 에피층(12)내에 플로팅확산영역(22)을 형성한다. 이때, 플로팅확산영역(22)은 별도의 마스크를 이용하여 고농도의 n형 도펀트(n⁺)를 이온주입하여 형성한다.

다음에, 플로팅확산영역(22)을 포함한 게이트전극(17b) 상에 층간절연막(23)을 형성한 후, 층간절연막(23)을 식각하여 플로팅확산영역(22)과 캐패시터의 제2전극(17a)의 일부를 각각 노출시키는 콘택홀을 형성한다. 그리고 나서, 콘택홀을 포함한 층간절연막(23) 상에 금속막을 증착한 후 식각하여 라인 형태의 금속배선(M1, 24)을 형성한다.

도 4a는 플로팅확산영역과 캐패시터의 연결 구조를 도시한 소자 단면도이고, 도 4b는 도 4a에 따른 캐패시터의 전기적 연결 관계를 도시한 소자 단면도이다.

도 4a 및 4b에 도시된 바와 같이, p⁺픽업단자(12a)를 p형 에피층(12)내에 미리 형성해두어 제2전극(17b)과 p⁺픽업단자(12a)를 금속배선(24)을 통해 전기적으로 연결시킨다. 이때, p⁺픽업단자(12a)는 플로팅확산영역(22) 형성후에 별도의 마스크 및 이온주입공정을 통해 형성한다.

결국, 플로팅확산영역(22)과 p형 에피층(12)을 두 전극으로 하는 캐패시터(C_FD)가 형성되고, 제2전극(17a)과 제1전극(15)을 두 전극으로 하는 캐패시터(C_C)가 형성되며, 이 두 캐패시터를 금속배선(24)을 통해 직렬 연결한다.

전술한 바와 같은 제1실시예에서는 캐패시터가 폴리실리콘막의 적층구조로 이루어진 PIP 캐패시터가 함몰된 필드산화막 내에 형성되었으나, 다른 방법으로 PIP 캐패시터가 필드산화막 위에 형성될 수 있다.

도 5는 본 발명의 제2실시예에 따른 씨모스 이미지 센서의 구조 단면도이다.

도 5에 도시된 바와 같이, 제1전극(p1)과 제2전극(p2)으로 이루어진 적층 캐패시터가 필드산화막(14) 위에 형성되고 있다. 이때, 제1전극(p1)과 제2전극(p2)은 폴리실리콘막이다.

제1 및 제2실시예에서는 캐패시터가 필드산화막에 형성되므로 단위화소 디자인시 PIP 캐패시터를 포함한 면적이 요구되므로 단위화소 크기가 커지는 단점이 있다.

이를 해결하기 위해 금속을 전극으로 이용하는 캐패시터를 적용한다.

도 6은 본 발명의 제3실시예에 따른 씨모스 이미지 센서의 구조 단면도이다.

도 6에 도시된 바와 같이, 제1전극(M1)과 제2전극(M2)으로 이루어진 적층 캐패시터가 층간절연막(23) 위에 형성되고 있으며, 이때 제1전극(M1)과 제2전극(M2)은 금속막이다. 결국, 제3실시예에 따른 캐패시터는 MIM 구조의 적층 캐패시터이며, 이는 제1금속배선(M1) 공정시 제1전극을 형성하고, 후속 제2금속배선(M2) 공정시 제2전극을 형성한 것이다.

도 7은 본 발명의 제4실시예에 따른 씨모스 이미지 센서의 구조 단면도이다.

도 7에 도시된 바와 같이, 제1전극(M11)과 제2전극(M12)으로 이루어진 수평 캐패시터가 층간절연막(23) 위에 형성되고 있으며, 이때 제1전극(M11)과 제2전극(M12)은 금속막이다. 결국, 제4실시예에 따른 캐패시터는 사이드메탈(side metal) 캐패시터 구조이며, 이는 제1금속배선(M1) 공정시 제1전극(M11)과 제2전극(M12)을 수평으로 형성한 것이다.

제3 및 제4실시예와 같이 금속막을 전극으로 이용하는 캐패시터의 경우는, 폴리실리콘막을 이용한 캐패시터를 적용하는 경우에 비해 단위화소 크기를 작게 할수 있다.

그리고, 제3 및 제4실시예에서는 캐패시터의 제1전극(M1, M11)은 제1금속배선이며, 이는 제1,2 실시예와 동일하게 픽업단자를 미리 형성하여 p⁺픽업단자와 제1금속배선을 연결하므로써 플로팅확산영역의 캐패시터와 MIM 캐패시터를 직렬 연결시킨다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

전술한 바와 같은 본 발명은 고집적화에 따라 포토다이오드의 크기가 감소하더라도 플로팅확산영역의 캐패시턴스를 감소시켜 이미지센서의 감도를 향상시킬 수 있는 효과가 있다.

Claims

광을 집속하여 저장하는 포토다이오드;

상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터;

상기 플로팅확산영역과 직렬 연결된 캐패시터; 및

상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터

를 포함하는 씨모스 이미지 센서의 단위화소.
제1항에 있어서,

상기 캐패시터가 제1전극과 제2전극으로 이루어지고, 상기 캐패시터의 제1전극은 상기 플로팅확산영역과 연결되고, 상기 캐패시터의 제2전극은 상기 드라이브트랜지스터의 게이트전극과 연결되는 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
제2항에 있어서,

상기 캐패시터의 제1전극과 제2전극은 적층 구조의 금속막인 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
제1항에 있어서,

상기 캐패시터의 제1전극과 제2전극은 적층 구조의 폴리실리콘막인 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
제1항에 있어서,

상기 캐패시터의 제1전극과 제2전극은 수평 구조의 금속막인 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
제1항에 있어서,

상기 플로팅확산영역의 캐패시턴스와 상기 캐패시터의 캐패시턴스는 동일한 값을 갖는 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
반도체 기판의 소정 부분에 트렌치 구조의 필드산화막을 형성하는 단계;

상기 필드산화막 상에 캐패시터의 제1전극을 형성하는 단계;

상기 제1전극을 포함한 상기 반도체 기판 상에 트랜지스터의 게이트절연막을 겸하는 유전막을 형성하는 단계;

상기 유전막 상에 상기 캐패시터의 제2전극을 형성함과 동시에 상기 반도체 기판 상부에 트랜지스터의 게이트전극을 형성하는 단계;

상기 트랜지스터의 게이트전극 일측 아래의 상기 반도체 기판내에 플로팅확산영역을 형성하는 단계;

상기 반도체 기판의 내부에 픽업단자를 형성하는 단계; 및

상기 픽업단자와 상기 캐패시터의 제2전극을 연결하는 금속배선을 형성하는 단계

를 포함하는 씨모스 이미지 센서의 제조 방법.
제7항에 있어서,

상기 캐패시터의 제1전극을 형성하는 단계는,

상기 필드산화막을 에치백하여 일정 부분 함몰시키는 단계;

상기 함몰된 필드산화막을 포함한 전면에 폴리실리콘막을 증착하는 단계; 및

상기 폴리실리콘막을 식각하여 상기 함몰된 필드산화막 상에 상기 캐패시터의 제1전극을 형성하는 단계

를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
제7항에 있어서,

상기 캐패시터의 제1전극을 형성하는 단계는,

상기 필드산화막을 포함한 전면에 폴리실리콘막을 증착하는 단계; 및

상기 폴리실리콘막을 식각하여 상기 필드산화막 상에 상기 캐패시터의 제1전극을 형성하는 단계

를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
제8항 또는 제9항에 있어서,

상기 캐패시터의 제2전극은 폴리실리콘막인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
제7항에 있어서,

상기 플로팅확산영역과 상기 픽업단자는 서로 다른 도전형이며, 상기 플로팅확산영역과 상기 픽업단자가 플로팅확산영역의 캐패시터를 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.