KR20050086854A - 컬러 응답이 개선된 ｃｍｏｓ 이미저 - Google Patents

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Abstract

CMOS 이미지 센서는 다양한 감광성 및/또는 전기 소자에 접속되는 전하 스토리지 커패시터를 갖는다. 각각의 픽셀용으로 이용되는 커패시터의 용량은 검출될 컬러에 맞춰진다. 전하 스토리지 커패시터는 CMOS 이미저의 전계 산화물 영역 전체 위에, 픽셀 센서 셀의 활성 영역 전체 위에, 또는 전계 산화물 영역 일부 위에 및 픽셀 센서 셀의 활성 픽셀 영역 일부 위에 형성될 수 있다.

Description

컬러 응답이 개선된 ＣＭＯＳ 이미저{CMOS IMAGER WITH IMPROVED COLOR RESPONSE}
본 발명은 개선된 반도체 촬상 장치에 관한 것으로, 특히 축적된 픽셀 신호를 저장하기 위한 스토리지 커패시터를 채용하는 CMOS 이미저(imager)에 관한 것이다.
CMOS 이미저는 저가의 촬상 장치로서 이용도가 증가하고 있다. 이미지 어레이와 관련 처리 회로의 고레벨의 집적을 가능하게 하는 완전 호환성 CMOS 센서 기술은 많은 디지털 이미징 어플리케이션, 그 중에서 예를 들면, 카메라, 스캐너, 머신 비젼 시스템(machine vision system), 차량용 네비게이션 시스템, 비디오 전화기, 컴퓨터 입력 장치, 감시 시스템, 자동 초점 시스템 및 별 추적기(star tracker)에서 유용하다.
종래 기술의 (4T) CMOS 이미저에서, 픽셀 셀의 능동 소자는 이하의 필요 기능을 수행한다, (1)포톤(photon)에서 전하로의 변환; (2)스토리지 노드에서의 이미지 전하 축적; (3)상기 노드에서 출력 트랜지스터로 전하 증폭을 수반한 전하 전송; (4)이미지 전하의 축적과, 리셋 및 픽셀 이미지 신호의 선택적 출력 이전에 스토리지 노드를 기지 상태로 리세팅. 또한, 전송 트랜지스터가 광변환 소자로부터 출력 트랜지스터로 전하를 전송하는데 이용될 수 있다. CMOS 이미저 픽셀의 감광성 소자는 일반적으로 공핍형 p-n 접합 포토다이오드 또는 포토게이트 하단부의 전계 유기형 공핍 영역이다.
이미징 회로의 다양한 CMOS 소자의 기능에 대한 상세한 설명 외에도 CMOS 이미징 회로의 전형이 예를 들면 미국 특허 제6,204,524(Rhodes), 제6,310,366(Rhodes 등), 제6,326,652(Rhodes)에 설명되어 있는데, 이들에서는 감광 노드에 접속된 스토리지 커패시터를 가지며, 축적된 저장 전하, 반도체 기판내의 리트로그레이드 웰(retrograde well), 및 자기 정렬 콘텍트를 개선한 CMOS 이미저가 개시되며, 본 명세서에 참조를 위하여 포함된다.
일반적으로 CMOS 이미저는 감광 영역에 의해 수집된 전하를 완전히 저장 및 이용하는 것이 불가능하므로 열악한 신호대 잡음비와 열악한 동적 범위를 갖는다. 결과적으로, 수집된 전하 저장 능력을 개선하기 위하여 CMOS 픽셀 센서 셀의 감광 노드와 결합하여 이용되는 스토리지 커패시터가 제안되었다. 예를 들면, 미국 특허 제6.204,524(Rhodes)는 CMOS 픽셀 센서 셀의 감광 노드와 병렬로 접속된 코플라형(coplanar) 트렌치 스토리지 커패시터의 형성에 대해 상세히 설명되어 있다.
스토리지 커패시터는 예를 들면 트랜지스터 게이트 또는 플로팅 확산 영역과 같은 픽셀 센서 셀의 다른 감광 및/또는 전기 소자에 전기적으로 접속하는 경우 유용한 결과를 제공하여, 그러한 다양한 감광 및/또는 전기 소자의 동작 및 특성에 영향을 준다.
그러한 스토리지 커패시터의 예가 미국 특허 출원 번호 10/303,897(Howard E. Rhodes and Jeff McKee, 2002.11.26 "CMOS IMAGER PIXEL DESIGNS")에 개재되어 있는데, 본 명세서에 참고로 포함된다. 스토리지 커패시터는 CMOS 이미저의 픽셀 센서 셀의 다양한 감광 및/또는 전기 소자에 접속되어, 그러한 다양한 감광 및/또는 전기 소자의 동작 및 특성에 영향을 주고, 픽셀 센서 셀에 전하 저장 용량을 추가시키고, 독립적으로 전하 증폭을 설정하고, 픽셀 셀의 렉(lag)과 확장성(scalability)을 개선시킨다. 일 실시예에 따르면, 스토리지 커패시터는 픽셀 셀의 플로팅 확산 영역과 AC 접지에 전기적으로 접속되도록 형성된다. 전하 스토리지 커패시터는 픽셀 센서 셀을 격리시키는 전계 산화물 영역 전체를 덮거나, 이미저의 활성 영역(active region) 전체를 덮거나, 또는 전계 산화물 영역의 일부와 활성 영역 일부 위에 형성될 수 있다. 다른 실시예에 따르면, 전하 스토리지 커패시터는 CMOS 이미저 트랜지스터, 예를 들면 전하 전송 트랜지스터, 의 게이트에 병렬로 전기적으로 접속되도록 형성되어, 전압 펄스를 트랜지스터의 전송 게이트 및 전하 전송 특성에 맞도록 한다. 또 다른 실시예에서, 복수개의 스토리지 커패시터가 픽셀 센서 셀을 격리시키는 전계 산화물 영역 위에 형성되고, 또한 이미저의 다양한 감광 또는 전기 소자에 접속된다. 예를 들면, 하나의 스토리지 커패시터가 플로팅 확산 영역에 접속될 수 있고, 다른 스토리지 커패시터가 전하 수집 영역에 접속될 수 있다. 다른 실시예들은 픽셀 센서 셀의 하나 또는 그 이상의 접속 위치에 커패시터를 제공하는데, 이는 전계 산화물 영역 전체를 덮거나, 활성 픽셀 영역 전체를 덮거나, 또는 전계 산화물 영역과 활성 픽셀 영역의 일부 위에 형성될 수 있다.
픽셀내의 다양한 위치에 스토리지 커패시터를 사용하여 픽셀 동작을 개선하지만, 이들 커패시터는 각각의 픽셀 컬러에 대해 동일한 용량값을 가지며, 각 컬러 픽셀의 포톤-전하 변환 특성에 대해 최적화되어 있지 않다.
도 1은 본 발명의 제1 실시예에 따른 픽셀 센서 셀의 개략도.
도 2는 본 발명의 제2 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 3은 본 발명의 제3 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 4는 본 발명의 제4 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 5는 본 발명의 제5 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 6은 본 발명의 제6 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 7은 본 발명의 제7 실시예에 따라 제조된 픽셀 센서 셀의 개략도.
도 8은 본 발명의 픽셀 센서 셀을 이용하는 처리 시스템의 개략도.
도 9는 본 발명의 픽셀 센서 배열과 결합되어 이용되는 베이어 필터(Bayer filter)의 개략도.
본 발명은 CMOS 이미저의 픽셀 센서 셀의 다양한 감광 및/또는 전기 소자에 접속되고, 선택된 커패시턴스의 스토리지 커패시터를 갖는 CMOS 이미저를 제공한다. 각 커패시터의 크기는 접속되는 픽셀에 의해 검출되는 컬러에 근거하여 최적화된다.
또한, 커패시턴스 값이 각각의 픽셀 컬러와 관련되는 전하 스토리지 커패시터를 포함하는 CMOS 이미저의 픽셀을 형성하는 방법을 제공한다.
커패시터의 존재 및 채택된 커패시터의 크기는 커패시터가 접속되는 픽셀의 컬러에 근거하여 결정된다. 일반적으로, 커패시터는 1 내지 50펨토패럿(10-15farads) 범위내에 있다. RGB 컬러 배열에서, 예를 들면, 가장 바람직하게는, 적색 픽셀은 약 0 내지 20팸토패럿의 최소 커패시터를 이용하고, 녹색 픽셀은 약 2-20팸토패럿의 중간 범위를 이용하고, 청색 픽셀은 약 3 내지 20팸토패럿의 최대 커패시터를 이용한다. 커패시터는 각 컬러 픽셀의 전자 생산과 관련하여 크기가 정해진다. 적색 픽셀은 최소 전자를 생산하고, 따라서 최소 또는 0의 커패시터를 갖는다. 청색 픽셀은 최대의 전자를 생산하고, 따라서 최대 커패시터를 가진다. 녹색 픽셀은 적색과 청색 사이의 중간 값의 전자를 생산한다. 전자 생산과 관련한 커패시터 크기 지정은 각각의 커패시터의 최대 비율이 이용되도록 한다. 각 컬러 픽셀의 전자 생산과 관련되어 지정된 크기의 커패시터를 채용함에 의해, 각각의 픽셀 회로의 감도가 증가된다.
본 발명의 추가 장점 및 특징은 이하의 상세한 설명과 본 발명의 바람직한 실시예를 도해하는 도면으로부터 명백해질 것이다.
이하 상세한 설명에서, 본 발명의 일부를 형성하는 첨부된 도면이 참조되고, 본 발명이 실시될 특정 실시예를 도해하기 위하여 도시된다. 이들 실시예는 당해 기술 분야의 숙련자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되며, 다른 실시예도 이용될 수 있음이 명백하며, 본 발명의 기술 사상 및 범위로부터 벗어나지 않고 구조적, 논리적 및 전기적 변화가 가능하다.
용어 "웨이퍼(wafer)" 및 "기판(substrate)"은 실리콘, 실리콘 온 인슐레이터(SOI) 또는 실리콘 온 사파이어(SOS) 기술, 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 토대에 의해 지지되는 실리콘의 에피텍셜층, 및 다른 반도체 구조를 포함하는 반도체 베이스 재료로서 이해된다. 또한, 이하의 설명에서 "웨이퍼" 또는 "기판"을 참조하는 경우, 베이스 반도체 구조 또는 토대(foundation)에서의 영역 또는 접합(junction)을 형성하기 위한 사전 처리 단계들이 활용될 수 있다. 또한, 반도체는 반드시 실리콘 베이스일 필요는 없고, 실리콘-게르마늄, 게르마늄, 갈륨비소 또는 다른 반도체 재료가 베이스가 될 수 있다.
용어 "픽셀(pixel)"은 광 조사를 전기적 신호로 변환하기 위한 광센서 및 트랜지스터를 포함하는 픽쳐(picture) 엘리먼트(element) 유닛 셀(cell)을 칭하는 용어이다. 개략적인 설명을 위해서, 대표적 픽셀이 도면에 도시되고, 이하 설명되며, 일반적으로 이미저내의 전체 픽셀의 제조는 유사한 방식으로 동시에 진행된다.
본 명세서에 개시된 픽셀의 제조 방법은 관련 미국 특허 출원 제10/303,897(2002년 11월 26일, Howard E. Rhodes and Jeff McKee) "CMOS IMAGER PIXEL DESIGNS"에 교시되어 있고, 본 명세서에 참조된다.
이제 도면을 참조하면, 유사 구성 요소에 대해 유사 참조 번호가 지정되고, 도 1은 본 발명의 제1 실시예를 도시한다. 픽셀 센서(100)는 전계 산화물 영역을 덮고 있는 스토리지 커패시터(199)를 가지며, 플로팅 확산 영역(130) 및 접지에 전기적으로 접속된다. 이하 보다 상세히 설명되는 것처럼, 스토리지 커패시터(199)는 이미저의 감광 영역이 차단되지 않도록 형성된다. 또한, 스토리지 커패시터(199)는 플로팅 확산 영역(130)은 차단하지 않고 전계 산화물 영역(115) 전체를 덮도록 형성된다. 그러나 별도로는 스토리지 커패시터(199)는 활성 픽셀 영역 전체 위에 형성되거나, 또는 전계 산화물 영역 및 활성 영역 일부만의 위에 형성될 수도 있다.
본 발명이 아래에서 도 1에 도시된 4-트랜지스터(4T) 픽셀 셀을 이용하는 것과 결부하여 주로 설명되었지만, 본 발명은 3-트랜지스터(3T) 셀 및 다른 구성에 대해서도 적용 가능하다. 3T 셀은 이하 설명되는 것처럼 전하 전송 트랜지스터가 없다는 점에서 4T 셀과 상이하다.
도 1을 참조하면, 스토리지 커패시터(199)는 플로팅 확산 영역(130)과 접지 사이에 전기적으로 접속된다. 별도로, 커패시터(199)는 플로팅 확산 영역(130)과 전압원 사이에 접속될 수 있다. 도 1에 도시된 4 트랜지스터는 이하와 같이 그 게이트로서 식별될 수 있다; 전송 트랜지스터 게이트(128), 리셋 트랜지스터 게이트(132), 소스 팔로어 트랜지스터 게이트(136) 및 행(row) 선택 트랜지스터 게이트(138). 도 1에 도시된 구조에서, 스토리지 커패시터(199)는 포토다이오드(125)에 의해 수집된 신호를 증폭한다.
스토리지 커패시터(199)의 크기는 픽셀에 의해 검출될 컬러를 기초로 결정된다. 본 발명의 실시예에 따르면, 픽셀은 부가되는(additive) 적색-녹색-청색 컬러 공간을 기초로 이미지 어레이의 일부를 형성한다. 별도로는, 감해지는(subtractive) 시안색(cyan)-황색-마젠타색(magenta) 컬러 공간과 같은 다른 컬러 배열이 이용될 수 있다.
도 9에 도시된 베이어 필터(900)와 같은 필터는 픽셀 위에 정렬된다. 베이어 필터는 녹색 및 적색 필터의 행과 청색 및 녹색 필터의 행으로 패턴화된다. 도 9에서, 적색 필터(902)는 수직 헤칭으로 표시되고, 녹색 필터(904)는 좌측으로 기운 대각선 헤칭으로 표시되며, 청색 필터(906)는 수평 헤칭으로 표시된다. 필터는 각각의 픽셀에 착색된 광을 제공한다. 본 발명에 따르면, 적색 광을 검출하도록 지정된 픽셀은 약 0 내지 20 펨토패럿 범위의 작은 크기를 갖는 스토리지 커패시터를 구비한다. 녹색 광을 검출하도록 지정된 픽셀은 약 2 내지 20 펨토패럿 범위의 중간 크기를 가진다. 청색 광을 검출하도록 지정된 픽셀은 약 3-20펨토패럿 범위의 큰 크기를 갖는다.
본 발명의 제2 실시예의 픽셀 셀(200)의 구조가 도 2를 참조로 설명된다. 도 1을 참조로 전술한 것처럼 유사한 참조 번호는 유사한 소자에 대응한다. 도 2의 구조는 스토리지 커패시터(299)가 전술한 실시예와 같은 플로팅 확산 영역(130)이 아니라 포토다이오드(125)와 접촉하여 형성된다는 점에서 전술한 실시예와는 상이하다. 제2 실시예의 처리는, 스토리지 커패시터(299)의 전극을 플로팅 확산 영역(130)이 아니라 포토다이오드의 도핑된 전송 영역에 접속시키는 금속 콘텍트가 형성된다는 점을 제외하고는 전술한 실시예를 생성하기 위해 이용되는 처리와 유사하다. 다시, 스토리지 커패시터(299)는 픽셀 센서 셀의 활성 영역 상부의 전체 또는 부분 외에도 전계 산화물 영역(115) 상부의 전체 또는 부분에 형성될 수 있다. 스토리지 커패시터(299)가 전계 산화물 영역(115) 상부의 전체에 걸쳐 형성되는 경우, 스토리지 커패시터(299)는 감광 영역의 크기를 줄이지 않고 이미저의 전하 스토리지 용량을 개선한다는 점이 장점이다.
다시, 커패시터(299)는 도 1을 참조로 상술한 방식으로 픽셀의 컬러에 따라 크기가 정해진다. 그러므로, 적색 광을 검출하도록 지정된 픽셀용 커패시터(299)는 0 내지 20펨토패럿 범위인 작은 크기를 가진다. 녹색 광을 검출하도록 지정된 픽셀에서, 커패시터(299)는 약 2 내지 20 펨토패럿 범위의 중간 크기를 가진다. 청색 광을 검출하도록 지정된 픽셀에서, 커패시터(299)는 3 내지 20 펨토패럿 범위의 큰 크기를 갖는다.
도 3은 본 발명의 다른 실시예로서, 2개의 상이한 스토리지 커패시터가 픽셀 센서 셀(300)의 2개의 상이한 소자에 접속되는 것을 도시한다. 예를 들면, 도 3은 포토다이오드(125)에 접속되는 스토리지 커패시터(399a) 및 플로팅 확산 영역(130)에 접속되는 스토리지 커패시터(399b)를 도시한다. 픽셀 센서 셀(300)의 2 스토리지 커패시터(399a, 399b)(도 3)는 픽셀 셀의 감광 영역을 줄이지 않고 전계 산화물 영역(115) 전체를 덮도록 형성되거나 또는 전계 산화물 영역(115) 상부의 일부에만 형성될 수 있다. 또한, 픽셀 센서 셀(300)의 스토리지 커패시터(399a, 399b)는 픽셀 셀의 감광 영역 전체를 덮거나 또는 활성 영역 상부의 일부에만 형성될 수 있다.
다시, 커패시터 (399a, 399b)는 도 1을 참조로 상술한 방식으로 픽셀의 컬러에 따라 크기가 정해진다. 그러므로, 적색 광을 검출하도록 지정된 픽셀에 대한 커패시터(399a, 399b)는 0 내지 20 펨토패럿 범위의 작은 크기를 가진다. 녹색 광을 검출하도록 지정된 픽셀에서, 커패시터(399a, 399b)는 약 2 내지 20 펨토패럿 범위의 중간 크기를 가진다. 청색 광을 검출하도록 지정된 픽셀에서, 커패시터(399a, 399b)는 약 3 내지 20 펨토패럿 범위의 큰 크기를 가진다.
도 3의 픽셀 센서 셀(300)의 스토리지 커패시터(399a, 399b)의 형성을 위한 처리는 상술한 실시예에 대한 처리 단계와 유사하나, 전계 산화물 영역 위에 2개의 커패시터(하나가 아님)가 형성된다는 점이 상이하다. 또한, 콘텍트(346)(도 3) 및 콘텍트(347)(도 3)는 스토리지 커패시터(399a, 399b)의 하부 전극 각각을 도핑된 전송 영역(126) 및 플로팅 확산 영역(130) 각각에 접속시킨다. 양호하게는, 콘텍트(346, 347)는 도핑된 폴리실리콘, 또는 티타늄/티타늄 질화물/텅스텐과 같은 금속의 도전성 재료로 형성된다. 포토리쏘그라피 기술이 에칭될 영역을 지정하기 위하여 이용되어, 콘텍트(346, 347)를 위한 구멍을 형성하는데, 이후에 도전성 재료가 이 구멍에 증착된다.
도 3이 2개의 스토리지 커패시터(399a, 399b)만을 도시하고 있지만, 본 발명은 이 실시예에만 국한되지 않는다. 따라서, 본 발명은 전계 산화물 영역 상부의 전체 또는 부분 상에 형성되는 복수개의 그러한 스토리지 커패시터의 형성을 예상하고, 이들은 픽셀 센서 셀의 다양한 감광 및/또는 전기적 소자에 접속된다. 스토리지 커패시터의 결합된 커패시턴스는 관련 픽셀에 의해 검출될 컬러를 기초로 선택된다.
도 4 내지 도 6은 본 발명의 추가 실시예를 개략적으로 도시하는데, 이에 따르면 스토리지 커패시터가 이전 실시예처럼 접지원에 접속되지 않고, 4T 셀의 4개의 트랜지스터 중 하나의 게이트에 접속된다. 예를 들면, 도 4는 전계 산화물 영역(115) 위 전체 또는 일부에 형성되며, 포토다이오드(125)와 전송 트랜지스터(128)의 게이트 스택(127)에 접속되는 스토리지 커패시터(499)를 도시한다. 다른 실시예에서, 도 5는 전계 산화물 영역(115) 위에 형성되며, 플로팅 확산 영역(130) 및 전송 트랜지스터(128)의 게이트 스택(127) 모두에 접속되는 스토리지 커패시터(599)를 도시한다. 다른 실시예에 따르면, 도 6의 스토리지 커패시터(699)는 전계 산화물 영역(115) 상에 형성되고, 플로팅 확산 영역(130) 및 리셋 트랜지스터(136)의 게이트 모두에 접속된다.
그러므로, 적색 광을 검출하도록 지정된 픽셀용의 커패시터(499, 599 및 699)는 각각이 0 내지 20펨토패럿 범위의 작은 크기를 갖는다. 녹색 광을 검출하도록 지정된 픽셀에서, 커패시터(499, 599, 및 699)는 약 2 내지 20펨토패럿 범위의 중간 크기를 갖는다. 청색 광을 검출하도록 지정된 픽셀에서, 커패시터(499, 599 및 699)는 3 내지 20펨토패럿 범위의 큰 크기를 갖는다.
그러므로, 적색 광을 검출하도록 지정된 픽셀용 커패시터(799)는 0 내지 20펨토패럿 범위의 작은 크기를 가진다. 녹색 광을 검출하도록 지정된 픽셀에서, 커패시터(799)는 약 2 내지 20펨토패럿 범위의 중간 크기를 갖는다. 청색 광을 검출하도록 지정된 픽셀에서, 커패시터(799)는 3 내지 20펨토패럿 범위의 큰 크기를 갖는다.
도 4 내지 도 6의 실시예 각각에서, 스토리지 커패시터(499, 599, 및 699)의 제조를 위한 처리 단계는 스토리지 커패시터(499, 599, 및 699)의 각각의 상부 전극이 제1 실시예의 경우와 같이 접지 전위에 접속되지 않고 CMOS 이미저의 다른 소자, 예를 들면 상술한 것처럼 픽셀 센서 셀의 4개의 트랜지스터 중 하나의 게이트에 접속되는 것만 제외하고는 다른 실시예의 제조에 이용되는 처리 단계와 유사하다.
도 7은 본 발명의 다른 실시예를 개략적으로 도시하는데, 이에 따르면 스토리지 커패시터(799)는 예를 들면 도 2를 참조로 전술한 4개 트랜지스터(4T) 셀이 아니라 3개 트랜지스터(3T)의 부분으로서 전계 산화물 영역(115) 위에 형성된다. 도 7과 도2의 단 하나의 차이점은 도 2의 구조는 추가 4번째 트랜지스터 즉, 전송 트랜지스터(128)를 포함한다는 점이다. 그러므로, 도 7의 스토리지 커패시터(799)는 전계 산화물 영역(115) 전체 또는 일부분 위에 형성되며, 포토다이오드(125) 및 플로팅 확산 영역(130)에 접속되어도 좋다. 스토리지 커패시터(799)의 제조를 위한 처리 단계는 스토리지 커패시터(799)가 전송 트랜지스터의 전송 게이트와 동시에가 아니라, 전계 산화물 영역 위에 독자적으로 형성된다는 점을 제외하고는 전술한 다른 실시예를 제조하는데 필요한 처리 단계와 유사하다.
픽셀 배열을 갖는 CMOS 이미지 센서(42)를 포함하는 일반적인 프로세서 시스템(600)은 도 8에 도시된 것과 같은 상술한 구조를 갖는다. 프로세서 시스템은 CMOS 이미지 센서를 포함할 수 있는 디지털 회로를 갖는 시스템의 예이다. 제한없이, 그러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼, 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스템 및 별 추적기(star tracker), 움직임 검출 시스템, 이미지 안정화 시스템 및 고해상도 텔레비전용 데이터 압축 시스템을 포함할 수 있고, 이들 모두는 본 발명을 적용할 수 있다.
예를 들어서 컴퓨터 시스템과 같은 프로세서 시스템은 버스(652)를 통해 하나 이상의 입력/출력(I/O) 장치(646)와 통신하는 예를 들면 마이크로프로세서와 같은 중앙 처리 유닛(CPU; 644)을 포함한다. CMOS 이미지 센서(642)는 또한 버스(652)를 통해 시스템과 통신한다. 컴퓨터 시스템(600)은 또한 랜덤 액세스 메모리(RAM; 648)를 포함하고, 이 경우 컴퓨터 시스템은 버스(652)를 통해 CPU(644)와 통신하는 플로피 디스크 드라이브(654)와 같은 주변 장치 및 컴팩트 디스크(CD) ROM 드라이브(656) 또는 플레시 메모리 카드(657)를 포함한다. 또한, 단일 IC 칩 상에 프로세서(654), CMOS 이미지 센서(642) 및 메모리(648)를 집적하는 것도 바람직하다.
상술한 설명 및 도면은 본 발명의 특징 및 이점을 성취할 수 있는 실시예를 개략적으로 설명하기 위한 것일 뿐이다. 본 발명의 기술적 사상 및 범위로부터 벗어나지 않고도 특정 처리 조건 및 구조에 대한 변경 및 대체가 가능하다. 따라서, 본 발명은 전술한 설명 및 도면에 의해 제한되는 것이 아니라, 첨부된 청구 범위에 의해서만 제한된다 할 것이다.
본 발명이 포토게이트 및 플로팅 확산 영역을 갖는 CMOS 이미징 회로를 참조로 설명되었지만, 본 발명은 더 넓게 적용가능하고, 임의의 CMOS 촬상 장치에서 이용될 수 있다. 또한, 예시적 커패시터 구조가 설명되고 개략화되었지만, 커패시터 구조상의 다양한 변형이 가능하다. 유사하게, 상술한 처리는 본 발명을 생산하는데 이용될 수 있는 많은 방법 중의 예일 뿐이다. 예를 들면, 본 발명이 평면 커패시터의 형성을 참조로 설명되었지만, 본 발명은 예를 들면 트랜치 커패시터와 같은 다른 커패시터 구조에도 적용가능하다.
따라서, 상술한 설명 및 첨부된 도면은 본 발명의 특징 및 장점을 성취할 수 있는 실시예를 개략적으로 설명하기 위한 것일 뿐이다. 본 발명은 본 명세서내에서 도시되고 상술한 실시예에 국한되지 않는다. 본 발명은 첨부된 청구 범위의 범위에 의해서만 제한된다.

Claims (58)

  1. 이미징 픽셀에 있어서,
    포토 에너지를 전하로 변환하기 위한 포토센서;
    상기 포토센서에 의해 생산된 전하를 전기적 신호로 변환하기 위한 출력 트랜지스터; 및
    상기 전하를 저장하기 위한 커패시터
    를 포함하고,
    상기 커패시터의 크기가 상기 이미징 픽셀의 컬러 응답 특성과 연관되어 있는 이미징 픽셀.
  2. 제1항에 있어서, 상기 포토센서의 컬러는 적색이고, 상기 커패시터의 저장 용량은 약 0 내지 약 20 펨토패럿(femtofrads) 사이인 이미징 픽셀.
  3. 제1항에 있어서, 상기 포토센서의 컬러는 녹색이고, 상기 커패시터의 저장 용량은 약 2 내지 약 20 펨토패럿 사이인 이미징 픽셀.
  4. 제1항에 있어서, 상기 포토센서의 컬러는 청색이고, 상기 커패시터의 저장 용량은 약 3 내지 약 20 펨토패럿 사이인 이미징 픽셀.
  5. 제1항에 있어서, 상기 스토리지 커패시터는 평판(flat plate) 커패시터인 이미징 픽셀.
  6. 제5항에 있어서, 상기 스토리지 커패시터는 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이의 유전체층을 포함하는 평판 커패시터인 이미징 픽셀.
  7. 제6항에 있어서, 상기 포토센서와 출력 트랜지스터 사이에서 전하를 전송하기 위한 트랜지스터를 더 포함하는 이미징 픽셀.
  8. 제6항에 있어서, 상기 스토리지 커패시터의 상기 제2 전극은 상기 전송 트랜지스터의 게이트에 접속되는 이미징 픽셀.
  9. 제1항에 있어서, 상기 스토리지 커패시터는 금속 콘텍트에 의해 상기 전하 수집 영역에 접속되는 이미징 픽셀.
  10. 이미저 픽셀에 있어서,
    기판내에 형성된 포토센서;
    상기 포토센서로부터 전하를 수집하기 위하여 상기 기판내에 형성된 전하 수집 영역; 및
    상기 전하 수집 영역에 전기적으로 접속된 전하 스토리지 커패시터 - 상기 커패시터의 저장 용량은 상기 포토센서의 컬러에 기초함 -
    을 포함하는 이미저 픽셀.
  11. 제10항에 있어서, 상기 전하 스토리지 커패시터는 전계 산화물 영역 전체 위에 형성되는 이미저 픽셀.
  12. 제10항에 있어서, 상기 전하 스토리지 커패시터는 활성 영역 전체 위에 형성되는 이미저 픽셀.
  13. 제10항에 있어서, 상기 전하 스토리지 커패시터는 전계 산화물 영역 위에 부분적으로 형성되는 이미저 픽셀.
  14. 제10항에 있어서, 상기 전하 스토리지 커패시터는 활성 영역 위에 부분적으로 형성되는 이미저 픽셀.
  15. 제10항에 있어서, 상기 스토리지 커패시터는 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이의 절연층을 포함하는 평판 커패시터인 이미저 픽셀.
  16. 제15항에 있어서, 상기 전송된 전하 영역은 전기적 콘텍트(contact)에 의해 상기 제1 전극에 접속되는 이미저 픽셀.
  17. 제16항에 있어서, 상기 제2 전극은 전송 트랜지스터의 게이트에 또한 접속되는 이미저 픽셀.
  18. 제10항에 있어서,
    상기 전송된 전하 영역으로 전송되었던, 상기 전송된 전하 영역내에 축적된 전하를 출력하기 위한 소스 팔로어(follower) 트랜지스터 - 상기 소스 팔로어 트랜지스터의 게이트는 상기 전송된 전하 영역에 인접하게 형성됨 - 를 더 포함하는 이미저 픽셀.
  19. 제18항에 있어서, 상기 제2 전극은 상기 소스 팔로어 트랜지스터의 게이트에 또한 접속되는 이미저 픽셀.
  20. 제10항에 있어서, 상기 포토센서는 CMOS 이미저에서 이용되는 이미저 픽셀.
  21. 촬상 장치에 이용되는 포토센서에 있어서,
    기판내에 형성된 전계 산화물 영역;
    상기 기판내에서 상기 전계 산화물 영역과 인접하여 형성된 제1 도전형 도핑층;
    상기 도핑층내에 형성된 전하 수집 영역;
    상기 전하 수집 영역에 인접한 상기 도핑층내에 형성된 제2 도전형 제1 도핑 영역; 및
    상기 기판 위에 상기 제1 도핑 영역과 인접하여 형성되며, 상기 전하 수집 영역내에서 수집되는 전하를 저장하기 위하여 상기 제1 도핑 영역에 접속되는 제1 스토리지 커패시터 - 상기 스토리지 커패시터는 상기 전계 산화물 영역과 상기 포토센서의 활성 영역 중 적어도 하나 위에 적어도 부분적으로 형성됨 - ;
    상기 전하 수집 영역으로부터 전하를 수신하기 위한 전송된 전하 영역; 및
    상기 전송된 전하 영역에 접속된 제2 스토리지 커패시터 - 상기 커패시터의 저장 용량은 상기 포토센서의 컬러를 기초로 선택됨 -
    을 포함하는 포토센서.
  22. 제21항에 있어서, 상기 제2 스토리지 커패시터는 상기 전계 산화물 영역과 상기 활성 영역 중 적어도 하나 위에 적어도 부분적으로 형성되는 포토센서.
  23. 제21항에 있어서, 상기 제1 및 제2 커패시터는 상기 전계 산화물 영역 전체 위에 형성되는 포토센서.
  24. 제21항에 있어서, 상기 제1 및 제2 커패시터는 상기 활성 영역 전체 위에 형성되는 포토센서.
  25. 제21항에 있어서, 상기 제1 도전형은 p-형이며, 상기 제2 도전형은 n-형인 포토센서.
  26. 제21항에 있어서, 상기 전송된 전하 영역으로 전송되었던, 상기 전송된 전하 영역내에 축적된 전하를 출력하기 위한 소스 팔로어 트랜지스터를 더 포함하고, 상기 소스 팔로어 트랜지스터의 게이트는 상기 전송된 전하 영역에 인접하여 형성되는 포토센서.
  27. 제21항에 있어서, 상기 포토센서는 CMOS 이미저에 이용되는 포토센서.
  28. CMOS 이미저 시스템에 있어서,
    (i) 프로세서; 및
    (ii) 상기 프로세서에 결합된 CMOS 촬상 장치
    를 포함하고,
    상기 CMOS 촬상 장치는
    기판내에서 전계 산화물 영역에 인접하여 형성된 제1 도전형의 도핑층;
    상기 도핑층내에 형성된 전하 수집 영역;
    상기 전하 수집 영역에 인접한 상기 도핑층내에 형성되는 제2 도전형의 제1 도핑 영역; 및
    상기 전계 산화물 영역 전체 위에 형성되는 전하 스토리지 커패시터 - 상기 커패시터의 저장 용량은 포토센서의 컬러를 기초로 선택됨 -
    를 포함하는 CMOS 이미저 시스템.
  29. 제28항에 있어서, 상기 전하 수집 영역의 일부에 인접한 상기 도핑층내에 형성되고, 상기 제1 도핑 영역에 대향하는, 제2 도전형의 제2 도핑 영역을 더 포함하는 CMOS 이미저 시스템.
  30. 제29항에 있어서, 상기 제2 도핑 영역내에 축적된 전하를 상기 제1 도전형의 상기 도핑층내에 형성된 상기 제2 도전형의 제3 도핑 영역으로 전송하기 위한 전송 트랜지스터 - 상기 전송 트랜지스터의 게이트는 상기 제2 도핑 영역에 인접하게 형성됨 -을 더 포함하는 CMOS 이미저 시스템.
  31. 제30항에 있어서, 상기 제3 도핑 영역으로 전송되었던, 상기 제3 도핑 영역내에 축적된 전하를 출력하기 위한 소스 팔로어 트랜지스터 - 상기 소스 팔로어 트랜지스터의 게이트는 상기 제3 도핑 영역에 인접하게 형성됨 -를 더 포함하는 CMOS 이미저 시스템.
  32. 전하 저장 능력이 개선된 CMOS 이미저의 형성 방법에 있어서,
    제1 도전형의 도핑층을 갖는 반도체 기판을 제공하는 단계;
    상기 도핑층내에 제2 도전형의 제1 도핑 영역을 형성하는 단계 - 상기 제1 도핑 영역은 전계 산화물 영역에 인접함 - ;
    상기 전계 산화물 영역과 상기 CMOS 이미저의 활성 영역 중 적어도 하나의 상부 전체를 덮는 전하 스토리지 커패시터를 형성하는 단계; 및
    상기 제1 도핑 영역과 상기 전하 스토리지 커패시터 사이에 콘텍트를 형성하는 단계 - 상기 커패시터의 저장 용량은 포토센서의 컬러를 기초로 선택됨 -
    을 포함하는 CMOS 이미저 형성 방법.
  33. 제32항에 있어서, 상기 전하 스토리지 커패시터는 상기 전계 산화물 영역 전체 위에 형성되는 CMOS 이미저 형성 방법.
  34. 제32항에 있어서, 상기 전하 스토리지 커패시터는 상기 활성 영역 전체 위에 형성되는 CMOS 이미저 형성 방법.
  35. 제32항에 있어서, 상기 전하 스토리지 커패시터는
    상기 전계 산화물 영역을 포함하는 상기 기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 유전체층을 형성하는 단계; 및
    상기 유전체층 위에 제2 도전층을 형성하는 단계
    에 의해 형성되는 CMOS 이미저 형성 방법.
  36. 제35항에 있어서, 제1 전극은 티타늄 질화물층, 도핑된 폴리실리콘층 또는 반구형 결정 폴리실리콘층(hemispherical grained polysilicon layer)인 CMOS 이미저 형성 방법.
  37. 제35항에 있어서, 상기 제2 전극은 백금 금속층, 텅스텐 금속층, 티타늄 질화물 층 또는 도핑된 폴리실리콘층인 CMOS 이미저 형성 방법.
  38. 제35항에 있어서,
    전하 수집 영역으로부터 전하를 전송하기 위하여 도핑층내에 상기 제1 도핑 영역으로부터 이격된 상기 제2 도전형의 제2 도핑 영역을 형성하는 단계;
    도핑층내에 상기 제2 도핑 영역으로부터 이격된 상기 제2 도전형의 제3 도핑 영역을 형성하는 단계 - 상기 제3 도핑 영역은 판독 회로(readout circuit)로의 전하 전송을 유효하게 함 - ; 및
    도핑층내에 상기 제3 도핑 영역으로부터 이격된 상기 제2 도전형의 제4 도핑 영역을 형성하는 단계 - 상기 제4 도핑 영역은 상기 CMOS 이미저에 대한 리셋 트랜지스터에 대한 드레인 임 -
    를 더 포함하는 CMOS 이미저 형성 방법.
  39. 제38항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 CMOS 이미저 형성 방법.
  40. 제38항에 있어서, 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이의 상기 도핑층 위에 포토게이트(photogate)를 형성하는 단계를 더 포함하는 CMOS 이미저 형성 방법.
  41. 전하 저장 능력이 개선된 CMOS 이미저 형성 방법에 있어서,
    제1 도전형의 도핑층을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 내에 전계 산화물 영역을 형성하는 단계;
    상기 전계 산화물 영역과 상기 기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 절연층을 형성하는 단계;
    상기 절연층 위에 제2 도전층을 형성하는 단계; 및
    상기 CMOS 이미저의 스토리지 커패시터 및 전기 소자를 형성하도록 상기 제1 도전층, 상기 절연층 및 상기 제2 도전층을 패터닝하는 단계 - 상기 스토리지 커패시터는 상기 전계 산화물 영역 전체 위에서 상기 전계 산화물 영역과 접촉하여 형성되며, 상기 커패시터의 저장 용량은 포토센서의 컬러를 기초로 선택됨 -
    를 포함하는 CMOS 이미저 형성 방법.
  42. 제41항에 있어서,
    상기 도핑층내에 상기 전계 산화물 영역에 인접하여 제2 도전형의 제1 도핑 영역을 형성하는 단계;
    상기 도핑층내에 상기 제1 도핑 영역으로부터 이격된 상기 제2 도전형의 제2 도핑 영역을 형성하는 단계;
    상기 도핑층내에 상기 제2 도핑 영역으로부터 이격되고 상기 전기 소자와 인접한 상기 제2 도전형의 제3 도핑 영역을 형성하는 단계; 및
    상기 도핑층내에 상기 제3 도핑 영역으로부터 이격된 상기 제2 도전형의 제4 도핑 영역을 형성하는 단계
    를 더 포함하는 CMOS 이미저 형성 방법.
  43. 제42항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 CMOS 이미저 형성 방법.
  44. 제43항에 있어서, 상기 제1 도핑 영역, 상기 제2 도핑 영역, 상기 제3 도핑 영역 및 상기 제4 도핑 영역은 약 1×1015ions/㎠에서 약 1×1016ions/㎠의 불순물(dopant) 농도로 도핑되는 CMOS 이미저 형성 방법.
  45. 제44항에 있어서, 상기 전기 소자는 전송 게이트인 CMOS 이미저 형성 방법.
  46. 제45항에 있어서, 리셋 트랜지스터와 소스 팔로어 트랜지스터를 형성하는 단계를 더 포함하는 CMOS 이미저 형성 방법.
  47. 이미징 센서에 있어서,
    이미징 픽셀의 배열; 및
    상기 배열 위에 배치된 다중 컬러(multi-color) 필터 - 각각의 픽셀은 컬러를 검출하도록 현상(develope)되고, 각각의 픽셀은 커패시터에 접속된 포토센서를 포함하고, 커패시터의 크기는 픽셀에 의해 검출되는 각각의 컬러에 의해 결정됨 -
    를 포함하는 이미징 센서.
  48. 제47항에 있어서, 상기 다중-컬러 필터는 베이어 필터(Bayer filter)인 이미징 센서.
  49. 제47항에 있어서, 픽셀은 적색을 검출하도록 현상되고, 각각의 적색 픽셀은 약 0과 약 20 펨토패럿(femtofarads) 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서.
  50. 제47항에 있어서, 픽셀은 녹색을 검출하도록 현상되고, 각각의 녹색 픽셀은 약 2와 약 20 펨토패럿(femtofarads) 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서.
  51. 제47항에 있어서, 픽셀은 청색을 검출하도록 현상되고, 각각의 청색 픽셀은 약 3과 약 20 펨토패럿(femtofarads) 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서.
  52. 제47항에 있어서, 픽셀은 시안색(cyan), 황색, 및 마젠타색 중 하나를 검출하도록 현상되는 이미징 센서.
  53. 이미징 센서 형성 방법에 있어서,
    이미징 픽셀 배열을 제공하는 단계; 및
    상기 배열 위에 다중 컬러 필터를 배치하는 단계 - 각각의 픽셀이 컬러를 검출하도록 현상되고, 각각의 픽셀은 커패시터에 접속된 포토센서를 포함하고, 상기 커패시터의 크기는 상기 픽셀에 의해 검출되는 각각의 컬러에 의해 결정됨 -
    를 포함하는 이미징 센서 형성 방법.
  54. 제53항에 있어서, 상기 다중 컬러 필터는 베이어 필터인 이미징 센서 형성 방법.
  55. 제53항에 있어서, 픽셀은 적색을 검출하도록 현상되고, 각각의 적색 픽셀은 약 0과 약 20 펨토패럿 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서 형성 방법.
  56. 제53항에 있어서, 픽셀은 녹색을 검출하도록 현상되고, 각각의 녹색 픽셀은 약 2과 약 20 펨토패럿 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서 형성 방법.
  57. 제53항에 있어서, 픽셀은 청색을 검출하도록 현상되고, 각각의 청색 픽셀은 약 3과 약 20 펨토패럿 사이에서 크기가 정해지는 커패시터를 갖는 이미징 센서 형성 방법.
  58. 제53항에 있어서, 픽셀이 현상되어 시안색, 황색, 및 마젠타색 중 하나를 검출하는 이미징 센서 형성 방법.
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